DE69526162T2

DE69526162T2 - Integrierte Halbleiterschaltung mit prüfbaren Blöcken

Info

Publication number: DE69526162T2
Application number: DE69526162T
Authority: DE
Inventors: Tetsuji Kishi; Akira Motohara; Masaitsu Nakajima; Sadami Takeoka
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-08-29
Filing date: 1995-08-28
Publication date: 2002-08-14
Anticipated expiration: 2015-08-29
Also published as: EP0699920A3; CN1277361A; KR0181546B1; DE69526162D1; TW307927B; EP0699920A2; KR960009092A; CN1200282C; EP0699920B1; CN1101552C; CN1122918A

Description

Die vorliegende Erfindung bezieht sich auf Prüfverfahren für integrierte Halbleiterschaltkreise, insbesondere für hochintegrierte Halbleiterschaltkreise (LSIs).
Verschiedene Verfahren einer Scan-Überprüfung und einer Direktzugriff-Überprüfung für hochintegrierte Schaltkreise ist in "Designer's Guide to Testable ASIC Devices" von W. M. Needham (Kap. 5, Seiten 87-124, Van Nostrand Reinhold, New York, 1991) beschrieben. Die Prüfverfahren für hochintegrierte Schaltkreise sollen vorzugsweise die verschiedenen folgenden Bedingungen erfüllen: alle darin enthaltenen Blöcke und Signale können in kurzer Zeit getestet werden; der zusätzliche Schaltkreis für den Test ist klein; die Anzahl zusätzlicher Leitungen für den Test ist klein und die Verarbeitungsgeschwindigkeit des überprüften Schaltkreises wird in der normalen Betriebsart nicht deutlich vermindert.
Dokument US-4,779,273 beschreibt einen Selbsttest eines logischen Arrays durch Integration eines Registers in das logische Array in der Weise, dass ein Prüfdatenmuster, das in dem Register geladen ist, dem Array zugeführt werden kann, und die resultierenden Ausgaben des Arrays in demselben Register gespeichert werden können. Das resultierende Muster kann anschließend modifiziert und der Vorgang mehrmals wiederholt werden, wonach ein Endmuster mit einem erwarteten Muster verglichen wird, um einen korrekten Betrieb des logischen Arrays zu verifizieren.
Es wird hierin angenommen, dass ein Block, der in einem hochintegrierten Schaltkreis enthalten ist, einen kombinatorischen Logikschaltkreis und eine Mehrzahl von Flip-Flops enthält. Die Mehrzahl von Flip-Flops ist in Signalwege in der kombinatorischen Logik eingebettet, um entsprechende Signale in dem kombinatorischen Logikschaltkreis bei dem Betrieb des hochintegrierten Schaltkreises in der normalen Betriebsart zu speichern. In einer Scan-Betriebsart des Scan-Prüfverfahrens sind diese Flip-Flops zueinander kaskadiert, um eine Scan-Kette (Verschieberegister) zu bilden. Ein Eingangssignal für dieses Scan-Prüfverfahren, das von außerhalb dem hochintegrierten Schaltkreis Bit für Bit in serieller Weise in der Scan-Betriebsart zugeführt wird, wird von dem Verschieberegister gespeichert und das gespeicherte Signal wird anschließend dem kombinatorischen Logikschaltkreis zugeführt. Jedes Flip-Flop kann das Testergebnis des kombinatorischen Logikschaltkreises in einer normalen Betriebsart abrufen. Das so von den Flip-Flops abgerufene Testergebnis wird Bit für Bit in serieller Weise von dem Schieberegister ausgegeben, um außerhalb des hochintegrierten Schaltkreises begutachtet zu werden.
Wenn ein hochintegrierter Schaltkreis eine Mehrzahl von Blöcken enthält, ist es wünschenswert, dass jeder Block unabhängig von einem anderen überprüft werden kann, um die Überprüfung effizient auszuführen. Gemäß dem Scan-Prüfverfahren ist eine Mehrzahl von Flip-Flops zusätzlich in der Peripherie (an den Seiten des Eingangsanschlusses und des Ausgangsanschlusses) jedes der Mehrzahl der Blöcke angeordnet, und alle Flip-Flops sind miteinander verdrahtet, um eine Scan-Keife zu bilden. Gemäß dem Direktzugriffs-Prüfverfahren ist eine Mehrzahl von Multiplexern zusätzlich vorgesehen und so miteinander verbunden, dass eine Prüfeingabe direkt jedem Block von außerhalb zugeführt werden kann und dass das Testergebnis jedes Blocks direkt von außerhalb begutachtet werden kann.
Gemäß dem Scan-Prüfverfahren, das eine Mehrzahl von Flip-Flops benutzt, die in den Signalpfad in einem kombinatorischen Logikschaltkreis eingebettet sind, entsteht für den Fall, dass der zu überprüfende Block zwei Arten von Flip-Flops enthält, wobei einer ein mit der positiven Flanke getriggerter Typ ist, der synchron mit der ansteigenden Flanke eines Taktsignals betrieben wird, und wobei der andere ein mit der negativen Flanke getriggerter Typ ist, der mit der fallenden Flanke eines Taktsignals synchron betrieben wird, das Problem, dass ein Testsignal möglicherweise nicht korrekt eingescannt werden kann. Die japanische Offenlegungsschrift Nr. 2-218974 offenbart ein Verfahren, um dieses Problem zu beheben, bei dem eine Scan-Kette so gebildet wird, dass auf alle Flip-Flops, die mit der negativen Flanke getriggert werden, alle Flip-Flops folgen, die mit der positiven Flanke getriggert werden. Dieses Verfahren führt jedoch zu einem weiteren Problem, dass die Entwurfsfreiheit für eine Scan-Keife deutlich vermindert wird.
Das Scan-Prüfverfahren, das für einen hochintegrierten Schaltkreis verwendet wird, der eine Mehrzahl von Blöcken enthält, in denen eine Scan-Keife zusätzlich in der Peripherie aller Blöcke vorgesehen ist, ist vorteilhaft wegen der kleinen Zahl zusätzlicher Leitungen für den Test. Da jedoch die Zuführung einer Testeingabe und die Begutachtung eines Testergebnisses Bit für Bit durchgeführt wird, wird eine lange Zeitdauer für den Test benötigt. Außerdem weist dieses Verfahren weiterhin das Problem auf, dass der zusätzliche Schaltkreis für den Test groß ist und dass die Verarbeitungsgeschwindigkeit in der normalen Betriebsart deutlich vermindert wird.
Das Direktzugriffs-Prüfverfahren für einen hochintegrierten Schaltkreis, der eine Mehrzahl von Blöcken enthält, ist dahingehend vorteilhaft, dass die Zeit, die für die Überprüfung benötigt wird, verkürzt werden kann, da die Zuführung einer Testeingabe und die Beobachtung eines Testergebnisses für eine Mehrzahl von Bits auf einen Schlag ausgeführt werden kann. Dieses Verfahren hat jedoch das Problem, dass eine große Anzahl von Leitungen zusätzlich für die Überprüfung vorzusehen ist.
Es ist die Aufgabe der vorliegenden Erfindung, einen integrierten Halbleiterschaltkreis vorzusehen, der in der Lage ist, mit einem kleinen zusätzlichen Schaltkreis und einer kleinen Zahl zusätzlicher Leitungen für die Überprüfung getestet zu werden.
Dies wird mit den Lehren der Ansprüche 1 und 2 erreicht.
Wenn der erste integrierte Halbleiterschalterkreis in der normalen Betriebsart betrieben wird, wählen der erste und dritte Multiplexer das Ausgangssignal des zweiten Blocks und der zweite und vierte Multiplexer wählen das Ausgangssignal des ersten Blocks aus. Wenn dieser integrierte Halbleiterschaltkreis in einer ersten Prüfbetriebsart betrieben wird, wählen der erste und dritte Multiplexer die anderen Signale als das Ausgangssignal des zweiten Blocks aus und der zweite und der vierte Multiplexer wählen die anderen Ausgangssignale als das Ausgangssignal des ersten Blocks aus, so dass das erste Steuerregister und das zweite Steuerregister hintereinander geschaltet sind. In einer zweiten Prüfbetriebsart wählen der erste und dritte Multiplexer das Ausgangssignal des zweiten Blocks aus und der zweite und der vierte Multiplexer wählen die anderen Signale als das Ausgangssignal des ersten Blocks aus, so dass das Ausgangssignal des zweiten Blocks von dem ersten und dem zweiten Steuerregister gespeichert wird. Durch die Kombination der normalen Betriebsart, der ersten Prüfbetriebsart und der zweiten Prüfbetriebsart kann die Zuführung einer Prüfeingabe zu jedem Block und die Begutachtung der Prüfergebnisse von jedem Block in einer kurzen Zeitdauer unter Verwendung einer Mehrzahl von Bits pro Einheit ausgeführt werden. Beispielsweise wird eine Prüfeingabe für den zweiten Block in eine erste Teileingabe und eine zweite Teileingabe mit jeweils einer Mehrzahl von Bits aufgeteilt, und die jeweiligen Teileingaben werden dem zweiten Block in zwei Taktzyklen der ersten Prüfbetriebsart zugeführt.
In dem zweiten integrierten Halbleiterschaltkreis wird ein Signal, das einem erwarteten Wert des Testergebnisses des ersten Blocks entspricht, in einem Schieberegister gescannt, das aus einer Mehrzahl von Flip-Flops in dem dritten Block gebildet wird. Der dritte Block wird durch das Scan-Prüfverfahren unter Verwendung einer Mehrzahl von Flip-Flops überprüft, die in die Signalwege in einem kombinatorischen Logikschaltkreis eingebettet sind. Vor der Überprüfung des ersten Blocks wird das Signal, das dem erwarteten Wert des Prüfergebnisses des ersten Blocks entspricht, in das Schieberegister des dritten Blocks als Eingabe eines erwarteten Wertes eingescannt. Das aktuelle Prüfergebnis des ersten Blocks wird mit der Eingabe des erwarteten Werts verglichen, der wie oben beschrieben eingescannt ist, und das Ergebnis des Vergleichs wird auf ein Bit komprimiert, um außerhalb des zweiten integrierten Halbleiterschaltkreises begutachtet zu werden. Der zweite Block wird durch das Direktzugriffs-Prüfverfahren getestet.
Fig. 1 ist ein Schaltkreisdiagramm des Aufbaus eines integrierten Halbleiterschaltkreises gemäß einer ersten Ausführungsform der Erfindung;
Fig. 2 ist ein Schaltkreisdiagramm des Aufbaus eines integrierten Halbleiterschaltkreises gemäß einer zweiten Ausführungsform der Erfindung;
Fig. 3 ist ein Schaltkreisdiagramm eines beispielhaften internen Aufbaus des in Fig. 2 gezeigten Scan-Flip-Flops.
Die vorliegende Erfindung wird im Folgenden für vier Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Ein hochintegrierter Halbleiterschaltkreis gemäß der ersten Ausführungsform enthält einen ersten, einen zweiten und einen dritten Block, die zu überprüfen sind und die hintereinander geschaltet sind. Ein hochintegrierter Halbleiterschaltkreis gemäß der zweiten Ausführungsform enthält ähnliche drei Blöcke. Ein hochintegrierter Halbleiterschaltkreis gemäß der dritten oder vierten Ausführungsform enthält zumindest einen zu überprüfenden Block. Der zweite Block indem hochintegrierten Halbleiterschaltkreis der ersten Ausführungsform ist ein Schaltkreisblock der als "Makromodul" bezeichnet ist. Das Makromodul bezeichnet einen funktionellen Block, wie eine arithmetische und logische Einheit, einen Multiplizierer, ein ROM (read only memory), ein RAM (random access memory) und Ähnliches. Der zweite Block kann eine andere Art von Schaltkreisblock sein, der aus logischen Gattern oder Flip-Flops aufgebaut ist. Der erste Block ist ein Schaltkreisblock zum Empfang eines Signals, das externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird, zur Verarbeitung des empfangenen Signals und zur Zuführung des verarbeiteten Signals zu dem Makromodul, und wird zur Vereinfachung der folgenden Beschreibung als "Eingangsmodul" bezeichnet. Der dritte Block ist ein Schaltkreisblock zum Empfang eines Ausgangssignals des Makromoduls, zur Verarbeitung des empfangenen Signals und zur Ausgabe des verarbeiteten Signals externe Anschlussstifte des hochintegrierten Halbleiterschaltkreises, und wird zur Vereinfachung der folgenden Beschreibung als "Ausgangsmodul" bezeichnet.

ERSTE AUSFÜHRUNGSFORM

Fig. 1 zeigt einen Aufbau des hochintegrierten Halbleiterschaltkreises gemäß der Erfindung. Der hochintegrierte Halbleiterschaltkreis der Fig. 1 umfasst ein Eingangsmodul 11, ein Makromodul 12, ein Ausgangsmodul 13, einen ersten Prüfschaltkreis 20 und einen zweiten Prüfschaltkreis 30. Das Eingangsmodul 11 empfängt ein paralleles Eingangssignal P-IN aus 64 Bits, das externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird, verarbeitet das empfangene Signal und führt das verarbeitete Signal aus 64 Bits dem Makromodul 12 zu. Das Makromodul 12 empfängt das Signal aus 64 Bits, das von dem Eingangsmodul 11 zugeführt wird, verarbeitet das empfangene Signal und führt das verarbeitete Signal von 64 Bit dem Ausgangsmodul 13 zu. Das Ausgangsmodul 13 empfängt das Signal aus 64 Bits, das von dem Makromodul 12 zugeführt wird, verarbeitet das empfangene Signal, um ein paralleles Ausgangssignal P-OUT von 64 Bits zu erhalten, und führt das Ausgangssignal P-OUT externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zu. Der erste und der zweite Prüfschaltkreis 20 und 30 bilden eine Testeinheit zur unabhängigen Überprüfung des Eingangsmoduls 11, des Makromoduls 12 und des Ausgangsmoduls 13.
Der erste Prüfschaltkreis 20 enthält einen ersten Multiplexer 21, einen zweiten Multiplexer 22 und ein erstes Steuerregister 23. Der erste Multiplexer 21 wählt als Signal 59, entweder ein Prüfeingangssignal T-IN aus 32 Bits aus, das von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird, oder ein Teilausgangssignal S7 von 32 Bits aus, das den halben Anteil des Ausgangssignals des Makromoduls darstellt und führt das ausgewählte Signal S9 dem Ausgangsmodul 13 zu. Der zweite Multiplexer 22 wählt als Signal S3 entweder das Signal S9 aus, das von dem ersten Multiplexer 21 ausgewählt wurde, oder ein Teilausgangssignal S1 von 32 Bits, das den halben Anteil eines Ausgangssignals des Eingangsmoduls 11 darstellt. Das erste Steuerregister 23 enthält 32 D-Flip-Flops, um das Signal S3, das von dem zweiten Multiplexer 22 ausgewählt ist, synchron mit einem Taktsignal CLK, das von einem externen Anschlussstift des hochintegrierten Halbleiterschaltkreises zugeführt wird, zu speichern und ein gespeichertes Signal S5 dem Makromodul 12 zuzuführen.
Der zweite Prüfschaltkreis 30 enthält einen dritten Multiplexer 31, einen vierten Multiplexer 32 und ein zweites Steuerregister 33. Der dritte Multiplexer 31 wählt als Signal S10 entweder das Signal S5 aus, das von dem ersten Steuerregister 23 gespeichert wird, oder ein Teilausgangssignal S8 aus 32 Bits aus, das eine andere Hälfte eines Ausgangssignals des Makromoduls 12 darstellt, und führt das ausgewählte Signal S10 dem Ausgangsmodul 13 zu. Der vierte Multiplexer 32 wählt als Signal 54, entweder das Signal S10, das von dem dritten Multiplexer 31 ausgewählt ist, oder ein Teilausgabesignal S2 von 32 Bits aus, das eine andere Hälfte eines Ausgangssignals des Eingangsmoduls 11 darstellt. Das zweite Steuerregister 33 enthält 32 D-Flip-Flops, um das Signal S4, das von dem vierten Multiplexer 32 ausgewählt ist, synchron mit dem Taktsignal CLK zu speichern und das gespeicherte Signal S6 dem Makromodul zuzuführen. Das Signal S6, das von dem zweiten Steuerregister 33 gespeichert ist, wird externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises als Prüfausgangssignal T-OUT mit 32 Bits zugeführt.
Wie in Fig. 1 gezeigt, wird das Betriebsart-Auswahlsignal SEL1 dem ersten und dem zweiten Multiplexer 21 und 31 von einem externen Anschlussstift des hochintegrierten Halbleiterschaltkreises zugeführt. Ein Betriebsart-Auswahlsignal SEL2 wird dem zweiten und dem vierten Multiplexer 22 und 32 von einem weiteren externen Anschlussstift des hochintegrierten Halbleiterschaltkreises zugeführt.
In der normalen Betriebsart wird das Teilausgangssignal S1 von 32 Bits des Eingangsmoduls 11 von dem zweiten Multiplexer 22 ausgewählt, das andere Teilausgangssignal S2 von 32 Bits des Eingangsmoduls 11 wird von dem vierten Multiplexer 32 ausgewählt, das Teilausgangssignal S7 von 32 Bits des Makromoduls 12 wird von dem ersten Multiplexer 21 ausgewählt und das andere Teilausgangssignal S8 von 32 Bits des Makromoduls 12 wird durch den dritten Multiplexer 31 ausgewählt. Daher werden die Ausgangssignale S1 und S2, die zusammen das vollständige Ausgangssignal von 64 Bits des Eingangsmoduls 11 bilden, dem Makromodul 12 über das erste und das zweite Steuerregister 23 und 33 zugeführt, und die Ausgangssignale S7 und S8, die zusammen das vollständige Ausgangssignal von 64 Bits des Makromoduls 12 bilden, werden dem Ausgangsmodul 13 zugeführt.
Eine Prüfeingabe von 64 Bits für das Makromodul 12 wird in eine erste Teileingabe von 32 Bits und eine zweite Teileingabe von 32 Bits aufgeteilt, die dem Makromodul 12 in zwei Taktzyklen zugeführt werden. Dabei wird die erste Teileingabe von 32 Bits, die von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises als Prüfeingangssignal T-IN zugeführt wird, über den ersten und den zweiten Multiplexer 21 und 22 übertragen und in dem ersten Steuerregister 23 in einem Taktzyklus gespeichert. Anschließend wird in dem nachfolgenden Taktzyklus die erste Teileingabe über den dritten und vierten Multiplexer 31 und 32 übertragen und in dem zweiten Steuerregister 33 gespeichert. Gleichzeitig wird die zweite Teileingabe von 32 Bits, die von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises als nachfolgendes Prüfeingangssignal T-IN zugeführt wird, über den ersten und den zweiten Multiplexer 21 und 22 übertragen und in dem ersten Steuerregister 23 gespeichert. Daher wird die Prüfeingabe aus 64 Bits, die aus der ersten und der zweiten Teileingabe besteht, dem Makromodul 12 zugeführt.
Ein Testergebnis von 64 Bits des Makromoduls 12 wird in ein erstes Teilergebnis von 32 Bits und ein zweites Teilergebnis von 32 Bits aufgeteilt, die in zwei Taktzyklen begutachtet werden. Dabei wird in einem Taktzyklus die erste Teileingabe durch den ersten und den zweiten Multiplexer 21 und 22 übertragen und in dem ersten Steuerregister 23 gespeichert. Gleichzeitig wird das zweite Teilergebnis durch den dritten und vierten Multiplexer 31 und 32 übertragen und in dem zweiten Steuerregister 33 gespeichert. Zu diesem Zeitpunkt wird das zweite Teilergebnis über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises, basierend auf der Ausgabe des zweiten Steuerregisters 33, d. h. einem Testausgangssignal T-OUT, begutachtet. Anschließend wird in dem nachfolgenden Taktzyklus das erste Teilergebnis durch den dritten und vierten Multiplexer 31 und 32 übertragen, in dem zweiten Steuerregister 33 gespeichert und über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises basierend auf der Ausgabe des zweiten Steuerregisters 33 begutachtet.
Dem Eingangsmodul 11 wird ein paralleles Eingangssignal P-IN von 64 Bits als Prüfeingabe direkt von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt. Ein Testergebnis von 64 Bits des Eingangsmoduls 11 wird in ein erstes Teilergebnis von 32 Bits und ein zweites Teilergebnis von 32 Bits aufgeteilt, die in zwei Taktzyklen begutachtet werden. Dabei wird in einem Taktzyklus das erste Teilergebnis durch den zweiten Multiplexer 22 übertragen und in dem ersten Steuerregister 23 gespeichert. Gleichzeitig wird das zweite Teilergebnis über den vierten Multiplexer 32 übertragen und in dem zweiten Steuerregister 33 gespeichert. Zu diesem Zeitpunkt wird das zweite Teilergebnis über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises, basierend auf der Ausgabe des zweiten Steuerregisters 33, d. h. einem Prüfausgabesignal T-OUT, begutachtet. In dem nachfolgenden Taktzyklus wird das erste Teilergebnis über den dritten und den vierten Multiplexer 31 und 32 übertragen, in dem zweiten Steuerregister 33 gespeichert und über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises basierend auf der Ausgabe des zweiten Steuerregisters 33 begutachtet.
Eine Prüfeingabe von 64 Bits für das Ausgangsmodul 13 wird in eine erste Teileingabe von 32 Bits und eine zweite Teileingabe von 32 Bits aufgeteilt, die dem Ausgangsmodul 13 zuzuführen sind. Dabei wird die erste Teileingabe von 32 Bits, die von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises als Prüfeingangssignal T-IN zugeführt wurde, über den ersten und den zweiten Multiplexer 21 und 22 übertragen und in dem ersten Steuerregister 23 in einem Taktzyklus gespeichert. Die erste Teileingabe, die in dem ersten Steuerregister 23 gespeichert ist, wird im Ausgangsmodul 13 über den dritten Multiplexer 31 zugeführt. Wenn die zweite Teileingabe von 32 Bits über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises als nachfolgendes Prüfeingangssignal T-IN zugeführt wird, wird die zweite Teileingabe über den ersten Multiplexer 21 dem Ausgangsmodul 13 zugeführt. Zu diesem Zeitpunkt speichert das erste Steuerregister 23 weiterhin die erste Teileingabe. Auf diese Weise wird die Prüfeingabe 64 Bits, die aus der ersten und der zweiten Teileingabe besteht, dem Ausgangsmodul 13 zugeführt. Das Prüfergebnis des Ausgangsmoduls 13 wird direkt über die externen Anschlussstifte des hochintegrierten Halbleiterschaltkreises basierend auf einem parallelen Ausgangssignal P-OUT von 64 Bits begutachtet.
Auf diese Weise kann gemäß dieser Ausführungsform die Prüfeingabe und das Prüfergebnis für das Eingangsmodul 11, das Makromodul 12 und das Ausgangsmodul 13 unter Verwendung von 32 Bits oder 64 Bits als Einheit zugeführt und begutachtet werden. Deshalb kann die Prüfzeit deutlich im Vergleich mit dem herkömmlichen Scan-Prüfverfahren vermindert werden. Da außerdem die 64 D-Flip-Flops, die zwischen das Makromodul 12 und das Ausgangsmodul 13 in dem herkömmlichen Scan-Prüfverfahren geschaltet sind, durch die beiden Multiplexer 21 und 31 in dieser Ausführungsform ersetzt werden können, kann die Anzahl von zusätzlichen Schaltkreisen für die Überprüfung vermindert werden und die Verarbeitungsgeschwindigkeit des hochintegrierten Halbleiterschaltkreises in der normalen Betriebsart kann von einer deutlichen Verminderung befreit werden. Während ein Prüfeingangssignal von 64 Bits in dem herkömmlichen Direktzugriffs-Prüfverfahren verwendet wird, kann zusätzlich die Anzahl der Bits des Prüfeingangssignals dieser Ausführungsform halbiert werden, wodurch eine deutliche Verminderung der Anzahl der zusätzlichen Leitungen für die Überprüfung erreicht wird.
Die in Fig. 1 gezeigte Ausführungsform, die zwei Prüfschaltkreise 20 und 30 umfasst, kann so modifiziert werden, dass sie drei oder mehr Prüfschaltkreise enthält. Außerdem ist die Anzahl der Bits der Eingangssignale und der Ausgangssignale des Eingangsmoduls 11, des Makromoduls 12 und des Ausgangsmoduls 13 nicht auf 64 Bits beschränkt, sondern kann beliebig festgelegt werden.

ZWEITE AUSFÜHRUNGSFORM

Fig. 2 zeigt einen weiteren Aufbau eines hochintegrierten Halbleiterschaltkreises gemäß der Erfindung. Der hochintegrierte Halbleiterschal kreis der Fig. 2 umfasst ein Eingangsmodul 11, ein Makromodul 12, ein Ausgangsmodul 13, einen ersten Multiplexer 41 und einen zweiten Multiplexer 42. Das Eingangsmodul 11 erzeugt ein Ausgangssignal S21 von 3 Bits auf einem parallelen Eingangssignal P-IN, das von externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird. Der erste Multiplexer 41 wählt als Signal S22 entweder ein Prüfeingangssignal T-IN von 3 Bits aus, das von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird, oder das Ausgangssignal S21 von 3 Bits des Eingangsmoduls 11 aus, und führt das ausgewählte Signal S22 dem Makromodul 12 zu. Das Makromodul 12 führt ein Signal S23 mit einer Mehrzahl von Bits dem Ausgangsmodul 13 zu und das Ausgangsmodul 13 gibt ein Signal S24 mit einer Mehrzahl von Bits aus. Der zweite Multiplexer 42 wählt entweder das Ausgangssignal S23 des Makromoduls 12 oder das Ausgangssignal S24 des Ausgangsmoduls 13 aus und führt das ausgewählte Signal den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises als paralleles Ausgangssignal P-OUT zu. Die Betriebsart-Auswahlsignale SEL3 und SELS werden von externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises jeweils dem ersten Multiplexer 41 und dem zweiten Multiplexer 42 zugeführt.
Das Ausgangsmodul 13 enthält einen kombinatorischen Logikschalter 51 und 3 Scan- Flip-Flops 52, 53 und 54, denen gemeinsam ein Taktsignal CLK und ein Betriebsart- Auswahlsignal SEL 4 von externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt wird. Die 3 Scan-Flip-Flops sind in Signalwege des kombinatorischen Logikschaltkreises 51 eingebettet und speichern entsprechende Signale in dem kombinatorischen Logikschaltkreis 51 in Synchronisation mit dem Taktsignal CLK der normalen Betriebsart. In der Scan-Betriebsart sind die Scan-Flip-Flops 52, 53 und 54 hintereinander geschaltet, um eine Scan-Kette zu bilden (Schieberegister). Ein Scan- Eingangssignal S-IN, das Bit für Bit in serieller Weise von einem externen Anschlussstift des hochintegrierten Halbleiterschaltkreises in der Scan-Betriebsart zugeführt wird, wird von dem Schieberegister synchron mit dem Taktsignal CLK gespeichert und das gespeicherte Signal wird anschließend dem kombinatorischen Logikschaltkreis zugeführt. Die 3 Scan-Flip-Flops 52, 53 und 54 können das Testergebnis des kombinatorischen Logikschaltkreises 51 in der normalen Betriebsart abrufen. Das von diesen Flip-Flops abgerufene Prüfergebnis wird von dem Schieberegister als Scan-Ausgangssignal S-OUT Bit für Bit in serieller Weise synchron mit dem Taktsignal CLK in der Scan- Betriebsart ausgegeben, und das ausgegebene Ergebnis wird über einen externen Anschlussstift des hochintegrierten Halbleiterschaltkreises begutachtet.
Fig. 3 zeigt den internen Aufbau des Scan-Flip-Flops 52. Das Scan-Flip-Flop 52 enthält einen Multiplexer 57 mit einem Anschluss A für ein Bit und einem Anschluss B für ein Bit und ein D-Flip-Flop 58 zum Empfang der Ausgabe des Multiplexers 57. Die anderen Scan-Flip-Flops 53 und 54 besitzen denselben internen Aufbau wie in Fig. 3 gezeigt.
In dem hochintegrierten Halbleiterschaltkreis der Fig. 2 enthält ein Komparator 60 drei exklusive ODER-Gatter 61, 62 und 63 und ein ODER-Gatter 64, so dass das Signal S22 aus 3 Bits, das von dem ersten Multiplexer 41 ausgewählt ist, und ein Signal von 3 Bits, das von den drei Scan-Flip-Flops 52, 53 und 54 in dem Ausgangsmodul 13 zugeführt wird, miteinander verglichen werden, um ein Prüfausgabesignal T-OUT von einem Bit an einen externen Ausgangsanschluss des hochintegrierten Halbleiterschaltkreises zu führen. Somit bilden der erste und der zweite Multiplexer 41 und 42, das Schieberegister, das aus den drei Scan-Flip-Flops 52, 53 und 54 gebildet wird, in dem Ausgangsmodul 13 und der Komparator 60 zusammen eine Prüfeinheit zur unabhängigen Überprüfung des Eingangsmoduls 11, des Makromoduls 12 und des Ausgangsmoduls 13.
In der normalen Betriebsart wird das Ausgangssignal S21 des Ausgangsmoduls 11 von dem ersten Multiplexer 41 ausgewählt und das Ausgangssignal S24 des Ausgangsmoduls 13 wird von dem zweiten Multiplexer 42 ausgewählt. Die drei Scan-Flip-Flops 52, 53 und 54 in dem Ausgangsmodul 13 speichern die entsprechenden Signale in dem kombinatorischen Logikschaltkreis 51 in Synchronisation mit dem Taktsignal CLK, um als D-Flip-Flop zu dienen, das in die Signalwege in dem kombinatorischen Logikschaltkreis 51 eingebettet ist.
Das Ausgangsmodul 13 wird durch ein Scan-Prüfverfahren unter Verwendung des Schieberegisters einschließlich der drei Scan-Flip-Flops 52, 53 und 54 überprüft. Das Makromodul wird durch ein Direktzugriffs-Prüfverfahren unter Verwendung des ersten und zweiten Multiplexers 41 und 42 überprüft.
Das Eingangsmodul 11 wird folgendermaßen überprüft: Vor der Überprüfung des Eingangsmoduls 11 wird ein Datensignal von 3 Bits, entsprechend zu einem erwarteten Wert des Prüfergebnisses des Eingangsmoduls 11 dem Schieberegister, das die drei Scan-Flip-Flops 52, 53 und 54 in dem Ausgangsmodul 13 umfasst, in drei Taktzyklen zugeführt. Zu diesem Zeitpunkt wird das Datensignal als Scan-Eingangssignal S-IN dem Schieberegister Bit für Bit in serieller Weise synchron mit dem Taktsignal CLK zugeführt. Ein paralleles Eingangssignal P-IN wird direkt dem Eingangsmodell als Prüfeingabe von den externen Anschlussstiften des hochintegrierten Halbleiterschaltkreises zugeführt, und das Prüfergebnis des Eingangsmoduls 11 wird dem Komparator 60 über den ersten Multiplexer 41 zugeführt. Der Komparator 60 vergleicht das Prüfergebnis von 3 Bits des Eingangsmoduls 11 mit dem Datensignal von 3 Bits, das von den drei Scan-Flip-Flops 52, 53 und 54 zugeführt wird, wobei ein Prüfausgabesignal T-OUT von einem Bit ausgegeben wird. Das Prüfausgabesignal T-OUT wird über einen externen Anschlussstift des hochintegrierten Halbleiterschaltkreises als Prüfergebnis des Eingangsmoduls 11, das auf 1 Bit komprimiert ist, begutachtet. Wenn der interne Aufbau des Eingangsmoduls 11 bekannt ist, ist es möglich, über einen bekannten Prüferzeugungsalgorithmus ein Prüfeingangsmuster, das dem Eingangsmodul 11 zur Erkennung eines internen Fehlers zugeführt wird, und ein Datensignalmuster, das einem erwarteten Wert des Prüfergebnisses des Eingangsmoduls 11 entspricht, zu bestimmen. Beispiele des Prüferzeugungsalgorithmus sind in "FAULT-TOLERANT COMPUTING: Theory and Techniques" beschrieben, das von D. K. Pradhan, Band 1, Kap. 1, Seiten 1-94, Prentice-Hall, 1986 herausgegeben ist.
Auf diese Weise wird gemäß dieser Ausführungsform das Prüfergebnis des Eingangsmoduls 11 auf ein Prüfausgabesignal T-OUT von einem Bit komprimiert und daher kann die Anzahl der zusätzlichen Leitungen zur Begutachtung des Prüfergebnisses im Vergleich mit dem herkömmlichen Direktzugriffs-Prüfverfahren vermindert werden. Außerdem werden die drei Scan-Flip-Flops 52, 53 und 54, die in das Ausgangsmodul 11 integriert sind, zur Speicherung sowohl eines Scan-Eingangssignals S-IN zur Überprüfung des Ausgabemoduls 13 als auch für ein Scan-Eingangssignal S-IN, das einem erwarteten Wert des Prüfergebnisses des Eingangsmoduls 11 entspricht, verwendet. Daherkann die Anzahl zusätzlicher Schaltkreise für die Überprüfung vermindert werden. Im Vergleich mit dem herkömmlichen Scan-Prüfverfahren werden weder Flip-Flops zwischen dem Eingangsmodul 11 und dem Makromodul 12 noch zwischen dem Makromodul 12 und dem Ausgangsmodul 13 in dieser Ausführungsform benötigt. Dementsprechend ist diese Ausführungsform vorteilhaft, da die Prüfzeit verkürzt werden kann, die Anzahl zusätzlicher Schaltkreise für die Überprüfung vermindert werden kann und die Verarbeitungsgeschwindigkeit des hochintegrierten Halbleiterschaltkreises in einer normalen Betriebsart von einer Reduzierung freigehalten werden kann.
Als Modifikation dieser Ausführungsform ist es möglich, den zweiten Multiplexer 42 wegzulassen und eine Mehrzahl von Flip-Flops zwischen dem Makromodul 12 und dem Ausgangsmodul 13 zur Überwachung des Prüfergebnisses des Makromoduls 12 in der Scan-Betriebsart vorzusehen. Außerdem ist die Bit-Anzahl des Ausgangssignals des Eingangsmoduls 11, d. h. des Eingangssignals des Makromoduls 12, nicht auf drei begrenzt, sondern kann beliebig festgelegt sein.

Claims

1. Integrierter Halbleiterschaltkreis mit einem ersten Block (11), einem zweiten Block (12) und einem dritten Block (13), die hintereinandergeschaltet sind, und einer Prüfeinheit (20, 30) zur Überprüfung des ersten, zweiten und dritten Blocks, wobei die Prüfeinheit enthält:

einen ersten Multiplexer (21) zur Auswahl eines Prüfeingangssignals (T-IN), das von außerhalb dem integrierten Halbleiterschaltkreis zugeführt wird, oder eines Teils eines Ausgabesignals (57) des zweiten Blocks (12) und zur Zuführung des ausgewählten Signals (59) zu dem dritten Block (13);

einen zweiten Multiplexer (22) zur Auswahl des Signals (59), das von dem ersten Multiplexer (21) ausgewählt ist, oder eines Teils eines Ausgabesignals (51) des ersten Blocks (11);

ein erstes Steuerregister (23) zur Speicherung des Signals (53), das von dem zweiten Multiplexer (22) ausgewählt ist, in Synchronisation mit einem Taktsignal (CLK) und zur Zuführung des gespeicherten Signals (55) zu dem zweiten Block (12);

einen dritten Mulitplexer (31) zur Auswahl des Signals (55), das in dem ersten Steuerregister (23) gespeichert ist, oder eines anderen Teils des Ausgangssignals (58) des zweiten Blocks (12) und zur Zuführung des ausgewählten Signals (S10) zu dem dritten Block (13);

einen vierten Multiplexer (32) zur Auswahl des Signals (S10), das von dem dritten Multiplexer (31) ausgewählt ist, oder eines anderen Teils des Ausgangssignals (52) des ersten Blocks (11);

ein zweites Steuerregister (33) zur Speicherung des Signals (S4), dass von dem vierten Multiplexer (32) ausgewählt ist, in Synchronisation mit dem Taktsignal (CLK) und zur Zuführung des gespeicherten Signals (S6) zu dem zweiten Block (12).

2. Integrierter Halbleiterschaltkreis mit einem ersten Block (11), einem zweiten Block (12) und einem dritten Block (13), die hintereinandergeschaltet sind, und einer Prüfeinheit zur Überprüfung des ersten, zweiten und dritten Blocks,

wobei der dritte Block enthält:

einen kombinatorischen Logikschaltkreis (51); und

eine Mehrzahl von Flip-Flops (52-54), die in Synchronisation mit einem Taktsignal (CLK) betrieben werden können, um entsprechende Signale in dem kombinatorischen Logikschaltkreis (51) zu speichern und um die gespeicherten Signale dem kombinatorischen Logikschaltkreis (51) in einer normalen Betriebsart zuzuführen, und

wobei die Prüfeinheit enthält:

einen Multiplexer (41) zur Auswahl eines Prüfeingangssignals (T-IN), das von außerhalb dem integrierten Halbleiterschaltkreis zugeführt wird, oder einem Ausgangssignal (S21) des ersten Blocks (11) und zur Zuführung des ausgewählten Signals (S22) zu dem zweiten Block (12);

ein Schieberegister, das durch Hintereinanderschaltung der Mehrzahl der Flip- Flops (52 bis 54) in dem dritten Block (13) gebildet wird, um ein Scan- Eingangssignal (S-IN), das von außerhalb dem integrierten Halbleiterschaltkreis zugeführt wird, in Synchronisation mit dem Taktsignal (CLK) zu speichern;

einen Komparator (60) zum Vergleichen des Scan-Eingangssignals, das von dem Schieberegister gespeichert ist, mit dem Ausgangssignal (S22) des ersten Blocks (11), das von dem Multiplexer (41) ausgewählt ist.

3. Integrierter Halbleiterschaltkreis nach Anspruch 2, wobei Prüfeinheit außerdem einen weiteren Multiplexer (42) zur Auswahl eines Ausgangssignals (S23) des zweiten Blocks (12) oder eines Ausgangssignals (S24) des dritten Blocks (13) und zur Ausgabe des ausgewählten Signals (P-OUT) außerhalb des integrierten Halbleiterschaltkreises umfasst.