JP3096597B2 - バウンダリスキャン準拠マルチチップモジュール - Google Patents
バウンダリスキャン準拠マルチチップモジュールInfo
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Description
【０００１】
【産業上の利用分野】この発明は、概ね境界走査（バウ
ンダリスキャン）テスト技法を使用してテストすること
ができるマルチ・チップ・モジュールに関する。
ンダリスキャン）テスト技法を使用してテストすること
ができるマルチ・チップ・モジュールに関する。
【０００２】
【従来の技術】当今、電子部品及び電子機器の製造者の
間でマルチ・チップ・モジュールに対する関心が高まっ
ている。これらモジュールは、基盤（例えば、セラミッ
ク基盤）と、この基盤の一方の主面或いは両面にマウン
トされた一個以上の半導体チップ（多分、その外に一個
以上の受動素子）とから構成されている。この基盤上の
半導体チップ及び受動素子は、通例の集積回路が接続さ
れる方法と殆ど同じ方法でそのマルチ・チップ・モジュ
ールを回路ボードなどへ接続する一組の電気接続リード
に接続されている。通例の集積回路と比べて、このマル
チ・チップ・モジュールは集積度を高くできる余裕があ
り、その結果低コストでより重要な機能を具備する。
間でマルチ・チップ・モジュールに対する関心が高まっ
ている。これらモジュールは、基盤（例えば、セラミッ
ク基盤）と、この基盤の一方の主面或いは両面にマウン
トされた一個以上の半導体チップ（多分、その外に一個
以上の受動素子）とから構成されている。この基盤上の
半導体チップ及び受動素子は、通例の集積回路が接続さ
れる方法と殆ど同じ方法でそのマルチ・チップ・モジュ
ールを回路ボードなどへ接続する一組の電気接続リード
に接続されている。通例の集積回路と比べて、このマル
チ・チップ・モジュールは集積度を高くできる余裕があ
り、その結果低コストでより重要な機能を具備する。
【０００３】ある意味では、マルチ・チップ・モジュー
ルはそれと相互接続されている半導体チップ及び受動素
子と共に小規模な回路ボードとして見ることができる。
また一方では、マルチ・チップ・モジュールは往々より
大きな回路の一個のでもあるので、このマルチ・チップ
・モジュールはまた、通例の集積回路とは違って単独の
デバイスとして見ることもできる。マルチ・チップ・モ
ジュールの上記二面性により、マルチ・チップ・モジュ
ールをテストする方法に関して問題が提起される。マル
チ・チップ・モジュールの製造者はどちらかと言えばマ
ルチ・チップ・モジュールを回路ボードとして見ること
を好むであろう。この観点で、欠陥の有る半導体チップ
及び半導体チップ間の欠陥の有る相互配線を、ニュー・
ヨーク州ニュウー・ヨーク市に所在する米国電気電子技
術者協会（ＩＥＥＥ）から１９９０年に刊行され、ここ
での説明のための参照に供される「テスト・アクセス・
ポート及び境界走査アーキテクチャＩＥＥＥ標準」中の
「ＩＥＥＥ標準１１４９．１」に記述されている境界走
査テスト技法により検出することが可能である。しか
し、マルチ・チップ・モジュールのユーザはおそらくこ
のモジュールを単にそれ自体が上記境界走査テスト技法
を使用してテストされる回路ボード上の他の部品に接続
されている部品として見るであろう。ユーザの見地から
すれば、マルチ・チップ・モジュールはＩＥＥＥ１１４
９．１境界走査標準に適合する「マクロ・デバイス」の
ように見えるであろう。
ルはそれと相互接続されている半導体チップ及び受動素
子と共に小規模な回路ボードとして見ることができる。
また一方では、マルチ・チップ・モジュールは往々より
大きな回路の一個のでもあるので、このマルチ・チップ
・モジュールはまた、通例の集積回路とは違って単独の
デバイスとして見ることもできる。マルチ・チップ・モ
ジュールの上記二面性により、マルチ・チップ・モジュ
ールをテストする方法に関して問題が提起される。マル
チ・チップ・モジュールの製造者はどちらかと言えばマ
ルチ・チップ・モジュールを回路ボードとして見ること
を好むであろう。この観点で、欠陥の有る半導体チップ
及び半導体チップ間の欠陥の有る相互配線を、ニュー・
ヨーク州ニュウー・ヨーク市に所在する米国電気電子技
術者協会（ＩＥＥＥ）から１９９０年に刊行され、ここ
での説明のための参照に供される「テスト・アクセス・
ポート及び境界走査アーキテクチャＩＥＥＥ標準」中の
「ＩＥＥＥ標準１１４９．１」に記述されている境界走
査テスト技法により検出することが可能である。しか
し、マルチ・チップ・モジュールのユーザはおそらくこ
のモジュールを単にそれ自体が上記境界走査テスト技法
を使用してテストされる回路ボード上の他の部品に接続
されている部品として見るであろう。ユーザの見地から
すれば、マルチ・チップ・モジュールはＩＥＥＥ１１４
９．１境界走査標準に適合する「マクロ・デバイス」の
ように見えるであろう。
【０００４】残念なことに、上記ＩＥＥＥ１１４９．１
境界走査標準は階層構造ではない。マルチ・チップ・モ
ジュールの上記半導体チップのような、各々が境界走査
適応性があることが求められている個々のデバイスの集
まりは、相互配線することができず、従ってその結果物
たるマクロ・デバイスもまた境界走査適応性がある。そ
の一つの理由は、境界走査適応素子が単一ビット・シフ
ト・レジスタを持つようにＩＥＥＥ１１４９．１境界走
査標準で要求されているためである。もし各々が境界走
査適応性を持つ一組の相互配線された半導体チップが単
一のマクロ・デバイスとして取り扱われた場合、その結
果物たるマクロ・デバイスは実質的にその走査チェーン
中の半導体チップと同じ程に多くのビットを持つバイパ
ス・レジスタを持つこととなろう。このことは上記ＩＥ
ＥＥ１１４９．１標準に対する違反である。マルチ・チ
ップ・モジュールが回路ボード及びマクロ・デバイスの
双方として境界走査適応性を持つことができないこと
で、テストの観点からして重大な問題が提起される。
境界走査標準は階層構造ではない。マルチ・チップ・モ
ジュールの上記半導体チップのような、各々が境界走査
適応性があることが求められている個々のデバイスの集
まりは、相互配線することができず、従ってその結果物
たるマクロ・デバイスもまた境界走査適応性がある。そ
の一つの理由は、境界走査適応素子が単一ビット・シフ
ト・レジスタを持つようにＩＥＥＥ１１４９．１境界走
査標準で要求されているためである。もし各々が境界走
査適応性を持つ一組の相互配線された半導体チップが単
一のマクロ・デバイスとして取り扱われた場合、その結
果物たるマクロ・デバイスは実質的にその走査チェーン
中の半導体チップと同じ程に多くのビットを持つバイパ
ス・レジスタを持つこととなろう。このことは上記ＩＥ
ＥＥ１１４９．１標準に対する違反である。マルチ・チ
ップ・モジュールが回路ボード及びマクロ・デバイスの
双方として境界走査適応性を持つことができないこと
で、テストの観点からして重大な問題が提起される。
【０００５】今日のマルチ・チップ・モジュールがこれ
まで回路ボード及びマクロ・デバイスの双方として境界
走査適応性を持つことができなっかたことにはもう一つ
の理由が有る。代表的なマルチ・チップ・モジュール
は、各々がそのモジュールの別の境界走査適応半導体チ
ップの入出力ピンと関連する複数の直列接続された境界
走査レジスタから成る少なくとも一個の走査チェーンを
有する。マルチ・チップ・モジュールのモジュール内の
あらゆる境界走査適応半導体チップのあらゆる入出力ピ
ンがそのモジュールの主入出力端として働く訳ではな
い。従って、そのモジュールの主入出力端として働かな
い各内部入出力ピンは、そのモジュールがより大きな回
路中のマクロ・デバイスとして実装されているときは目
に見えない（即ち、その入出力ピンでの信号の状態は直
接観測することができない）。同様の理由で、対応する
「観測不能な」な内部入出力ピンと関連する各境界走査
レジスタはどのモジュールの主入出力端を通しても観察
できない。そのモジュールがマクロ・デバイスとして境
界走査適応性があるためには、上記「観測不能な」な内
部境界走査レジスタが問題の無い状態に維持されなけれ
ばならず、且つ、マルチ・チップ・モジュールのレベル
で能動動作する境界走査レジスタとして取り扱われては
ならない。今日まで、観測不能な内部境界走査レジスタ
をこの要領で取り扱うことは不可能であった。
まで回路ボード及びマクロ・デバイスの双方として境界
走査適応性を持つことができなっかたことにはもう一つ
の理由が有る。代表的なマルチ・チップ・モジュール
は、各々がそのモジュールの別の境界走査適応半導体チ
ップの入出力ピンと関連する複数の直列接続された境界
走査レジスタから成る少なくとも一個の走査チェーンを
有する。マルチ・チップ・モジュールのモジュール内の
あらゆる境界走査適応半導体チップのあらゆる入出力ピ
ンがそのモジュールの主入出力端として働く訳ではな
い。従って、そのモジュールの主入出力端として働かな
い各内部入出力ピンは、そのモジュールがより大きな回
路中のマクロ・デバイスとして実装されているときは目
に見えない（即ち、その入出力ピンでの信号の状態は直
接観測することができない）。同様の理由で、対応する
「観測不能な」な内部入出力ピンと関連する各境界走査
レジスタはどのモジュールの主入出力端を通しても観察
できない。そのモジュールがマクロ・デバイスとして境
界走査適応性があるためには、上記「観測不能な」な内
部境界走査レジスタが問題の無い状態に維持されなけれ
ばならず、且つ、マルチ・チップ・モジュールのレベル
で能動動作する境界走査レジスタとして取り扱われては
ならない。今日まで、観測不能な内部境界走査レジスタ
をこの要領で取り扱うことは不可能であった。
【０００６】
【発明が解決しようとする課題】本発明は、回路ボード
及びマクロ・デバイスの双方として境界走査適応性を持
つようにすることができるマルチ・チップ・モジュール
を提供することを目的とする。
及びマクロ・デバイスの双方として境界走査適応性を持
つようにすることができるマルチ・チップ・モジュール
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の好適な実施例に
よれば、境界走査テスト技法を用いて回路ボード或いは
マクロ・デバイスとしてテストすることができる境界走
査適応マルチ・チップ・モジュールが提供される。本発
明のマルチ・チップ・モジュールは複数の選択的に相互
配線された半導体チップを包含する。少なくともｎ個の
半導体チップが境界走査アーキテクチャを有し、境界走
査チェーン状に接続される。各半導体チップは、その半
導体チップを通してシフトされるべきテスト情報の連続
的な各ビット流を受信するためのテスト・データ入力端
（ＴＤＩ）及び上記ビット流中の各ビットが半導体チッ
プを通してシフトされた後、そこに現れるテスト・デー
タ出力端（ＴＤＯ）を包含する。このマルチ・チップ・
モジュールｇ境界走査適応性を持つようにするために、
このモジュールは上記境界走査チェーン中のｎ個の半導
体チップのうち少なくともｎ−１個に関連付けられ、そ
れらｎ−１個の各半導体チップのＴＤＩ入力が選択され
た期間中その半導体チップのＴＤＯへ直接短絡されるよ
うにするバイパス回路を包含する。
よれば、境界走査テスト技法を用いて回路ボード或いは
マクロ・デバイスとしてテストすることができる境界走
査適応マルチ・チップ・モジュールが提供される。本発
明のマルチ・チップ・モジュールは複数の選択的に相互
配線された半導体チップを包含する。少なくともｎ個の
半導体チップが境界走査アーキテクチャを有し、境界走
査チェーン状に接続される。各半導体チップは、その半
導体チップを通してシフトされるべきテスト情報の連続
的な各ビット流を受信するためのテスト・データ入力端
（ＴＤＩ）及び上記ビット流中の各ビットが半導体チッ
プを通してシフトされた後、そこに現れるテスト・デー
タ出力端（ＴＤＯ）を包含する。このマルチ・チップ・
モジュールｇ境界走査適応性を持つようにするために、
このモジュールは上記境界走査チェーン中のｎ個の半導
体チップのうち少なくともｎ−１個に関連付けられ、そ
れらｎ−１個の各半導体チップのＴＤＩ入力が選択され
た期間中その半導体チップのＴＤＯへ直接短絡されるよ
うにするバイパス回路を包含する。
【０００８】
【作用】従って、上記ｎー１個の各半導体チップのＴＤ
Ｉがその半導体チップのＴＤＯへ実質的に短絡されてい
る期間中、テスト情報の上記ビット流中のビットが上記
ｎ−１個の各半導体チップを実質的にバイパスし、その
境界走査チェーン中の一個の半導体チップだけを通して
シフトされる。この観点で、境界走査チェーン中のｎ個
の半導体チップは実質的に単ビットバイパス・レジスタ
を有する一個の半導体チップとして見られ、その結果、
本マルチ・チップ・モジュールが境界走査適応性がある
マクロ・デバイスとして現れる。上記選択された期間以
外の期間中は、バイパス回路はテスト情報の上記ビット
流中のビットが上記境界走査チェーン中の各半導体チッ
プを通してシフトされるのを許容し、その結果、本マル
チ・チップ・モジュールが上記境界走査テスト技法を使
用して回路ボードとしてテスト可能になる。
Ｉがその半導体チップのＴＤＯへ実質的に短絡されてい
る期間中、テスト情報の上記ビット流中のビットが上記
ｎ−１個の各半導体チップを実質的にバイパスし、その
境界走査チェーン中の一個の半導体チップだけを通して
シフトされる。この観点で、境界走査チェーン中のｎ個
の半導体チップは実質的に単ビットバイパス・レジスタ
を有する一個の半導体チップとして見られ、その結果、
本マルチ・チップ・モジュールが境界走査適応性がある
マクロ・デバイスとして現れる。上記選択された期間以
外の期間中は、バイパス回路はテスト情報の上記ビット
流中のビットが上記境界走査チェーン中の各半導体チッ
プを通してシフトされるのを許容し、その結果、本マル
チ・チップ・モジュールが上記境界走査テスト技法を使
用して回路ボードとしてテスト可能になる。
【０００９】本マルチ・チップ・モジュールがマクロ・
デバイスとして境界走査適応性を持つようにするため
に、本モジュールの主入出力端を介しては観測すること
ができない本モジュールの内部入出力端と関連する各内
部境界走査レジスタが次の二つの方法のうちの一つで問
題の無い状態に維持可能になる。第一の方法では、テス
トの期間中印加されることとなる安全な値を境界走査記
述言語を介して判定する内部レジスタ組織を用いて、上
記内部境界走査レジスタを問題の無い状態に維持するこ
とができる。第二の方法では、上記境界走査レジスタを
再構成できるようにし、その結果、テスト期間中各々が
別の主入出力端を介して観測可能なそれらレジスタのみ
が有効となる。
デバイスとして境界走査適応性を持つようにするため
に、本モジュールの主入出力端を介しては観測すること
ができない本モジュールの内部入出力端と関連する各内
部境界走査レジスタが次の二つの方法のうちの一つで問
題の無い状態に維持可能になる。第一の方法では、テス
トの期間中印加されることとなる安全な値を境界走査記
述言語を介して判定する内部レジスタ組織を用いて、上
記内部境界走査レジスタを問題の無い状態に維持するこ
とができる。第二の方法では、上記境界走査レジスタを
再構成できるようにし、その結果、テスト期間中各々が
別の主入出力端を介して観測可能なそれらレジスタのみ
が有効となる。
【００１０】
【実施例】図１は従来技術によるマルチ・チップ・モジ
ュール１０のブロック図である。本マルチ・チップ・モ
ジュール１０は、複数の半導体チップ１４1，１４2，１
４3，...，１４n（ここで、ｎは整数である）をマウン
トする基盤１２（例えば、セラミック基盤）を有し、各
半導体チップには後で図２に関して詳述するように境界
走査アーキテクチャが有される。基盤１２は同様に一以
上の受動素子（図示せず）と境界走査アーキテクチャを
持たない一以上の半導体チップ（図示せず）との双方或
いは一方をマウントすることもできる。このマルチ・チ
ップ・モジュール１０には、このモジュールをより大き
な回路（図示せず）へ接続するために、各々が上記半導
体チップ１４1−１４nの一つ以上（それに、受動素子及
び非境界走査半導体チップが有る場合にはそれらの双方
または一方にも）に選択的に接続された一組の電気接続
リード（図示せず）と関連している。
ュール１０のブロック図である。本マルチ・チップ・モ
ジュール１０は、複数の半導体チップ１４1，１４2，１
４3，...，１４n（ここで、ｎは整数である）をマウン
トする基盤１２（例えば、セラミック基盤）を有し、各
半導体チップには後で図２に関して詳述するように境界
走査アーキテクチャが有される。基盤１２は同様に一以
上の受動素子（図示せず）と境界走査アーキテクチャを
持たない一以上の半導体チップ（図示せず）との双方或
いは一方をマウントすることもできる。このマルチ・チ
ップ・モジュール１０には、このモジュールをより大き
な回路（図示せず）へ接続するために、各々が上記半導
体チップ１４1−１４nの一つ以上（それに、受動素子及
び非境界走査半導体チップが有る場合にはそれらの双方
または一方にも）に選択的に接続された一組の電気接続
リード（図示せず）と関連している。
【００１１】図２は、マルチ・チップ・モジュール１０
の例えば半導体チップ１４iの詳細を示している。な
お、ｉはｎ以下（即ち、ｉ ≦ ｎ）の整数である。この
半導体チップ１４iは、この半導体チップがここでの説
明のための参照に供されている上記ＩＥＥＥ１１４９．
１標準に従うテストを可能にする境界走査アーキテクチ
ャを持つ余裕があるように設計された境界走査回路１６
を包含している。上記境界走査回路１６は、テスト情報
流（例えば、テスト・データ或いはテスト・インストラ
クション）中の連続するビットが印加されるテスト・デ
ータ入力端（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ；以下、Ｔ
ＤＩと言う）１８を有している。上記ＴＤＩ１８は、境
界走査テストを制御するテスト・インストラクションを
格納するために、インストラクション・レジスタとして
指定された第一レジスタ即ちインストラクション・レジ
スタ２０に接続されている。境界走査回路１６にはま
た、上記ＴＤＩ１８に接続され、上記半導体チップ１４
iの少なくとも一個の入出力端（図示せず）の状態を表
す値を格納するように働く境界走査レジスタ２２が包含
されている。同様に、ＴＤＩ１８はインストラクション
・レジスタ２０及び境界走査レジスタ２２をバイパスす
ることとなる１ビットの情報を保持するためのバイパス
・レジスタとして機能するシングル・ビット・レジスタ
（以下、バイパス・レジスタと言う）２４に接続されて
いる。境界走査適応性のために必須なものではないが、
代表的には上記境界走査回路１６に上記半導体チップ１
４iを特定しているビット流を格納するためのＩＤレジ
スタと呼ばれる第四のレジスタ２６が包含されている。
の例えば半導体チップ１４iの詳細を示している。な
お、ｉはｎ以下（即ち、ｉ ≦ ｎ）の整数である。この
半導体チップ１４iは、この半導体チップがここでの説
明のための参照に供されている上記ＩＥＥＥ１１４９．
１標準に従うテストを可能にする境界走査アーキテクチ
ャを持つ余裕があるように設計された境界走査回路１６
を包含している。上記境界走査回路１６は、テスト情報
流（例えば、テスト・データ或いはテスト・インストラ
クション）中の連続するビットが印加されるテスト・デ
ータ入力端（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ；以下、Ｔ
ＤＩと言う）１８を有している。上記ＴＤＩ１８は、境
界走査テストを制御するテスト・インストラクションを
格納するために、インストラクション・レジスタとして
指定された第一レジスタ即ちインストラクション・レジ
スタ２０に接続されている。境界走査回路１６にはま
た、上記ＴＤＩ１８に接続され、上記半導体チップ１４
iの少なくとも一個の入出力端（図示せず）の状態を表
す値を格納するように働く境界走査レジスタ２２が包含
されている。同様に、ＴＤＩ１８はインストラクション
・レジスタ２０及び境界走査レジスタ２２をバイパスす
ることとなる１ビットの情報を保持するためのバイパス
・レジスタとして機能するシングル・ビット・レジスタ
（以下、バイパス・レジスタと言う）２４に接続されて
いる。境界走査適応性のために必須なものではないが、
代表的には上記境界走査回路１６に上記半導体チップ１
４iを特定しているビット流を格納するためのＩＤレジ
スタと呼ばれる第四のレジスタ２６が包含されている。
【００１２】上記境界走査レジスタ２２、バイパス・レ
ジスタ２４及びＩＤレジスタ２６は、それらの出力端が
第一マルチプレクサ２８の別々の入力端に接続されてい
る。この第一マルチプレクサ２８はその出力端が第二マ
ルチプレクサ３０の第一入力端に接続され、その第二マ
ルチプレクサ３０の第二入力端にはインストラクション
・レジスタ２０の出力が供給されている。同期フリップ
・フロップが第二マルチプレクサ３０のバッファ３２に
接続され、上記境界走査標準によって必要とされている
ように、マルチプレクサ出力信号をテスト・クロック
（Test Clock；以下、ＴＣＫと言う）信号（図示せず）
の立ち下がりエッジに同期させるように働いている。バ
ッファ３２の出力端は境界走査回路１６のテスト・デー
タ出力端（Test Data Output；以下ＴＤＯと言う）３４
として機能し、そこに上記テスト情報流中の連続するビ
ットが境界走査回路１６を通してシフトされた後で現れ
るようにされている。
ジスタ２４及びＩＤレジスタ２６は、それらの出力端が
第一マルチプレクサ２８の別々の入力端に接続されてい
る。この第一マルチプレクサ２８はその出力端が第二マ
ルチプレクサ３０の第一入力端に接続され、その第二マ
ルチプレクサ３０の第二入力端にはインストラクション
・レジスタ２０の出力が供給されている。同期フリップ
・フロップが第二マルチプレクサ３０のバッファ３２に
接続され、上記境界走査標準によって必要とされている
ように、マルチプレクサ出力信号をテスト・クロック
（Test Clock；以下、ＴＣＫと言う）信号（図示せず）
の立ち下がりエッジに同期させるように働いている。バ
ッファ３２の出力端は境界走査回路１６のテスト・デー
タ出力端（Test Data Output；以下ＴＤＯと言う）３４
として機能し、そこに上記テスト情報流中の連続するビ
ットが境界走査回路１６を通してシフトされた後で現れ
るようにされている。
【００１３】図１において、半導体チップ１４1、１４
2、１４3、．．．１４n-1の各ＴＤＯ３４がそれぞれ別
の半導体チップ１４2、１４3、１４4、．．．１４nの各
ＴＤＩ１８に接続され、それぞれ半導体チップ１４1の
ＴＤＩ１８と半導体チップ１４nのＴＤＯ３４とによっ
て形成されたＴＤＩ及びＴＤＯを持つ境界走査チェーン
が確立される。この観点で、テスト情報及びテスト・デ
ータがマルチ・チップ・モジュール１０の上記ＴＤＯを
形成している上記境界走査チェーン中の最初の半導体チ
ップ（即ち、半導体チップ１４1）の上記ＴＤＩへ印加
されることにより、これらテスト情報及びテスト・デー
タが半導体チップ１４1−１４nの上記境界走査チェーン
を通してシフトされるようにすることができる。最後の
半導体チップ（即ち、半導体チップ１４n）の上記ＴＤ
Ｏはマルチ・チップ・モジュール１０のＴＤＯを形成し
ている。
2、１４3、．．．１４n-1の各ＴＤＯ３４がそれぞれ別
の半導体チップ１４2、１４3、１４4、．．．１４nの各
ＴＤＩ１８に接続され、それぞれ半導体チップ１４1の
ＴＤＩ１８と半導体チップ１４nのＴＤＯ３４とによっ
て形成されたＴＤＩ及びＴＤＯを持つ境界走査チェーン
が確立される。この観点で、テスト情報及びテスト・デ
ータがマルチ・チップ・モジュール１０の上記ＴＤＯを
形成している上記境界走査チェーン中の最初の半導体チ
ップ（即ち、半導体チップ１４1）の上記ＴＤＩへ印加
されることにより、これらテスト情報及びテスト・デー
タが半導体チップ１４1−１４nの上記境界走査チェーン
を通してシフトされるようにすることができる。最後の
半導体チップ（即ち、半導体チップ１４n）の上記ＴＤ
Ｏはマルチ・チップ・モジュール１０のＴＤＯを形成し
ている。
【００１４】図２において、インストラクション・レジ
スタ２０−ＩＤレジスタ２６と第一マルチプレクサ２８
及び第二マルチプレクサ３０の制御は、境界走査回路１
６へ外部ソースから供給されているテスト・モード選択
（Test Mode Select；以下、ＴＭＳと言う）信号、上記
ＴＣＫ信号及びテスト・リセット（Test Reset；ＴＲＳ
Ｔ）信号に応答してテスト・アクセス・ポート（Test A
ccess Port；以下ＴＡＰと言う）コントローラ３５によ
り達成される。上記ＴＡＰコントローラ３５の構成及び
そのＴＡＰコントローラ３５により境界走査テストを制
御する方法は、ここでの説明のための参照に供されてい
る上述のＩＥＥＥ刊行物「テスト・アクセス・ポート及
び境界走査アーキテクチャＩＥＥＥ標準」中に充分に記
載されている。
スタ２０−ＩＤレジスタ２６と第一マルチプレクサ２８
及び第二マルチプレクサ３０の制御は、境界走査回路１
６へ外部ソースから供給されているテスト・モード選択
（Test Mode Select；以下、ＴＭＳと言う）信号、上記
ＴＣＫ信号及びテスト・リセット（Test Reset；ＴＲＳ
Ｔ）信号に応答してテスト・アクセス・ポート（Test A
ccess Port；以下ＴＡＰと言う）コントローラ３５によ
り達成される。上記ＴＡＰコントローラ３５の構成及び
そのＴＡＰコントローラ３５により境界走査テストを制
御する方法は、ここでの説明のための参照に供されてい
る上述のＩＥＥＥ刊行物「テスト・アクセス・ポート及
び境界走査アーキテクチャＩＥＥＥ標準」中に充分に記
載されている。
【００１５】上記の方法で接続されている図１の半導体
チップ１４1−１４nは、上記ＩＥＥＥ標準１１４９．１
に記載されている境界走査テスト技法により通例の回路
ボードがテストされる方法と同一の方法でテストするこ
とができる。しかし、マルチ・チップ・モジュール１０
がより大きな回路（図示せず）中の部品として使用され
るときは、半導体チップ１４1−１４nの集団が境界走査
適応性がある単一のマクロ・デバイスとして見えるよう
にすることが望ましい。
チップ１４1−１４nは、上記ＩＥＥＥ標準１１４９．１
に記載されている境界走査テスト技法により通例の回路
ボードがテストされる方法と同一の方法でテストするこ
とができる。しかし、マルチ・チップ・モジュール１０
がより大きな回路（図示せず）中の部品として使用され
るときは、半導体チップ１４1−１４nの集団が境界走査
適応性がある単一のマクロ・デバイスとして見えるよう
にすることが望ましい。
【００１６】最初に説明したように、一組のそれら自体
が各々上記ＩＥＥＥ標準１１４９．１に準拠するデバイ
ス（即ち、半導体チップ１４1−１４nのチェーン）が上
記集団の中では境界走査適応性が無いことには理由があ
る。上記ＩＥＥＥ標準１１４９．１に準拠するために
は、デバイスは他のレジスタをアクセスすること無く情
報ビットがそのデバイスのＴＤＩとＴＤＯとの間でシフ
トされることを許容する単一ビット・シフト・レジスタ
を持たなければならない。容易に理解できるように、図
１の境界走査チェーン中の各半導体チップ１４1−１４n
がそれ自体に所有されるバイパス・レジスタ２４（図２
参照）を有している。従って、そのような構成を持つ半
導体チップ１４1−１４nのチェーンは、マクロ・デバイ
スとして見られたとき、上記標準に違反して実質的に半
導体チップと同じ程に多くのビットを持つバイパス・レ
ジスタを持っている。
が各々上記ＩＥＥＥ標準１１４９．１に準拠するデバイ
ス（即ち、半導体チップ１４1−１４nのチェーン）が上
記集団の中では境界走査適応性が無いことには理由があ
る。上記ＩＥＥＥ標準１１４９．１に準拠するために
は、デバイスは他のレジスタをアクセスすること無く情
報ビットがそのデバイスのＴＤＩとＴＤＯとの間でシフ
トされることを許容する単一ビット・シフト・レジスタ
を持たなければならない。容易に理解できるように、図
１の境界走査チェーン中の各半導体チップ１４1−１４n
がそれ自体に所有されるバイパス・レジスタ２４（図２
参照）を有している。従って、そのような構成を持つ半
導体チップ１４1−１４nのチェーンは、マクロ・デバイ
スとして見られたとき、上記標準に違反して実質的に半
導体チップと同じ程に多くのビットを持つバイパス・レ
ジスタを持っている。
【００１７】各々が個々に境界走査適応性がある半導体
チップ１４1−１４nのチェーンが集団の中では境界走査
適応性が無いことには別の理由が有る。境界走査テスト
の間、図２の境界走査レジスタ２２の選択を行うばかり
でなく、この境界走査レジスタ２２と関連し、半導体チ
ップ１４1−１４nの間における本マルチ・チップ・モジ
ュール内の内部ノードを制御する一定のセルの選択をも
行う一定のテスト・インストラクション（即ち、命令コ
ード・パターン）が存在する。それらセルは、上記境界
走査レジスタ２２の内部ロジックの制御及び観察の双方
或いはそれらの一方を行うためにその境界走査レジスタ
２２自体の中に存在する一組のセルとデバイス・レベル
で類似している。そのようなセルは上記ＩＥＥＥ標準１
１４９．１によって特に禁止されている。
チップ１４1−１４nのチェーンが集団の中では境界走査
適応性が無いことには別の理由が有る。境界走査テスト
の間、図２の境界走査レジスタ２２の選択を行うばかり
でなく、この境界走査レジスタ２２と関連し、半導体チ
ップ１４1−１４nの間における本マルチ・チップ・モジ
ュール内の内部ノードを制御する一定のセルの選択をも
行う一定のテスト・インストラクション（即ち、命令コ
ード・パターン）が存在する。それらセルは、上記境界
走査レジスタ２２の内部ロジックの制御及び観察の双方
或いはそれらの一方を行うためにその境界走査レジスタ
２２自体の中に存在する一組のセルとデバイス・レベル
で類似している。そのようなセルは上記ＩＥＥＥ標準１
１４９．１によって特に禁止されている。
【００１８】本発明の一つの態様によれば、図１のマル
チ・チップ・モジュール１０の半導体チップ１４1−１
４nは、半導体チップ１４iのような上記半導体チップ１
４1−１４n中の少なくともｎ−１個の半導体チップと関
連するバイパス回路３６（図２参照）によって回路ボー
ドとして及びマクロ・デバイスとして代わるがわる境界
走査適応性を持つようにされる。後で述べるように、バ
イパス回路３６は一定のテスト・インストラクションが
上記ｎ−１個の半導体チップの各々の中の有る図２に示
される境界走査回路１６をバイパスすることを許容する
このバイパス回路３６と関連するＴＤＩ１８を上記ｎ−
１個の半導体チップの各々のＴＤＯ３４へ実質的に短絡
する。
チ・チップ・モジュール１０の半導体チップ１４1−１
４nは、半導体チップ１４iのような上記半導体チップ１
４1−１４n中の少なくともｎ−１個の半導体チップと関
連するバイパス回路３６（図２参照）によって回路ボー
ドとして及びマクロ・デバイスとして代わるがわる境界
走査適応性を持つようにされる。後で述べるように、バ
イパス回路３６は一定のテスト・インストラクションが
上記ｎ−１個の半導体チップの各々の中の有る図２に示
される境界走査回路１６をバイパスすることを許容する
このバイパス回路３６と関連するＴＤＩ１８を上記ｎ−
１個の半導体チップの各々のＴＤＯ３４へ実質的に短絡
する。
【００１９】図２に示される実施例では、バイパス回路
３６は、ＴＤＩ１８を半導体チップ１４iのような上記
半導体チップ１４1−１４n中の少なくともｎ−１個の各
半導体チップのＴＤＯへ実質的に短絡するためにその半
導体チップと関連する二入力マルチプレクサ３８を包含
している。そのような短絡を達成するため、そのような
各半導体チップ中の二入力マルチプレクサ３８はその第
一入力端と第二入力端とがそれぞれその二入力マルチプ
レクサ３８と関連する半導体チップのＴＤＩ１８及びＴ
ＤＯ３４に接続され、その出力端がその半導体チップに
対するＴＤＯとして働いている。上記二入力マルチプレ
クサ３８は、その二つの各入力端の信号をこの二入力マ
ルチプレクサ３８に印加されている制御信号の状態に応
答してその出力端（即ち、その半導体チップに対する上
記新たなＴＤＯ）へパスするように動作する。上記二入
力マルチプレクサ３８に対する上記制御信号はインスト
ラクション・レジスタ２０の内容と外部回路で生成され
たＢＣＥ信号（図示せず）の状態との双方の関数であ
る。上記ＢＣＥ信号は、対応するマルチ・チップ・モジ
ュール（図示せず）へ境界走査テストの間中にこのマル
チ・チップ・モジュールが回路ボードとして或いはマク
ロ・デバイスとして境界走査適応性があるかどうかを通
知するテスト・コントローラ（図示せず）のような外部
ソースから供給される。
３６は、ＴＤＩ１８を半導体チップ１４iのような上記
半導体チップ１４1−１４n中の少なくともｎ−１個の各
半導体チップのＴＤＯへ実質的に短絡するためにその半
導体チップと関連する二入力マルチプレクサ３８を包含
している。そのような短絡を達成するため、そのような
各半導体チップ中の二入力マルチプレクサ３８はその第
一入力端と第二入力端とがそれぞれその二入力マルチプ
レクサ３８と関連する半導体チップのＴＤＩ１８及びＴ
ＤＯ３４に接続され、その出力端がその半導体チップに
対するＴＤＯとして働いている。上記二入力マルチプレ
クサ３８は、その二つの各入力端の信号をこの二入力マ
ルチプレクサ３８に印加されている制御信号の状態に応
答してその出力端（即ち、その半導体チップに対する上
記新たなＴＤＯ）へパスするように動作する。上記二入
力マルチプレクサ３８に対する上記制御信号はインスト
ラクション・レジスタ２０の内容と外部回路で生成され
たＢＣＥ信号（図示せず）の状態との双方の関数であ
る。上記ＢＣＥ信号は、対応するマルチ・チップ・モジ
ュール（図示せず）へ境界走査テストの間中にこのマル
チ・チップ・モジュールが回路ボードとして或いはマク
ロ・デバイスとして境界走査適応性があるかどうかを通
知するテスト・コントローラ（図示せず）のような外部
ソースから供給される。
【００２０】上記半導体チップ１４1−１４nが回路ボー
ドとして境界走査適応性が有り、その結果一定のテスト
情報が上記半導体チップのうちｎ−１個の半導体チップ
をバイパスすることを許容し、従って上記ｎ−１個の各
半導体チップと関連する二入力マルチプレクサ３８へ印
加された制御信号がロジック０状態に追い込まれる。そ
の結果、上記ｎ−１個の各半導体チップと関連する二入
力マルチプレクサ３８がその関連する半導体チップ（例
えば、半導体チップ１４i）のＴＤＩ１８での信号をそ
の二入力マルチプレクサ３８の出力端へパスする。従っ
て、図１の半導体チップ１４1−１４nのうちそれらｎ−
１個の各半導体チップのＴＤＩ１８に現れているテスト
情報が実質的にその半導体チップ中の境界走査回路１６
（図２参照）をバイパスする。
ドとして境界走査適応性が有り、その結果一定のテスト
情報が上記半導体チップのうちｎ−１個の半導体チップ
をバイパスすることを許容し、従って上記ｎ−１個の各
半導体チップと関連する二入力マルチプレクサ３８へ印
加された制御信号がロジック０状態に追い込まれる。そ
の結果、上記ｎ−１個の各半導体チップと関連する二入
力マルチプレクサ３８がその関連する半導体チップ（例
えば、半導体チップ１４i）のＴＤＩ１８での信号をそ
の二入力マルチプレクサ３８の出力端へパスする。従っ
て、図１の半導体チップ１４1−１４nのうちそれらｎ−
１個の各半導体チップのＴＤＩ１８に現れているテスト
情報が実質的にその半導体チップ中の境界走査回路１６
（図２参照）をバイパスする。
【００２１】反対に、テスト情報がｎ個の各半導体チッ
プ１４1−１４nを通してシフトされる必要が有るとき
は、各半導体チップの二入力マルチプレクサ３８へ印加
される上記制御信号がロジック“１”状態に追い込まれ
る。この観点で、半導体チップ１４1−１４nのうち、ｎ
−１個の各半導体チップと関連する二入力マルチプレク
サ３８が各半導体チップのＴＤＯ３４（図２参照）での
信号をその二入力マルチプレクサ３８の出力端へパスす
る。容易に理解できるように、ｎ−１個の各半導体チッ
プのＴＤＩ１８とＴＤＯ３４とが短絡されている期間
中、境界走査チェーン中の上記ｎ個の半導体チップ１４
1−１４n（図１参照）のうち一個の半導体チップのみが
そのチェーン中で能動的な図２に示す一ビット・バイパ
ス・レジスタ２４を持つこととなろう。このことは、マ
ルチ・チップ・モジュール１０がマクロ・デバイスとし
てテストされるべきとき、まさに望ましい状態の出来事
である。
プ１４1−１４nを通してシフトされる必要が有るとき
は、各半導体チップの二入力マルチプレクサ３８へ印加
される上記制御信号がロジック“１”状態に追い込まれ
る。この観点で、半導体チップ１４1−１４nのうち、ｎ
−１個の各半導体チップと関連する二入力マルチプレク
サ３８が各半導体チップのＴＤＯ３４（図２参照）での
信号をその二入力マルチプレクサ３８の出力端へパスす
る。容易に理解できるように、ｎ−１個の各半導体チッ
プのＴＤＩ１８とＴＤＯ３４とが短絡されている期間
中、境界走査チェーン中の上記ｎ個の半導体チップ１４
1−１４n（図１参照）のうち一個の半導体チップのみが
そのチェーン中で能動的な図２に示す一ビット・バイパ
ス・レジスタ２４を持つこととなろう。このことは、マ
ルチ・チップ・モジュール１０がマクロ・デバイスとし
てテストされるべきとき、まさに望ましい状態の出来事
である。
【００２２】図２のバイパス回路３６、ひいては上記半
導体チップ１４1−１４nのうちｎ−１個の各半導体チッ
プと関連する二入力マルチプレクサ３８が、上記選択さ
れた期間中、上記ｎ−１個の各半導体チップのバイパス
・レジスタ２４（図２参照）を実質的に停止させるため
の簡単で経済的な手法を持つことができる。しかし、バ
イパス回路３６を形成している二入力マルチプレクサ３
８は上記半導体チップ１４1−１４nによって形成されて
いる上記境界走査チェーンに或る一定の伝搬遅延をもた
らす。ｎ（即ち、半導体チップ１４1−１４nの個数ｎ）
の大きさによっては、上記伝搬遅延は受け入れ難いこと
もある。
導体チップ１４1−１４nのうちｎ−１個の各半導体チッ
プと関連する二入力マルチプレクサ３８が、上記選択さ
れた期間中、上記ｎ−１個の各半導体チップのバイパス
・レジスタ２４（図２参照）を実質的に停止させるため
の簡単で経済的な手法を持つことができる。しかし、バ
イパス回路３６を形成している二入力マルチプレクサ３
８は上記半導体チップ１４1−１４nによって形成されて
いる上記境界走査チェーンに或る一定の伝搬遅延をもた
らす。ｎ（即ち、半導体チップ１４1−１４nの個数ｎ）
の大きさによっては、上記伝搬遅延は受け入れ難いこと
もある。
【００２３】図３において、マルチ・チップ・モジュー
ル１０は本発明の第二の好適な実施例に従い、過度な伝
搬遅延の無い選択された期間中上記ｎ個の半導体チップ
１４1−１４nの全てをバイパスするためのバイパス回路
３６’を設けられている利点がある。図３のバイパス回
路３６’は、半導体チップ１４1−１４nのほかにマルチ
・チップ・モジュール１０に含まれる別のダイ・チップ
（即ち、デバイス）の形態を呈している。図４に最良な
状態で示されているように、上記バイパス回路３６’に
はちょうど半導体チップ１４iと関連する図２の境界走
査回路１６のような境界走査回路１６が包含されてい
る。従って、図２中のエレメントと同様なエレメントを
特定するために同様な参照数字が図４でも使用されてい
る。その結果、バイパス回路３６’は一つの重要な例外
を除いてちょうど図３の各半導体チップ１４1−１４nと
同様に、上記ＩＥＥＥ標準１１４９．１に適合してい
る。図４の境界走査回路１６中の境界走査レジスタ２２
は、上記半導体チップ１４1−１４nを伴う場合における
ような多ビット・レジスタではなく、単一ビット内部レ
ジスタを有する。
ル１０は本発明の第二の好適な実施例に従い、過度な伝
搬遅延の無い選択された期間中上記ｎ個の半導体チップ
１４1−１４nの全てをバイパスするためのバイパス回路
３６’を設けられている利点がある。図３のバイパス回
路３６’は、半導体チップ１４1−１４nのほかにマルチ
・チップ・モジュール１０に含まれる別のダイ・チップ
（即ち、デバイス）の形態を呈している。図４に最良な
状態で示されているように、上記バイパス回路３６’に
はちょうど半導体チップ１４iと関連する図２の境界走
査回路１６のような境界走査回路１６が包含されてい
る。従って、図２中のエレメントと同様なエレメントを
特定するために同様な参照数字が図４でも使用されてい
る。その結果、バイパス回路３６’は一つの重要な例外
を除いてちょうど図３の各半導体チップ１４1−１４nと
同様に、上記ＩＥＥＥ標準１１４９．１に適合してい
る。図４の境界走査回路１６中の境界走査レジスタ２２
は、上記半導体チップ１４1−１４nを伴う場合における
ような多ビット・レジスタではなく、単一ビット内部レ
ジスタを有する。
【００２４】図１及び図３の半導体チップ１４iとは異
なって、バイパス回路３６’にはデコーダ４０’及びマ
ルチプレクサ４２’とが包含されている。デコーダ４
０’は、バイパス回路３６’の境界走査回路１６中のイ
ンストラクション・レジスタ２０に応答し、且つ、上記
ＢＣＥ信号と境界走査回路１６中のＴＡＰコントローラ
３５からの制御信号とにも応答する。
なって、バイパス回路３６’にはデコーダ４０’及びマ
ルチプレクサ４２’とが包含されている。デコーダ４
０’は、バイパス回路３６’の境界走査回路１６中のイ
ンストラクション・レジスタ２０に応答し、且つ、上記
ＢＣＥ信号と境界走査回路１６中のＴＡＰコントローラ
３５からの制御信号とにも応答する。
【００２５】マルチプレクサ４２’はバイパス回路３
６’の入力端に接続されている第二入力端を有し、この
第二入力端は図３のマルチ・チップ・モジュール１０の
半導体チップ１４1−１４nのチェーン中の最後の半導体
チップ（即ち、半導体チップ１４ｎ）のＴＤＯに接続さ
れているモジュール・テスト・データ入力端（Ｍｏｄｕ
ｌｅ Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ；以下、ＭＴＤＩ
と言う）を確立している。
６’の入力端に接続されている第二入力端を有し、この
第二入力端は図３のマルチ・チップ・モジュール１０の
半導体チップ１４1−１４nのチェーン中の最後の半導体
チップ（即ち、半導体チップ１４ｎ）のＴＤＯに接続さ
れているモジュール・テスト・データ入力端（Ｍｏｄｕ
ｌｅ Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ；以下、ＭＴＤＩ
と言う）を確立している。
【００２６】図４において、マルチプレクサ４２’の出
力端は図３のマルチ・チップ・モジュール１０のＴＤＯ
を形成し、ＭＴＤＯの名称を持っている。
力端は図３のマルチ・チップ・モジュール１０のＴＤＯ
を形成し、ＭＴＤＯの名称を持っている。
【００２７】図３のマルチ・チップ・モジュール１０
が、例えばＢＣＥがロジック・レベル“１”であるとき
に起きる、回路ボードとして境界走査適応性を持つべき
期間中、デコーダ４０′がマルチプレクサ４２′を制御
してこのマルチプレクサ４２′が上記ＭＴＤＩの信号を
上記ＮＴＤＯへパスするようにさせる。この観点で、図
３の半導体チップ１４1−１４nの境界走査チェーン中の
最後の半導体チップ（即ち、半導体チップ１４ｎ）のＴ
ＤＯ３４が上記ＭＴＤＯ（即ち、マルチ・チップ・モジ
ュール１０のテスト・データ出力端（ＴＤＯ）に接続さ
れている。上述の双方の条件の下で、マルチ・チップ・
モジュール１０″と関連する境界走査デバイスのチェー
ンが半導体チップ１４1−１４nと上記バイパス回路３
６′との組み合わせによって形成されている。
が、例えばＢＣＥがロジック・レベル“１”であるとき
に起きる、回路ボードとして境界走査適応性を持つべき
期間中、デコーダ４０′がマルチプレクサ４２′を制御
してこのマルチプレクサ４２′が上記ＭＴＤＩの信号を
上記ＮＴＤＯへパスするようにさせる。この観点で、図
３の半導体チップ１４1−１４nの境界走査チェーン中の
最後の半導体チップ（即ち、半導体チップ１４ｎ）のＴ
ＤＯ３４が上記ＭＴＤＯ（即ち、マルチ・チップ・モジ
ュール１０のテスト・データ出力端（ＴＤＯ）に接続さ
れている。上述の双方の条件の下で、マルチ・チップ・
モジュール１０″と関連する境界走査デバイスのチェー
ンが半導体チップ１４1−１４nと上記バイパス回路３
６′との組み合わせによって形成されている。
【００２８】図４のバイパス回路３６′は、図３のマル
チ・チップ・モジュール１０が次の二つの条件が存在す
るときにマクロ・デバイスとして境界走査適応性を持つ
ようにする。それら条件の最初は、上記ＢＣＥ信号が論
理レベル“０”でなければならないとするものであり、
第二の条件は或るタイプのテスト・インストラクション
（即ち、上記ＩＥＥＥ標準１１４９．１に記載されてい
るようなＢＹＰＡＳＳインストラクション、ＳＩＤＣＯ
ＤＥ／ＵＳＥＲＣＯＤＥインストラクション、ＨＩＧＨ
Ｚインストラクション、或いはＣＬＡＭＰインストラク
ション）がインストラクション・レジスタ２０に存在し
ていなければならないとするものである。これらの条件
の下で、デコーダ４０′がマルチプレクサ４２′により
バッファ３２からの信号が、図示の如く図３のマルチ・
チップ・モジュール１０のＴＤＯを形成している上記Ｍ
ＴＤＯへパスされるようにする。その結果、図４の境界
走査回路１６のＴＤＩ１８での信号が直接上記ＭＴＤＯ
へパスし、従って図３の半導体チップ１４1−１４nの境
界走査チェーンをバイパスすることとなる。
チ・チップ・モジュール１０が次の二つの条件が存在す
るときにマクロ・デバイスとして境界走査適応性を持つ
ようにする。それら条件の最初は、上記ＢＣＥ信号が論
理レベル“０”でなければならないとするものであり、
第二の条件は或るタイプのテスト・インストラクション
（即ち、上記ＩＥＥＥ標準１１４９．１に記載されてい
るようなＢＹＰＡＳＳインストラクション、ＳＩＤＣＯ
ＤＥ／ＵＳＥＲＣＯＤＥインストラクション、ＨＩＧＨ
Ｚインストラクション、或いはＣＬＡＭＰインストラク
ション）がインストラクション・レジスタ２０に存在し
ていなければならないとするものである。これらの条件
の下で、デコーダ４０′がマルチプレクサ４２′により
バッファ３２からの信号が、図示の如く図３のマルチ・
チップ・モジュール１０のＴＤＯを形成している上記Ｍ
ＴＤＯへパスされるようにする。その結果、図４の境界
走査回路１６のＴＤＩ１８での信号が直接上記ＭＴＤＯ
へパスし、従って図３の半導体チップ１４1−１４nの境
界走査チェーンをバイパスすることとなる。
【００２９】ここで図５において、本発明の第三の実施
例によるバイパス回路３６″を内蔵するマルチ・チップ
・モジュール１０が図示されている。上記半導体チップ
１４1−１４nから分離された半導体チップを有している
バイパス回路３６′を持つ図３のマルチ・チップ・モジ
ュール１０とは異なって、図５のバイパス回路３６″は
マルチ・チップ・モジュール１０のＴＤＩに最も近い第
一半導体チップ（即ち、半導体チップ１４1）に包含さ
れている。図６から分かるように、上記半導体チップ１
４1には、図２及び図４に図示されている境界走査回路
と同様な境界走査回路１６が包含されている。従って、
図２及び図４中のエレメントと同様なエレメントを特定
するために同様な参照数字が図６でも使用されている。
例によるバイパス回路３６″を内蔵するマルチ・チップ
・モジュール１０が図示されている。上記半導体チップ
１４1−１４nから分離された半導体チップを有している
バイパス回路３６′を持つ図３のマルチ・チップ・モジ
ュール１０とは異なって、図５のバイパス回路３６″は
マルチ・チップ・モジュール１０のＴＤＩに最も近い第
一半導体チップ（即ち、半導体チップ１４1）に包含さ
れている。図６から分かるように、上記半導体チップ１
４1には、図２及び図４に図示されている境界走査回路
と同様な境界走査回路１６が包含されている。従って、
図２及び図４中のエレメントと同様なエレメントを特定
するために同様な参照数字が図６でも使用されている。
【００３０】図６のバイパス回路３６″にはインストラ
クション検出論理回路４０″及びマルチプレクサ４２″
が包含されている。インストラクション検出論理回路４
０″は図７及び図８に関してより以下で詳細に述べるよ
うな構成を有し、ＴＡＰコントローラ３５からの制御信
号ばかりでなく、上記ＢＣＥ信号とインストラクション
レジスタ２０に包含されている情報とにも応答する。マ
ルチプレクサ４２″はその第一入力端が図６の境界走査
回路１６のＴＤＯ３４に接続され、その第二入力端が図
５の半導体チップ１４1−１４nのチェーンの最後の半導
体チップ（即ち、半導体チップ１４n）のＴＤＯに接続
された、ＭＴＤＩなる名称が当てられている入力端に接
続されている。マルチプレクサ４２″の出力端にはＭＴ
ＤＯの名称が当てられ、図５のマルチ・チップ・モジュ
ール１０のＴＤＯを形成している。
クション検出論理回路４０″及びマルチプレクサ４２″
が包含されている。インストラクション検出論理回路４
０″は図７及び図８に関してより以下で詳細に述べるよ
うな構成を有し、ＴＡＰコントローラ３５からの制御信
号ばかりでなく、上記ＢＣＥ信号とインストラクション
レジスタ２０に包含されている情報とにも応答する。マ
ルチプレクサ４２″はその第一入力端が図６の境界走査
回路１６のＴＤＯ３４に接続され、その第二入力端が図
５の半導体チップ１４1−１４nのチェーンの最後の半導
体チップ（即ち、半導体チップ１４n）のＴＤＯに接続
された、ＭＴＤＩなる名称が当てられている入力端に接
続されている。マルチプレクサ４２″の出力端にはＭＴ
ＤＯの名称が当てられ、図５のマルチ・チップ・モジュ
ール１０のＴＤＯを形成している。
【００３１】種々の入力信号の状態によって、インスト
ラクション検出論理回路４０”はマルチプレクサ４２”
がその個々の入力端の信号をそのマルチプレクサ４２”
の出力端へパスするようにさせる。上記ＢＣＥ信号がロ
ジック・レベル“１”の状態にある期間中で、且つ、イ
ンストラクション・レジスタ２０中に一定の信号が存在
していないとき、上記インストラクション検出論理回路
４０”はマルチプレクサ４２”がそのＭＴＤＩで受信し
た信号をそのＭＴＤＯへパスするようにさせる。この観
点で、テスト情報が半導体チップ１４1−１４nを通して
図５のマルチ・チップ・モジュール１０のＴＤＩとＴＤ
Ｏとの間をシフトされる。
ラクション検出論理回路４０”はマルチプレクサ４２”
がその個々の入力端の信号をそのマルチプレクサ４２”
の出力端へパスするようにさせる。上記ＢＣＥ信号がロ
ジック・レベル“１”の状態にある期間中で、且つ、イ
ンストラクション・レジスタ２０中に一定の信号が存在
していないとき、上記インストラクション検出論理回路
４０”はマルチプレクサ４２”がそのＭＴＤＩで受信し
た信号をそのＭＴＤＯへパスするようにさせる。この観
点で、テスト情報が半導体チップ１４1−１４nを通して
図５のマルチ・チップ・モジュール１０のＴＤＩとＴＤ
Ｏとの間をシフトされる。
【００３２】上記ＢＣＥ信号がロジック・レベル“０”
の状態にあり、且つ、ＢＹＰＡＳＳクラスのインストラ
クション（ＢＹＰＡＳＳ ＣＬＡＭＰ、ＨＩＺ、ＵＳＥ
ＲＣＯＤＥ／ＩＤＣＯＤＥ）がインストラクション・レ
ジスタ２０中で検出されたときは、インストラクション
検出論理回路４０”はマルチプレクサ４２”が図６の境
界走査回路１６のＴＤＯ３４での信号をそのマルチプレ
クサ４２”のＴＤＯへパスするようにさせる。それらの
条件の下で、図５のマルチ・チップ・モジュール１０の
ＴＤＩへシフトされたテスト情報流は単に半導体チップ
１４1を通してシフトされるだけで半導体チップ１４2−
１４nを実質的にバイパスされることとなる。その結
果、このとき、図６のマルチ・チップ・モジュール１０
はデバイス・チェーンと言うよりむしろ単一のデバイス
として見える。
の状態にあり、且つ、ＢＹＰＡＳＳクラスのインストラ
クション（ＢＹＰＡＳＳ ＣＬＡＭＰ、ＨＩＺ、ＵＳＥ
ＲＣＯＤＥ／ＩＤＣＯＤＥ）がインストラクション・レ
ジスタ２０中で検出されたときは、インストラクション
検出論理回路４０”はマルチプレクサ４２”が図６の境
界走査回路１６のＴＤＯ３４での信号をそのマルチプレ
クサ４２”のＴＤＯへパスするようにさせる。それらの
条件の下で、図５のマルチ・チップ・モジュール１０の
ＴＤＩへシフトされたテスト情報流は単に半導体チップ
１４1を通してシフトされるだけで半導体チップ１４2−
１４nを実質的にバイパスされることとなる。その結
果、このとき、図６のマルチ・チップ・モジュール１０
はデバイス・チェーンと言うよりむしろ単一のデバイス
として見える。
【００３３】
【００３４】図７に示すように、インストラクション検
出論理回路４０”は、インストラクション・レジスタ２
０中にＢＹＰＡＳＳインストラクションの存在だけでな
くＣＬＡＭＰ及びＨＩＧＨＺ、ＩＤＣＯＤＥ／ＵＳＥＲ
ＣＯＤＥテスト情報の存在をも検出することができるデ
コーダ４４”で構成することができる利点がる。それら
インストラクションのうち何れかが存在すると、そのイ
ンストラクションはロジック・レベル“０”の状態のＢ
ＣＥ信号と一緒に上記デコーダ４４”が制御信号を生成
するようにし、図６のマルチプレクサ４２”が上記半導
体チップ１４1のＴＤＯ３４の信号をそのマルチプレク
サ４２”のＴＤＯへパスするようにする。
出論理回路４０”は、インストラクション・レジスタ２
０中にＢＹＰＡＳＳインストラクションの存在だけでな
くＣＬＡＭＰ及びＨＩＧＨＺ、ＩＤＣＯＤＥ／ＵＳＥＲ
ＣＯＤＥテスト情報の存在をも検出することができるデ
コーダ４４”で構成することができる利点がる。それら
インストラクションのうち何れかが存在すると、そのイ
ンストラクションはロジック・レベル“０”の状態のＢ
ＣＥ信号と一緒に上記デコーダ４４”が制御信号を生成
するようにし、図６のマルチプレクサ４２”が上記半導
体チップ１４1のＴＤＯ３４の信号をそのマルチプレク
サ４２”のＴＤＯへパスするようにする。
【００３５】上記ＢＹＰＡＳＳインストラクション信号
の存在のみが重要事であれば、インストラクション検出
論理回路４０″は図８に見られるように、二入力ＡＮＤ
ゲート４６″とＤタイプ・フリップ・フロップ４８″と
を組み合わせて構成することができる。二入力ＡＮＤゲ
ート４６″の第一入力端は図６のインストラクション・
レジスタ２０に接続され、図５の半導体チップ１４1の
ＴＤＩへ印加されるテスト・インストラクションを受信
するようになされている。この二入力ＡＮＤゲート４
６″の出力端は上記Ｄタイプ・フリップ・フロップ４
８″のＤ入力端に接続され、そのＤタイプ・フリップ・
フロップ４８″の出力端は二入力ＡＮＤゲート４６″の
第二入力端へ帰還接続されている。
の存在のみが重要事であれば、インストラクション検出
論理回路４０″は図８に見られるように、二入力ＡＮＤ
ゲート４６″とＤタイプ・フリップ・フロップ４８″と
を組み合わせて構成することができる。二入力ＡＮＤゲ
ート４６″の第一入力端は図６のインストラクション・
レジスタ２０に接続され、図５の半導体チップ１４1の
ＴＤＩへ印加されるテスト・インストラクションを受信
するようになされている。この二入力ＡＮＤゲート４
６″の出力端は上記Ｄタイプ・フリップ・フロップ４
８″のＤ入力端に接続され、そのＤタイプ・フリップ・
フロップ４８″の出力端は二入力ＡＮＤゲート４６″の
第二入力端へ帰還接続されている。
【００３６】二入力ＡＮＤゲート４６″とＤタイプ・フ
リップ・フロップ４８″との組み合わせ回路は図５のイ
ンストラクション・レジスタ２０によって受信されたイ
ンストラクション流中にゼロ・ビットが存在することを
記憶する能力を持つシングルビットレジスタを形成して
いる。上記インストラクション流中にゼロ・ビットが存
在することは、ＢＹＰＡＳＳインストラクション以外に
インストラクションが存在することを示す表示となる。
その結果、このとき上記Ｄタイプ・フリップ・フロップ
４８″の出力端にロジック・レベル“０”が現れてい
る。ロジック・レベル“０”信号がＤタイプ・フリップ
・フロップ４８″の出力端に存在しているとき、図６の
マルチプレクサ４２″は半導体チップ１４1のＴＤＯを
そのマルチプレクサ４２″のＭＴＤＯへ直接接続し、上
記境界走査チェーン中の半導体チップ１４2−１４nを実
質的にバイパスする。
リップ・フロップ４８″との組み合わせ回路は図５のイ
ンストラクション・レジスタ２０によって受信されたイ
ンストラクション流中にゼロ・ビットが存在することを
記憶する能力を持つシングルビットレジスタを形成して
いる。上記インストラクション流中にゼロ・ビットが存
在することは、ＢＹＰＡＳＳインストラクション以外に
インストラクションが存在することを示す表示となる。
その結果、このとき上記Ｄタイプ・フリップ・フロップ
４８″の出力端にロジック・レベル“０”が現れてい
る。ロジック・レベル“０”信号がＤタイプ・フリップ
・フロップ４８″の出力端に存在しているとき、図６の
マルチプレクサ４２″は半導体チップ１４1のＴＤＯを
そのマルチプレクサ４２″のＭＴＤＯへ直接接続し、上
記境界走査チェーン中の半導体チップ１４2−１４nを実
質的にバイパスする。
【００３７】従って、図５及び図６に関して述べたよう
に、図には示されていないが、そのバイパス回路は上記
境界走査チェーン中の最初の半導体チップ（即ち、半導
体チップ１４1）中に実装されるよりはむしろ最後の半
導体チップ（即ち、半導体チップ１４n）中に実装され
ることとなろう。バイパス回路を上記最後の半導体チッ
プ１４n中に実装することに伴う不利益には、そのバイ
パス回路が半導体チップ１４1中に実装されるときに可
能なようにはこの方法がインストラクション流の全体を
柔軟に監視することができない点が有る。しかし、最後
の半導体チップ１４n中でバイパス回路３６”を実装す
ることによって上記ＭＴＤＯに対し別個のポートを設け
る必要が無くなる利点がある。
に、図には示されていないが、そのバイパス回路は上記
境界走査チェーン中の最初の半導体チップ（即ち、半導
体チップ１４1）中に実装されるよりはむしろ最後の半
導体チップ（即ち、半導体チップ１４n）中に実装され
ることとなろう。バイパス回路を上記最後の半導体チッ
プ１４n中に実装することに伴う不利益には、そのバイ
パス回路が半導体チップ１４1中に実装されるときに可
能なようにはこの方法がインストラクション流の全体を
柔軟に監視することができない点が有る。しかし、最後
の半導体チップ１４n中でバイパス回路３６”を実装す
ることによって上記ＭＴＤＯに対し別個のポートを設け
る必要が無くなる利点がある。
【００３８】本発明の別の態様によれば、マルチ・チッ
プ・モジュール１０に境界走査レジスタ２２を設けるこ
とが望ましく、この境界走査レジスタ２２の第一実施例
が図９に図示されている。図９に示すように、この境界
走査レジスタ２２には各個が同一の構成を持つ複数個の
外部レジスタ・セル５２及び同じく各個が同一の構成を
持つ複数個の内部レジスタ・セル５２’が包含されてい
る。それら外部レジスタ・セル５２は各個が図１のマル
チ・チップ・モジュール１０のモジュール入出力端子５
３へ接続されているので、「外部」エレメントと呼ばれ
る。対照的に各内部レジスタ・セル５２’は各個が上記
各個別の半導体チップ１４1−１４n（図１参照）の入出
力端であり図１の主入出力端としては働いていないモジ
ュール入出力端子５３’に接続されているので、「内
部」エレメントと呼ばれる。
プ・モジュール１０に境界走査レジスタ２２を設けるこ
とが望ましく、この境界走査レジスタ２２の第一実施例
が図９に図示されている。図９に示すように、この境界
走査レジスタ２２には各個が同一の構成を持つ複数個の
外部レジスタ・セル５２及び同じく各個が同一の構成を
持つ複数個の内部レジスタ・セル５２’が包含されてい
る。それら外部レジスタ・セル５２は各個が図１のマル
チ・チップ・モジュール１０のモジュール入出力端子５
３へ接続されているので、「外部」エレメントと呼ばれ
る。対照的に各内部レジスタ・セル５２’は各個が上記
各個別の半導体チップ１４1−１４n（図１参照）の入出
力端であり図１の主入出力端としては働いていないモジ
ュール入出力端子５３’に接続されているので、「内
部」エレメントと呼ばれる。
【００３９】図１０に最も分かり易く図示されているよ
うに、各外部レジスタ・セル５２にはそのエレメントの
ＴＤＩに現れている信号をそのエレメントのＴＤＯを形
成している出力端を持つマルチプレクサ５８の第一入力
端へ伝送するテスト・データ入力（Test Data Input；
以下ＴＤＩと言う）ライン５６が包含されている。マル
チプレクサ５８の第二入力端は、それと接続されている
レジスタ・セル６２から受信される更新された信号を保
持するように働くので更新レジスタ・セルと呼ばれるレ
ジスタ・セル６０へ接続されている。上記レジスタ・セ
ル６２は、第一入力端が上記ＴＤＩライン５６に接続さ
れているマルチプレクサ６４からそのレジスタ・セル６
２へシフトされる値を格納するので、シフト・レジスタ
と呼ばれる。上記マルチプレクサ６４の第二入力端には
固定の論理値（代表的には、論理値“Ｈ”即ち“１”）
が供給されている。
うに、各外部レジスタ・セル５２にはそのエレメントの
ＴＤＩに現れている信号をそのエレメントのＴＤＯを形
成している出力端を持つマルチプレクサ５８の第一入力
端へ伝送するテスト・データ入力（Test Data Input；
以下ＴＤＩと言う）ライン５６が包含されている。マル
チプレクサ５８の第二入力端は、それと接続されている
レジスタ・セル６２から受信される更新された信号を保
持するように働くので更新レジスタ・セルと呼ばれるレ
ジスタ・セル６０へ接続されている。上記レジスタ・セ
ル６２は、第一入力端が上記ＴＤＩライン５６に接続さ
れているマルチプレクサ６４からそのレジスタ・セル６
２へシフトされる値を格納するので、シフト・レジスタ
と呼ばれる。上記マルチプレクサ６４の第二入力端には
固定の論理値（代表的には、論理値“Ｈ”即ち“１”）
が供給されている。
【００４０】レジスタ・セル６２は更新レジスタ６０に
存在する値を制御する外に、外部レジスタ・セル５２に
よって対応するモジュール入出力端子５３へ与えられる
される論理値を制御する。レジスタ・セル６２により与
えられる信号は、マルチプレクサ６４への制御信号の状
態に依存してその出力端に現れる上記ＴＤＩライン５６
上の信号かまたはマルチプレクサ６４の第二入力端への
固定の入力信号に相当する。マルチプレクサ６４が丁度
上記モジュール入出力端子５３に現れている信号を制御
しているとき、マルチプレクサ５８が上記外部レジスタ
・セル５２のＴＤＯに現れている信号を制御する。マル
チプレクサ５８は、レジスタ・セル６２によって与えら
れる信号のような更新レジスタ６０からの信号かまたは
ＴＤＩライン５６上の信号の何れかをそのマルチプレク
サ５８のＴＤＯへパスすることとなる。
存在する値を制御する外に、外部レジスタ・セル５２に
よって対応するモジュール入出力端子５３へ与えられる
される論理値を制御する。レジスタ・セル６２により与
えられる信号は、マルチプレクサ６４への制御信号の状
態に依存してその出力端に現れる上記ＴＤＩライン５６
上の信号かまたはマルチプレクサ６４の第二入力端への
固定の入力信号に相当する。マルチプレクサ６４が丁度
上記モジュール入出力端子５３に現れている信号を制御
しているとき、マルチプレクサ５８が上記外部レジスタ
・セル５２のＴＤＯに現れている信号を制御する。マル
チプレクサ５８は、レジスタ・セル６２によって与えら
れる信号のような更新レジスタ６０からの信号かまたは
ＴＤＩライン５６上の信号の何れかをそのマルチプレク
サ５８のＴＤＯへパスすることとなる。
【００４１】図１１において、上記マルチ・チップ・モ
ジュール１０が単一のデバイスとして構成されるときの
内部レジスタ・セル５２’のうちの一つのブロック図が
示されている。図１１の内部レジスタ・セル５２’は多
くの点で図１０の外部レジスタ・セル５２と類似してお
り、従って、同様な番号が同様なエレメントを記述する
ために使用されている。しかし、図１１の内部レジスタ
・セル５２’と図１０の外部レジスタ・セル５２との間
には二つの明確な相違点が有る。その第一は、図１０の
外部レジスタ・セル５２中では破線で示されているよう
な更新レジスタ６０とレジスタ・セル６２との間の接続
とは対照的に、内部レジスタ・セル５２’が更新レジス
タ６０とレジスタ・セル６２との間の接続を必然的に欠
いている相違点である。第二は、図１１の内部レジスタ
・セル５２’にはマルチプレクサ６４の出力端とレジス
タ・セル６２との間に介挿された、上記ＢＣＥ信号によ
って制御されるマルチプレクサ６６が包含されている相
違点である。このマルチプレクサ６６の第一入力端には
マルチプレクサ６４の出力が供給され、その第二入力端
には所定の「安全」値が供給されている。この観点で、
レジスタ・セル６２には、マルチプレクサ６６へ印加さ
れている制御信号の状態に依存して上記所定の安全値か
またはマルチプレクサ６４の出力が供給される。
ジュール１０が単一のデバイスとして構成されるときの
内部レジスタ・セル５２’のうちの一つのブロック図が
示されている。図１１の内部レジスタ・セル５２’は多
くの点で図１０の外部レジスタ・セル５２と類似してお
り、従って、同様な番号が同様なエレメントを記述する
ために使用されている。しかし、図１１の内部レジスタ
・セル５２’と図１０の外部レジスタ・セル５２との間
には二つの明確な相違点が有る。その第一は、図１０の
外部レジスタ・セル５２中では破線で示されているよう
な更新レジスタ６０とレジスタ・セル６２との間の接続
とは対照的に、内部レジスタ・セル５２’が更新レジス
タ６０とレジスタ・セル６２との間の接続を必然的に欠
いている相違点である。第二は、図１１の内部レジスタ
・セル５２’にはマルチプレクサ６４の出力端とレジス
タ・セル６２との間に介挿された、上記ＢＣＥ信号によ
って制御されるマルチプレクサ６６が包含されている相
違点である。このマルチプレクサ６６の第一入力端には
マルチプレクサ６４の出力が供給され、その第二入力端
には所定の「安全」値が供給されている。この観点で、
レジスタ・セル６２には、マルチプレクサ６６へ印加さ
れている制御信号の状態に依存して上記所定の安全値か
またはマルチプレクサ６４の出力が供給される。
【００４２】上記境界走査レジスタ２２を図９に示すよ
うに構成することによって、図９の内部レジスタ・セル
５２’のうちの対応するエレメントを図１１に示されて
いる方法で適切に構成する（即ち、擬装する）ことによ
って内部レジスタ・セル５２’のうちの対応するエレメ
ント各モジュール入出力端子５３’が安全な状態に維持
されるようにすることができる。各内部レジスタ・セル
５２’は一定値を捕捉し、シフト値（即ち、レジスタ・
セル６２に格納されている値）が更新されるのを禁止す
るように制御される。内部レジスタ・セル５２’がこの
ような方法で擬装される必要がある情報は上記マルチ・
チップ・モジュール１０の設計から得ることができる。
うに構成することによって、図９の内部レジスタ・セル
５２’のうちの対応するエレメントを図１１に示されて
いる方法で適切に構成する（即ち、擬装する）ことによ
って内部レジスタ・セル５２’のうちの対応するエレメ
ント各モジュール入出力端子５３’が安全な状態に維持
されるようにすることができる。各内部レジスタ・セル
５２’は一定値を捕捉し、シフト値（即ち、レジスタ・
セル６２に格納されている値）が更新されるのを禁止す
るように制御される。内部レジスタ・セル５２’がこの
ような方法で擬装される必要がある情報は上記マルチ・
チップ・モジュール１０の設計から得ることができる。
【００４３】図１２において、上記境界走査レジスタ２
２の第二実施例が示されている。図１２には、境界走査
レジスタ２２と同様に外部レジスタ・セル５２及び内部
レジスタ・セル５２′の双方が包含されている。しか
し、先の実施例とは違ってこの第に実施例での内部レジ
スタ・セル５２′は境界走査レジスタ２２の一部として
は保持されていない。これら内部レジスタ・セル５２′
は図１１で図示されているように構成される。図１２か
ら分かるようにそれら内部レジスタ・セル５２′がマル
チプレクサ６８の手段によって実質的にバイパスされ、
図１２のレジスタのＴＤＩとＴＤＯとの間に延びている
境界走査チェーン中には外部レジスタ・セル５２のみが
残っている。しかし、それら内部レジスタ・セル５２′
は、例えば図１１に示されている技法を使用して安全な
状態に維持される必要がある。
２の第二実施例が示されている。図１２には、境界走査
レジスタ２２と同様に外部レジスタ・セル５２及び内部
レジスタ・セル５２′の双方が包含されている。しか
し、先の実施例とは違ってこの第に実施例での内部レジ
スタ・セル５２′は境界走査レジスタ２２の一部として
は保持されていない。これら内部レジスタ・セル５２′
は図１１で図示されているように構成される。図１２か
ら分かるようにそれら内部レジスタ・セル５２′がマル
チプレクサ６８の手段によって実質的にバイパスされ、
図１２のレジスタのＴＤＩとＴＤＯとの間に延びている
境界走査チェーン中には外部レジスタ・セル５２のみが
残っている。しかし、それら内部レジスタ・セル５２′
は、例えば図１１に示されている技法を使用して安全な
状態に維持される必要がある。
【００４４】上記説明では、マルチ・チップ・モジュー
ル１０の少なくともｎ−１個の境界走査アーキテクチャ
半導体チップ１４1−１４nのＴＤＩをそのＴＤＯへ有効
に短絡するバイパス回路３６、３６’或いは３６”の手
段によって、回路ボード及びマクロ・デバイスとして境
界走査適応性を持つようにされることができるマルチ・
チップ・モジュール１０が記述されている。
ル１０の少なくともｎ−１個の境界走査アーキテクチャ
半導体チップ１４1−１４nのＴＤＩをそのＴＤＯへ有効
に短絡するバイパス回路３６、３６’或いは３６”の手
段によって、回路ボード及びマクロ・デバイスとして境
界走査適応性を持つようにされることができるマルチ・
チップ・モジュール１０が記述されている。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
マルチ・チップ・モジュール回路をボード及びマクロ・
デバイスの双方として境界走査適応性を持つようにする
ことができる効果が得られる。
マルチ・チップ・モジュール回路をボード及びマクロ・
デバイスの双方として境界走査適応性を持つようにする
ことができる効果が得られる。
【００４６】なお、特許請求の範囲に記載した参照符号
は発明の理解を容易にするためのものであり、特許請求
の範囲を制限するように理解されるべきものではない。
は発明の理解を容易にするためのものであり、特許請求
の範囲を制限するように理解されるべきものではない。
【図１】従来技術によるマルチ・チップ・モジュールを
示すブロック図である。
示すブロック図である。
【図２】本発明によるバイパス回路の第一実施例を示す
マルチ・チップ・モジュールの一部のブロック図であ
る。
マルチ・チップ・モジュールの一部のブロック図であ
る。
【図３】本発明によるバイパス回路の第二実施例を示す
マルチ・チップ・モジュールのブロック図である。
マルチ・チップ・モジュールのブロック図である。
【図４】図３のバイパス回路を示すブロック図である。
【図５】本発明によるバイパス回路の第三実施例を包含
するマルチ・チップ・モジュールのブロック図である。
するマルチ・チップ・モジュールのブロック図である。
【図６】図５のマルチ・チップ・モジュールの一部を有
する半導体チップのブロック図である。
する半導体チップのブロック図である。
【図７】図６の半導体チップの一部を有するインストラ
クション検出論理回路の第一実施例のブロック図であ
る。
クション検出論理回路の第一実施例のブロック図であ
る。
【図８】図７のインストラクション検出論理回路の第二
実施例のブロック図である。
実施例のブロック図である。
【図９】本発明のマルチ・チップ・モジュールと共に使
用される境界走査レジスタの第一実施例のブロック図で
ある。
用される境界走査レジスタの第一実施例のブロック図で
ある。
【図１０】図９の境界走査レジスタ中の能動セルのブロ
ック図である。
ック図である。
【図１１】図９の境界走査レジスタ中の受動セルのブロ
ック図である。
ック図である。
【図１２】本発明のマルチ・チップ・モジュールに対す
る境界走査レジスタの第二実施例のブロック図である。
る境界走査レジスタの第二実施例のブロック図である。
１０ マルチ・チップ・モジュール １２ 基盤 １４ 半導体チップ １６ 境界走査回路 １８ テスト・データ入力端（ＴＤＩ） ２０ インストラクション・レジスタ ２２ 境界走査レジスタ ２４ バイパス・レジスタ ２６ ＩＤレジスタ ２８ 第一マルチプレクサ ３０ 第二マルチプレクサ ３２ バッファ ３４ テスト・データ出力端（ＴＤＯ） ３５ テスト・アクセス・ポート（ＴＡＰ）コントロー
ラ ３６ バイパス回路 ３６″ バイパス回路 ３８ 二入力マルチプレクサ ４０′ デコーダ ４０″ インストラクション検出論理回路 ４２ マルチプレクサ ４２″ マルチプレクサ ４４ デコーダ ４６″ 二入力ＡＮＤゲート ４８″ Ｄタイプ・フリップ・フロップ ５２ 外部レジスタ・セル ５２′ 内部レジスタ・セル ５３ モジュール入出力端子 ５３′ モジュール入出力端子 ５６ テスト・データ入力（ＴＤＩ）ライン ５８ マルチプレクサ ６０ 更新レジスタ ６２ レジスタ・セル ６４ マルチプレクサ ６６ マルチプレクサ ６８ マルチプレクサ
ラ ３６ バイパス回路 ３６″ バイパス回路 ３８ 二入力マルチプレクサ ４０′ デコーダ ４０″ インストラクション検出論理回路 ４２ マルチプレクサ ４２″ マルチプレクサ ４４ デコーダ ４６″ 二入力ＡＮＤゲート ４８″ Ｄタイプ・フリップ・フロップ ５２ 外部レジスタ・セル ５２′ 内部レジスタ・セル ５３ モジュール入出力端子 ５３′ モジュール入出力端子 ５６ テスト・データ入力（ＴＤＩ）ライン ５８ マルチプレクサ ６０ 更新レジスタ ６２ レジスタ・セル ６４ マルチプレクサ ６６ マルチプレクサ ６８ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チ ワング ヤウ アメリカ合衆国、19067 ペンシルベニ ア、ヤードレイ、フェアーフィールド ロード 1659 (56)参考文献 特開 平５−72273（ＪＰ，Ａ) 特開 平３−233375（ＪＰ，Ａ) 特開 平４−211842（ＪＰ，Ａ) 特開 平３−214083（ＪＰ，Ａ) 特開 昭64−79834（ＪＰ，Ａ) 特開 平５−264664（ＪＰ，Ａ) 特開 平５−264656（ＪＰ，Ａ) 特開 平３−134578（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (5)
- 【請求項１】 テストデータ入力（以下「ＴＤＩ」とい
う）およびテストデータ出力（以下「ＴＤＯ」という）
を含む外部入出力を有し、回路ボードとしてもマクロデ
バイスとしてもバウンダリスキャン標準に準拠したマル
チチップモジュールにおいて、該マルチチップモジュー
ルは、 ｎを整数として、それぞれ入出力を有するｎ個の半導体
チップ（１４1〜１４n）と、 前記チップのうちの少なくともｎ−１個に対応して設け
られたバイパス回路（３６，３６′，３６″）と、 前記外部入出力のうちの１つにそれぞれ対応する複数の
外部レジスタ要素と、前記チップの入出力のうち外部入
出力を形成しないものにそれぞれ対応し、テスト中に安
全な値に設定するように制御可能である複数の内部レジ
スタ要素とを含むマルチレベルバウンダリスキャンレジ
スタ（２２）とを有し、 前記チップの入出力の一部は前記外部入出力を形成し、
各チップは、バウンダリスキャンアーキテクチャを有
し、バウンダリスキャンチェーンをなすように接続さ
れ、ＴＤＩおよびＴＤＯを有し、前記チップのうち前記
チェーン内の最初のチップは、前記チェーンを通してシ
フトされるテスト情報ビットストリームを、前記モジュ
ールのＴＤＩを通じて該チップのＴＤＩで受け取り、前
記チップのうち前記チェーン内の最後のチップは、該チ
ップのＴＤＯから前記モジュールのＴＤＯへ前記テスト
情報ビットストリームをシフト出力し、前記チェーン内
で前記最後のチップ以外の各チップのＴＤＯは後続のチ
ップのＴＤＩに接続され、 前記バイパス回路は、指定期間中にｎ−１個のチップの
それぞれのＴＤＩからＴＤＯへ前記テスト情報ビットス
トリームを直接にバイパスさせることにより、ｎ個のチ
ップが全体として該指定期間中に単一のバウンダリスキ
ャン準拠マクロデバイスとして見えるようにし、 前記バイパス回路は、 前記モジュールのＴＤＩを形成し、前記テスト情報ビッ
トストリームを受け取り前記チェーンへ選択的に伝送す
るＴＤＩ（１８）と、 前記バイパス回路のＴＤＩに入力されるテスト情報ビッ
トストリームに含まれるインストラクションを格納する
インストラクションレジスタ（２０）と、 前記テスト情報ビットストリームに含まれる情報ビット
を格納するバイパスレジスタ（２４）と、 前記インストラクションレジスタおよび前記バイパスレ
ジスタのうちのいずれかに含まれる情報を前記最初のチ
ップのＴＤＩに選択的に供給するＴＤＯ（３４）と、 前記バイパス回路のＴＤＯに接続された第１入力と、前
記最後のチップのＴＤＯに接続された第２入力と、制御
入力と、前記モジュールのＴＤＯを形成する出力とを有
し、該制御入力に入力される制御信号に応答して、該第
１入力および該第２入力のうちのいずれかの信号を該出
力に通すマルチプレクサ（４２′）と、 前記インストラクションレジスタに含まれるインストラ
クションと、前記モジュールがマクロデバイスまたは回
路ボードとしてバウンダリスキャン標準に準拠している
かどうかどうかを示すバウンダリスキャン準拠イネーブ
ル信号の状態とに従って、前記マルチプレクサに対する
制御信号を生成するデコーダ（４０′）とを有すること
を特徴とするバウンダリスキャン準拠マルチチップモジ
ュール。 - 【請求項２】 前記バイパス回路は、ｎ−１個のチップ
にそれぞれ対応するｎ−１個のマルチプレクサ（４２，
４２′，４２″）を有し、 各マルチプレクサは、前記ｎ−１個のチップのうちの対
応するチップのＴＤＩに接続された第１入力と、該チッ
プのＴＤＯに接続された第２入力と、該チップの後続の
チップのＴＤＩに接続された出力とを有し、該マルチプ
レクサのいずれかの入力に現れる信号を出力に通すこと
を特徴とする請求項１に記載のマルチチップモジュー
ル。 - 【請求項３】 前記バイパス回路は、前記チェーン内の
チップのうち、前記モジュールのＴＤＩに最も近いＴＤ
Ｉを有するチップと一体に構成されていることを特徴と
する請求項１に記載のマルチチップモジュール。 - 【請求項４】 各外部レジスタ要素は、 固定論理値が入力される第１入力と、テストデータ入力
値が入力される第２入力と、該第１入力および該第２入
力における値のいずれかを選択的に出力する出力とを有
する第１マルチプレクサ（６４）と、 前記第１マルチプレクサの出力に現れる値を受け取り、
該値を前記外部入出力のうちの１つに出力する第１レジ
スタセル（６２）と、 テストデータ入力値が入力される第１入力と、第２入力
と、該第１入力および該第２入力における値のいずれか
を選択的に出力する出力とを有する第２マルチプレクサ
（５８）と、 前記第１レジスタセルから出力された値を受け取り、該
値を前記第２マルチプレクサの第２入力に入力する第２
レジスタセル（６０）とを有することを特徴とする請求
項１に記載のマルチチップモジュール。 - 【請求項５】 各内部レジスタ要素は、 固定論理値が入力される第１入力と、テストデータ入力
値が入力される第２入力と、該第１入力および該第２入
力における値のいずれかを選択的に出力する出力とを有
する第１マルチプレクサ（６４）と、 前記第１マルチプレクサの出力に現れる値を受け取り、
該値を前記外部入出力のうちの１つに出力する第１レジ
スタセル（６２）と、 テストデータ入力値が入力される第１入力と、第２入力
と、該第１入力および該第２入力における値のいずれか
を選択的に出力する出力とを有する第２マルチプレクサ
（５８）と、 更新値を受け取り、該値を前記第２マルチプレクサの第
２入力に入力する第２レジスタセル（６０）とを有する
ことを特徴とする請求項１に記載のマルチチップモジュ
ール。
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