KR100333640B1 - 메모리바운더리용의사스캔셀 - Google Patents

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Abstract

본 발명은 스캔 셀(scan cell)에 관한 것으로서, 특히 칩에 내장된 내부 메모리의 바운더리(boundary)에 연결하여 폴트 커버리지(fault coverage)를 높이고 ATPG(Automatic Test Pattern Generation)에 소모되는 시간을 줄이기 위한 의사 스캔 셀(pseudo scan cell)에 관한 것이다. 본 발명의 일 측면에 따르면, 칩 내부에 내장된 메모리 블록의 폴트 검출을 위한 메모리 바운더리용 의사 스캔 셀에 있어서, 스캔 인에이블 신호에 응답하여 데이터 입력 및 스캔 입력을 선택적으로 출력하기 위한 제1 선택 수단; 클럭 신호에 응답하여 상기 제1 선택 수단으로부터의 출력을 출력단으로 내보내는 플립플롭; 및 테스트 인에이블 신호에 응답하여 상기 데이터 입력 및 상기 플립플롭의 출력단 신호 중 하나를 선택하여 최종 출력 신호로 출력하기 위한 제2 선택 수단을 구비하여, 노말 모드 시, 상기 테스트 인에이블 신호가 인에이블되어 상기 제2 선택 수단으로부터 상기 데이터 입력이 선택되어 상기 최종 출력 신호로 사이클 지연없이 출력되며, 스캔 모드 시, 상기 스캔 인에이블 신호 및 상기 테스트 인에이블 신호가 각각 인에이블 및 디스에이블되어 상기 제1 선택 수단, 상기 플립플롭 및 상기 제2 선택 수단을 통해 상기 최종 출력 신호로 상기 스캔 데이터가 출력되는 것을 특징으로 하는 의사 스캔 셀이 제공된다.

Description

메모리 바운더리용 의사 스캔 셀{Pseudo scan cell for testing memory boundary}
본 발명은 스캔 셀(scan cell)에 관한 것으로서, 특히 칩에 내장된 내부 메모리의 바운더리(boundary)에 연결하여 폴트 커버리지(fault coverage)를 높이고 ATPG(Automatic Test Pattern Generation)에 소모되는 시간을 줄이기 위한 의사 스캔 셀(pseudo scan cell)에 관한 것이다.
일반적으로, 반도체 칩 설계 시 폴트 커버리지를 고려하여 설계를 하게 되는 데, 최근에 와서는 그 중요성이 점차 더해져 적어도 95% 이상의 폴트 커버리지를 보장할 수 있도록 설계해야 한다.
잘 알려진 바와 같이, 폴트 커버리지라 함은, 발생할 수 있는 전체 폴트(결함)의 수에 대한 검출할 수 있는 폴트의 수의 비를 의미한다. 즉, 폴트 커버리지가 95%라는 것은 전체 칩에서 95%에 해당하는 폴트의 검출이 가능하다는 것을 말한다.
따라서, 칩의 테스트 커버리지(test coverage)가 높아야만 폴트 발생 시 칩의 어느 부분에서 발생한 폴트인지를 알고 그에 따른 적절한 조치를 취할 수 있게 된다.
도 1은 칩에서의 폴트 검출 원리를 개념적으로 설명하기 위한 도면으로, 모든 칩에는 다수의 입력핀(input_1 내지 input_n) 및 다수의 출력핀(output_1 내지 output_n)이 있다. 여기서, 다수의 입력핀(input_1 내지 input_n)으로 데이터 및 테스트를 위한 테스트 벡터(test vector)를 입력하고, 입력한 데이터가 칩의 내부회로를 거쳐 그 결과가 다수의 출력핀(output_1 내지 output_n)으로 나오게 된다. 즉, 칩의 입출력핀을 통해서만 데이터를 주고받을 수 있다.
폴트 검출 시 임의의 폴트를 검출하기 위해서 그에 해당하는 벡터를 입력핀을 통해 인가하고, 그 결과를 출력핀을 통해 확인하여 칩의 어느 부분에서 폴트가 발생하였는 지를 알아낸다.
간단히, 설계할 칩을 아주 간단한 논리곱 게이트라 가정하고 설명한다. 도 1에 도시된 바와 같이, 논리곱 게이트는 2개의 입력핀(input_1, input_2), 1개의 출력핀(output_1) 및 3개의 내부 노드(node1, node2, node3)로 이루어져 있다. 여기서, 한번에 하나의 노드에서만 폴트가 생길 수 있는, 폴트 검출 알고리듬에서 가장 많이 사용되는 싱글 스턱 엣 폴트(single stuck at fault)로 폴트 검출을 수행한다.
먼저, 노드(node1)에 스턱 엣 1(stuck at 1)의 폴트가 존재하는 지를 알아보기 위해 입력핀(input_1)으로 "0"을, 다른 입력핀(input)2)으로 "1"을 각각 인가하여 출력핀(output_1)으로 출력되는 결과를 살펴본다. 이때, 출력핀(output_1)으로 "0"의 값이 출력되면, 노드(node1)에는 스턱 엣 1의 폴트가 없는 것이고, 출력핀(output_1)으로 "1"의 값이 출력되면 노드(node1)에는 스턱 엣 1의 폴트가 있는 것이다.
다른 노드들에 대해서도 동일한 방식으로 폴트 검출을 수행할 수 있다.
전술한 바와 같이, 칩 내부의 각 노드에 대해 폴트를 손쉽게 검출하기 위해서는, 각 노드가 입력핀에 대해 제어가능(controllable)하여야 한다. 즉, 전술한논리곱 게이트의 노드(node1)에서의 폴트 검출을 위해 입력핀(input_1)에 "1" 또는 "0"의 값을 인가하여 그 노드(node1)의 값에 변화를 줄 수 있어야 한다. 또한, 각 노드의 값이 출력핀(output_1)으로 전파되어 출력핀에서의 결과에 대해 관찰가능(observable)해야 한다. 즉, 전술한 논리곱 게이트의 출력핀(output_1)의 값이 "0"인지 "1"인지에 따라 노드(node1)에 폴트가 발생하였는 지를 알 수 있어야 한다.
상기와 같이 이루어지는 폴트 검출은 조합 논리 회로(combinational logic circuit)에서는 매우 간단하다. 그러나, 플립플롭(flipflop)과 같은 순차 논리 회로(sequential logic circuit)에서는 플립플롭이 포함된 경우 플립플롭의 전단 노드와 그 다음단 노드 사이에 1 사이클의 클럭 차이가 발생하여 조합 논리 회로와 다르게 내부 노드에 대한 제어가 어렵다. 즉, 이러한 사이클을 고려해 입력핀으로 적당한 값을 인가해 주기가 어렵다.
따라서, 수많은 플립플롭을 포함하는 대부분의 칩들에 대한 폴트 검출이 쉽지만은 않다. 이를 위해 제안된 것으로, 칩 내부의 모든 플립플롭을 도 2a의 스캔 셀로 바꾸어 이를 도 2b와 같이 체인 방식으로 연결하는 풀 스캔(full scan) 방식이 있다.
도 2a는 종래 기술에 따른 스캔 셀의 회로도이다.
도면에 도시된 바와 같이, 스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(10)와, 클럭 신호(CK)에 응답하여 멀티플렉서(10)로부터의 출력을 최종 출력(Q)으로 내보내는플립플롭(20)으로 이루어져, 스캔 인에이블 신호(SE)에 따라 일반적인 플립플롭의 동작을 수행하는 노말 모드(normal mode)와 쉬프트를 이용해 스캔 데이터를 입력하는 스캔 모드로 동작하게 된다. 스캔 인에이블 신호(SE)가 "0"의 값을 가지는 노말 노드 시에는 데이터 입력(DI)핀을 통해 들어오는 원래의 입력 데이터가 선택되어 플립플롭(20)의 데이터 입력단으로 인가됨으로써 일반적인 플립플롭과 동일하게 동작하되, 단지 멀티플렉서(10)에 의한 지연이 추가된다. 그리고, 스캔 인에이블 신호(SE)가 "1"의 값을 가지는 스캔 모드 시에는 스캔 입력(SI)이 선택되어 플립플롭(10)의 데이터 입력단으로 출력됨으로써 폴트 검출을 위한 원하는 데이터를 스캔 입력(SI)으로 인가할 수 있다.
도 2b는 종래 기술에 따른 상기 도 2a의 스캔 셀을 체인 방식으로 연결한 도면으로서, 3개의 스캔 셀을 직렬로 연결하여 구성하였다. 도 2b와 같이 체인으로 연결된 스캔 셀의 내부 노드(node_a, node_b, node_c) 각각에 원하는 값을 인가할 수 있다. 만약, 내부 노드(node_a, node_b, node_c) 각각에 "1", "1", "0"이라는 값을 인가하려고 한다면 3 클럭 사이클 동안 "0", "1", "1"의 값을 스캔 입력(SI)으로 차례로 인가하면 된다. 이때, 내부의 순차 회로인 플립플롭이 알려진 상태(known state)로 바뀌게 되어 전체 칩을 조합 논리 회로로 고려하여, 전술한 조합 논리 회로의 폴트 검출 방법과 동일하게 칩의 폴트를 검출할 수 있게 된다.
한편, 최근 설계되고 있는 대다수의 칩들이 롬(ROM) 또는 램(RAM)과 같은 메모리 블록을 내장하고 있는데, 이러한 메모리 블록은 플립플롭을 스캔 셀로 대체하여 폴트를 검출하는 전술한 방법으로는 폴트의 검출이 불가능하다. 왜냐하면, 도2a와 같은 종래의 스캔 셀을 메모리의 바운더리에 연결할 경우 스캔 모드 시에는 데이터를 쉬프트할 수 있어 상관없지만 노말 모드 시에는 스캔 셀의 플립플롭에 의해 한 사이클이 밀리게 되어 종래의 스캔 셀을 사용할 수가 없기 때문이다.
도 3은 논리 회로부와 메모리 블록을 포함하는 칩의 단순 블록도이다. 도면에 도시된 바와 같이, 메모리(30)와 연결된 노드들, 즉 입력 노드인 mi1 내지 min과 출력 노드인 mo1 내지 mon들은 폴트 검출 시 입력 및 출력이 플로팅(floating)된 것과 같다. 왜냐하면, 메모리(30)의 입력을 통해 들어가는 값은 메모리 셀을 거쳐 메모리(30) 출력으로 나오는데, 이 부분은 완전한 조합 논리 회로가 아니다. 따라서, 메모리 블록(30)의 각 노드에 대한 폴트를 조합 논리 회로와 같은 방법으로 검출하는 것이 불가능하다.
따라서, 메모리 블록을 포함한 종래의 칩에서는 메모리 블록에 대해 ATPG를 하지 않고 BIST(Built In Self Test)만으로 검증하고, ATPG 시에는 메모리 블록을 블랙 박스로 처리하여 아예 메모리에 연결된 노드를 제외시켰다. 그러므로, 메모리 블록의 입력 및 출력 노드 뿐 아니라 이 신호에 의해 전파되는 모든 노드의 폴트 검출이 불가능해지고, 메모리 블록의 폴트 검출이 불가능함으로 인해 메모리 블록을 내장한 전체 칩의 폴트 커버리지가 떨어지게 되었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 칩에 내장된 메모리 블록의 폴트 검출을 위해 메모리의 바운더리에 연결하여 폴트 커버리지를 높일 수 있는 의사 스캔 셀을 제공하는데 그 목적이 있다.
또한, 본 발명은 ATPG에 소모되는 시간을 줄이기 위한 의사 스캔 셀을 제공하는데 그 목적이 있다.
도 1은 칩에서의 폴트 검출 원리를 개념적으로 설명하기 위한 도면.
도 2a는 종래 기술에 따른 스캔 셀의 회로도.
도 2b는 종래 기술에 따른 상기 도 2a의 스캔 셀을 체인 방식으로 연결한 도면.
도 3은 논리 회로부와 메모리 블록을 포함하는 칩의 단순 블록도.
도 4는 본 발명에 따른 의사 스캔 셀을 메모리 블록의 바운더리에 체인 연결한 칩의 블록도.
도 5는 본 발명에 따른 의사 스캔 셀의 일실시 회로도.
* 도면의 주요 부분에 대한 설명
10, 40, 60 : 멀티플렉서
20, 50 : 플립플롭
30 : 메모리 블록
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 칩 내부에 내장된 메모리 블록의 폴트 검출을 위한 메모리 바운더리용 의사 스캔 셀에 있어서, 스캔 인에이블 신호에 응답하여 데이터 입력 및 스캔 입력을 선택적으로 출력하기 위한 제1 선택 수단; 클럭 신호에 응답하여 상기 제1 선택 수단으로부터의 출력을 출력단으로 내보내는 플립플롭; 및 테스트 인에이블 신호에 응답하여 상기 데이터 입력 및 상기 플립플롭의 출력단 신호 중 하나를 선택하여 최종 출력 신호로 출력하기 위한 제2 선택 수단을 구비하여, 노말 모드 시, 상기 테스트 인에이블 신호가 인에이블되어 상기 제2 선택 수단으로부터 상기 데이터 입력이 선택되어 상기 최종 출력 신호로 사이클 지연없이 출력되며, 스캔 모드 시, 상기 스캔 인에이블 신호 및 상기 테스트 인에이블 신호가 각각 인에이블 및 디스에이블되어 상기 제1 선택 수단, 상기 플립플롭 및 상기 제2 선택 수단을 통해 상기 최종 출력 신호로 상기 스캔 데이터가 출력되는 것을 특징으로 하는 의사 스캔 셀이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 논리 회로부와 메모리 블록을 포함하는 칩의 단순 블록도로서, 노말 모드 시 사이클에 영향을 주지 않는 다수개의 의사 스캔 셀(40)을 메모리 블록(30)의 바운더리 노드에 체인으로 연결하여 구성하였다. 도면에서 의사 스캔 셀(40)은 빗금으로 표시하였다.
도 5는 본 발명에 따른 의사 스캔 셀의 일실시 회로도이다.
도면에 도시된 바와 같이, 본 발명에 따른 의사 스캔 셀은 스캔 인에이블 신호(SE)에 응답하여 데이터 입력(DI) 및 스캔 입력(SI)을 선택적으로 출력하는 멀티플렉서(40)와, 클럭 신호(CK)에 응답하여 멀티플렉서(40)로부터의 출력을 출력단으로 내보내는 플립플롭(50)과, 테스트 인에이블 신호(TE)에 응답하여 데이터 입력(DI) 및 플립플롭(50)의 출력단 신호 중 하나를 선택하여 최종 출력 신호(Q)로 내보내는 멀티플렉서(60)로 이루어진다.
본 발명에 따른 의사 스캔 셀의 동작을 아래에 설명한다.
노말 모드 시 테스트 인에이블 신호(TE)가 "0"의 값으로 인가되어, 멀티플렉서(60)를 통해 데이터 입력(DI)이 선택되어 최종 출력(Q)으로 곧바로 출력됨으로써 일반적인 플립플롭과 동일하게 동작하며, 플립플롭에 의해 한 사이클이 밀리게 되는 현상이 없어진다. 단지, 멀티플렉서(60)에 의한 지연 시간이 생긴다.
그리고, 스캔 모드 시 테스트 인에이블 신호(TE)가 "1"의 값으로 인가되어, 종래의 스캔 셀과 동일하게 동작한다. 즉, "1"의 스캔 인에이블 신호(SI)에 의해 멀티플렉서(40)로부터 스캔 입력(SI)이 선택되어 플립플롭(50)의 데이터 입력단으로 출력되고, 클럭 신호(CLK)에 응답하여 스캔 입력(SI)이 멀티플렉서(60)로 출력되어 "1"의 테스트 인에이블 신호(TE)에 의해 최종 출력(Q)으로 나가게 된다.
상기와 같은 의사 스캔 셀을 체인으로 상기 도 4와 같이 연결하여 ATPG 시에 원하는 데이터를 스캔 입력으로 인가하여 원하는 노드까지 쉬프트하여 폴트 검출 동작을 수행한다. 이러한 경우, 메모리 블록(30)으로 들어가는 입력 노드(mi1 내지 min)가 칩의 입력핀(input1 내지 inputn)에서 제어가능하게 되고, 의사 스캔 셀의 체인 연결로 메모리의 출력 노드(mo1 내지 mon) 역시 쉬프트를 통해 칩의 출력핀(output_1 내지 output_n)으로 관찰 가능하게 된다.
따라서, 본 발명의 의사 스캔 셀을 통해 메모리 바운더리 신호에 대한 제어가능성(controllability) 및 관찰가능성(observability)이 증가하여, 결과적으로 이러한 메모리 블록을 내장한 전체 칩의 제어가능성 및 관찰가능성을 증가시켜 칩의 폴트 커버리지가 향상된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 메모리 블록의 폴트 검출을 위해 노말 모드 시 사이클에 영향을 주지 않는 의사 스캔 셀을 메모리의 바운더리에 연결하여메모리 바운더리 노드의 제어 가능성 및 관찰 가능성을 증가시킴으로써 칩 전체의 폴트 커버리지를 향상시킬 수 있는 탁월한 효과가 있다.
또한, 본 발명에 따른 의사 스캔 셀을 사용하여 ATPG 시 빠른 시간 내에 테스트 벡터를 생성할 수 있고, 아울러 벡터의 크기도 작아져 테스트 비용이 절감되는 효과가 있다.

Claims (1)

  1. 칩 내부에 내장된 메모리 블록의 폴트 검출을 위한 메모리 바운더리용 의사 스캔 셀에 있어서,
    스캔 인에이블 신호에 응답하여 데이터 입력 및 스캔 입력을 선택적으로 출력하기 위한 제1 선택 수단;
    클럭 신호에 응답하여 상기 제1 선택 수단으로부터의 출력을 출력단으로 내보내는 플립플롭; 및
    테스트 인에이블 신호에 응답하여 상기 데이터 입력 및 상기 플립플롭의 출력단 신호 중 하나를 선택하여 최종 출력 신호로 출력하기 위한 제2 선택 수단을 구비하여,
    노말 모드 시, 상기 테스트 인에이블 신호가 인에이블되어 상기 제2 선택 수단으로부터 상기 데이터 입력이 선택되어 상기 최종 출력 신호로 사이클 지연없이 출력되며,
    스캔 모드 시, 상기 스캔 인에이블 신호 및 상기 테스트 인에이블 신호가 각각 인에이블 및 디스에이블되어 상기 제1 선택 수단, 상기 플립플롭 및 상기 제2 선택 수단을 통해 상기 최종 출력 신호로 상기 스캔 데이터가 출력되는 것을 특징으로 하는 의사 스캔 셀.
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