KR900018693A - 회로판 테스트 시스템 및 테스팅 방법 - Google Patents

회로판 테스트 시스템 및 테스팅 방법 Download PDF

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Abstract

내용 없음

Description

회로판 테스트 시스템 및 테스팅 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 양호한 실시예에 따른 테스트 시스템의 개략적인 블록도. 제2도는 제1도의 테스트 시스템의 일부를 포함하는 경계주사 제어기(boundary scan controller)의 개략적인 블록도, 제3도는 제2도의 상기 경계주사 제어기의 구성요소를 포함하는 테스트 데이터 출력 신호 발생기의 개략적인 블록도.

Claims (25)

  1. 테스트 데이터 신호를 회로판에 공급한 후 상기 테스트 테이타 신호의 수신후에 상기 회로판에 의해 발생된 응답 신호를 분석하기 위해 포획하므로 상기 회로판을 테스팅하는 상기 회로판과 관련된 테스트 시스템에 있어서, 입력으로부터 회로판으로 테스트 데이터 신호를 발생하고 상기 테스트 데이터 신호의 수신 이후에 상기판에 의해 발생된 응답 신호를 포획하며, 상기 회로판과 제어기 수단간의 신호의 통과를 제어하는 흐름 제어 신호를 또한 발생하는 제어기 수단(22) 및, 상기 제어기 수단과 상기 회로판간에 결합되며, 상기 제어기 수단으로부터나 또는 또다른 회로판과 관련된 또다른 테스트 시스템으로부터의 테스트 데이터 신호를 상기 회로판에 선택적으로 통과 시키고 상기 회로판으로부터의 응답신호를 상기 제어기 수단으로나 또는 또다른 테스트 시스템으로 선택적으로 통과시키는 흐름 제어 신호에 응답하는 회로망 수단(24)을 포함하는 것을 특징으로 하는 테스트 시스템.
  2. 제1항에 있어서, 상기 회로망 수단(34)이 상기 제어기 수단으로 부터나 또는 다른 테스트 시스템으로의 테스트 데이터 신호를 제2의 다른 테스트 시스템으로 선택적으로 통과시키는 것을 특징으로 하는 테스트 시스템.
  3. 제2항에 있어서, 상기 회로망 수단이 상기 제어기 수단으로부터의 테스트 데이터 신호를 수신하도록 결합된 제1입력과 제1의 다른 테스트 시스템으로 부터의 테스트 데이터 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력중 한 입력에서의 신호를 회로판에 선택으로 통과시키는 상기 제어수단으로 부터의 흐름 제어신호에 응답하는 제1멀티 플렉서(28)와, 상기 회로판에 의해 발생된 응답 신호를 수신하도록 결합된 제1입력과, 상기 제1의 다른 테스트 시스템에 의해 발생된 테스트 데이터 신호를 수신하도록 결합된 제2입력을 가지며, 포획을 위해 상기 제1 및 제2입력에서 수신된 신호를 상기 제어기 수단으로 선택적으로 통과시키는 상기 제어기 수단으로부터의 흐름 제어 신호에 응답하는 제2멀티플렉서(34) 및, 상기 제1의 다른 테스트 시스템으로부터의 테스트 데이터 신호를 수신하도록 결합된 제1입력과, 상기 회로판으로부터의 응답 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서 수신된 신호를 제2의 테스트 시스템으로 선택적으로 통과 시키는 상기 제어기 수단으로 부터의 흐름 제어 신호에 응답하는 제3멀티 플렉서(32)를 포함하는 것을 특징으로 하는 테스트 시스템.
  4. 제3항에 있어서, 바이패스 데이터 레지스터(36)가 상기 제1의 다른 테스트 시스템과 상기 제3멀티플렉서의 제1입력간에 삽입되는 것을 특징으로 하는 테스트 시스템.
  5. 제1항에 있어서, 상기 제어기 수단이 테스트 데이터 신호를 발생하는 테스트 데이터 발생기(60)와, 응답 신호를 수신하는 테스트 데이터 수신기(66) 및, 제어정보(62)를 상기 테스트 발생기와 테스트 데이터 수신기에 제공하는 수단을 포함하는 것을 특징으로 하는 테스트 시스템.
  6. 제6항에 있어서, 상기 테스트 데이터 발생기가 설정된 한 세트의 신호를 기억하는 제1메모리(70)와, 회로판의 기술적인 정보를 포함하는 제2메모리(78)와, 적어도 하나의 알고리즘에 따라 테스트 데이터 신호를 발생하는 자동 테스트 패턴(85)발생기 및, 상기 제1 메모리와 자동 테스트 패턴 발생기의 각각 독자적인 하나로부터의 테스트 데이터를 회로판으로 선택적으로 통과시키는 상기 제1메모리에 포함된 응답하는 멀티플렉서(76)를 포함하는 것을 특징으로 하는 테스트 시스템.
  7. 제6항에 있어서, 상기 자동 테스트 패턴 발생기가 매트릭스 형태로 배열될시에 모두 1의 대각선을 나타내는 연속 세트의 벡터로 구성된 테스트 데이타 신호를 발생하는 제1모듈(86)과, 단조롭게 증가하는 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제2모듈(88)과, 각각의 비트가 의사무작위적으로 발생되는 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제3모듈(90)과, 비트가 모두 1인 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제4모듈(92) 및, 상기 제1, 제2, 제3 및 제4 모듈의 각각 독자적인 하나에 의해 각기 생성된 테스트 데이터 신호가 공급된 제1,제2, 제3 및 제4입력을 가지며, 상기 입력중 각각 독자적인 하나에서의 신호를 출력으로 선택적으로 통과시키는 외부로부터 공급된 모드 선택신호에 응답하는 멀티플렉서(116)를 포함하는 것을 특징으로 하는 테스트 시스템.
  8. 회로판을 테스트 모드에서 동작시키기 위한 테스트 모드 선택 신호와 이를 수신하므로, 상기 회로판을 시스템에 의한 포획용 응답 신호를 생성하기 위한 테스트 데이터 입력 신호를 공급하므로 상기 회로판을 테스트하는 상기 회로판과 관련된 시스템에 있어서, 회로판을 테스트 모드에서 동작시키기 위한 테스트 모드 선택 신호와, 상기 회로판이 테스트 모드에서 동작할 시에, 상기 회로판을 제어기 수단에 의한 포획용 응답 신호를 생성하기 위한 테스트 데이터 신호 및, 상기 회로판으로 상기 테스트 모드 선택 및 테스트 데이터 신호의 통과와 상기 회로판에서 상기 제어기 수단으로의 응답 신호의 통과를 제어하는 흐름 제어 신호를 발생하는 제어수단(22) 및, 상기 제어기 수단과 상기 회로판간에 결합되며, 상기 제어기 수단으로부터의 상기 테스트 모드 선택 신호 및 테스트 데이터 신호나 또는 또다른 회로판과 관련된 또다른 테스트 시스템으로부터의 테스트 모드 선택 및 테스트 데이터 신호를 상기 회로판에 선택적으로 통과시키고 상기 회로판으로부터의 응답 신호를 상기 제어기 수단이나 또는 또다른 회로판과 관련된 또다른 데이터 시스템으로 선택적으로 통과시키는 흐름 제어 신호에 응답하는 회로망 수단(24)을 포함하는 것을 특징으로 하는 테스트 시스템.
  9. 제8항에 있어서, 상기 회로망 수단이 상기 제어기로부터의 테스트 데이터 신호를 수신하도록 결합된 제1입력과 다른 테스트 시스템으로부터 테스트 데이터 신호를 수신하도록 결합된 제2입력을 가지며, 제1 및 제2멀티플렉서 입력에서 수신된 신호중 각각 독자적인 하나를 상기 회로판으로 선택적으로 통과시키는 상기 제어기로부터의 흐름 제어 신호에 응답하는 제1멀티플렉서(28)와, 상기 제어기로부터의 테스트 모드 선택 신호를 수신하도록 결합된 제1입력과 제1의 다른 테스트 시스템으로부터 테스트 모드 선택 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서 수신된 신호중 각각 독자적인 하나를 상기 회로판으로 통과시키는 상기 제어기로 부터의 흐름 제어 신호에 응답하는 제2멀티플렉서(26)와, 상기 다른 테스트 시스템으로부터 테스트 모드 선택 신호를 수신하도록 결합된 제1입력과 상기 제어기로부터 테스트 모드 선택 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서 수신된 신호중 각각 독자적인 하나를 또다른 테스트 시스템으로 통과시키는 상기 제어기로부터의 흐름 제어 신호에 응답하는 제3멀티플렉서(30)와 또다른 테스트 시스템으로부터 테스트 데이터 신호를 수신하도록 결합된 제1입력과 상기 회로판으로 부터의 응답 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서의 신호를 따른 테스트 시스템으로 선택적으로 통과시키기 위해 상기 제어기로보터의 흐름 제어 신호에 응답하는 제4멀티 플렉서(32) 및, 또다른 테스트 시스템으로부터 테스트 데이터 신호를 수신하도록 결합된 제1입력과 상기 회포판으로부터의 응답신호를 수신하도록 상기 회로판에 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서 수신된 신호중 각각 독자적인 신호를 상기 제어기로 통과시키기 위해 상기 제어기로부터의 흐름 제어 신호에 응답하는 제5멀티플렉서(34)를 포함하는 것을 특징으로 하는 테스트 시스템.
  10. 제8항에 있어서, 상기 제어기 수단이 테스트 데이터 신호를 발생하는 테스트 데이터 발생기(60)와, 응답 신호를 수신하는 테스트 데이터 수신기(66) 및, 제어 정보(62)를 상기 테스트 발생기와 테스트 데이터 수신기에 제공하는 수단을 포함하는 것을 특징으로 하는 테스트 시스템.
  11. 제10항에 있어서, 상기 테스트 데이터 발생기가 설정된 한 세트의 신호를 기억하는 제1메모리(72)와, 상기 회로판의 정보 묘사를 포함하는 제2메모리(76)와, 적어도 하나의 알고리즘에 따라 테스트 데이터 신호를 발생하는 자동 테스트 패턴 발생기(85) 및, 상기 제1 메모리와 상기 자동 테스트 패턴 발생기중 각각 독자적인 하나로부터의 테스트 데이터를 선택적으로 통과시키는 상기 제1메모리에 포함된 정보에 응답하는 멀티플렉서(76)를 포함하는 것을 특징으로 하는 테스트 시스템.
  12. 제11항에 있어서, 상기 자동 테스트 패턴 발생기가 매트릭스 형태로 배열될 시에 모두 1인 대각선을 산출하는 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제1모듈(86)과, 단조롭게 증가하는 연속 비트로 구성된 테스트 데이터 신호를 발행하는 제2모듈(88)과, 비트가 의사무작위적으로 발생되는 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제3모듈(90)과, 비트가 모두 1인 연속 벡터로 구성된 테스트 데이터 신호를 발생하는 제4모듈(92) 및, 상기 제1, 제2, 제3 및 제4모듈의 각각 독자적인 하나에 의해 각기 생선된 테스트 데이타 신호가 공급된 제1, 제2, 제3및 제4 입력을 가지며, 상기 입력중 각각 독자적인 하나에서의 신호를 출력으로 선택적으로 통과시키는 외부로부터 공급된 모드 선택신호에 응답하는 멀티클렉서(116)를 포함하는 것을 특징으로 하는 테스트시스템.
  13. 각각의 테스트 시스템이 다른 테스트 시스템과는 무관하게 관련된 회로판을 선택적으로 테스트하고, 상기 회로판을 함께 협력하여 테스트하는 다수의 테스트 시스템에 있어서, 각각의 시스템이 입력으로부터 회로판으로 테스트 데이터 신호를 발생하고 상기 테스트 데이터 신호의 수신 이후에 상기 판에 의해 발생된 응답 신호를 포획하며, 각각 독자적인 테스트 시스템과 관련된 상기 회로판으로나 또는 상기 회포판으로부터의 신호의 통과를 제어하는 흐름 제어신호를 발생하는 제어기 수단(22) 및, 상기 제어기 수단 또는 흐름 제어 신호에 응답하여 또다른 회로판과 관련된 또다른 테스트 시스템의 제어기로부터의 테스트 데이터 신호를 관련 회로판에 선택적으로 통과시키고 테스트 시스템과 관련된 회로판 또는 또다른 테스트 시스템과 관련된 회로판에서 의해 발생된 응답 신호를 상기 제어기 수단으로 선택적으로 통과시키는 테스트 시스템과 관련된 회로판과 제어기 수단간에 결합된 회로망(24)을 포함하는 것을 특징으로 하는 다수의 테스트 시스템.
  14. 제13항에 있어서, 상기 회로망 수단이 상기 제어기 수단으로부터 테스트 데이터 신호를 수신하도록 결합된 제1입력과 또다른 테스트 시스템의 제어기로부터 테스트 데이터 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력중 한 입력에서의 신호를 회로판으로 선택적으로 통과시키는 상기 제어수단으로부터의 흐름제어 신호에 응답하는 제1멀티플렉서(28)와, 상기 회로판에 의해 발생된 응답 신호를 수신하도록 결합된 제1입력과 다른 테스트 시스템에 의해 발생된 테스트 데이터 신호를 수신하도록 결합된 제2입력을 가지며, 포획을 위해 상기 제1 및 제2입력에서 수신된 신호를 관련된 제어기 수단으로 선택적으로 통과시키는 대용 제어기 수단으로 부터의 흐름 제어 신호에 응답하는 제2멀티 플렉서(34)와, 다른 테스트 시스템으로부터 테스트 데이터 신호를 수신하도록 결합된 제1입력과 회로판으로 부터의 응용답 신호를 수신하도록 결합된 제2입력을 가지며, 상기 제1 및 제2입력에서 수신된 신호를 제2의 다른 테스트 시스템으로 선택적으로 통과시키는 상기 제어기 수단으로부터의 흐름 제어 신호에 응답하는 제3멀티 플렉서(32)를 포함하는 것을 특징으로 하는 다수의 테스트 시스템.
  15. 제14항에 있어서, 바이패스 데이터 래지스터(36)가 외부 신호원과 상기 제3멀티플렉서의 제1입력간에 삽입되는 것을 특징으로 하는 다수의 테스트 시스템.
  16. 소자간의 포텐셜 콘플릭트를 피하기 위해 적어도 하나의 테스트 벡터를 직렬로 연결된 소자의 체인에 공급하는 시스템에 있어서, 소자가 서로 포텐셜 콘플릭트에서 식별되는 소자의 맵을 기억하는 제1메모리(70)와, 각각의 비트가 상기 소자의 각각 독자적인 하나에 각각 대응하고, 상기 비트가 대응 소자에 인가될시에, 어떠한 실제 콘플릭트도 서로 포텐셜 콘플릭트내의 소자간에 발생하지 않도록 선택되는 적어도 하나의 테스트 벡터를 기억하는 제2메모리(76)와, 설정된 알고리즘에 따라 적어도 하나의 테스트 벡터를 발생하는 자동 테스트 패턴 발생기(85) 및, 상기 제1메모리에 기억된 벡터의 비트중 연속한 비트를 서로가 포텐셜 콘플릭트에 있을시에 각각의 식별된 소자로 선택적으로 통과시키고 자동 테스트 패턴 발생기에 의해 발생된 벡터의 비트를 서로가 콘플릭트에 있을시에 식별되지 않은 소자로 선택적으로 통과시키는 상기 제1메모리에 포함된 맵에 응답하는 제어 게이트(76)를 포함하는 것을 특징으로 하는 테스트 시스템.
  17. 제16항에 있어서, 상기 자동 테스트 패턴 발생기가 매트릭스 형태로 배열될시에 모두 1의 대각선을 가진 연속 테스트 벡터를 발생하는 제1모듈(86)과, 단조롭게 증가하는 연속 테스트 벡터를 발생하는 제2모듈(88)과, 비트가 외사무작위적으로 발생되는 연속 벡터를 발생하는 제3모듈(90)과, 비트가 모두 1인 연속 테스트 벡터를 발생하는 제4모듈(92) 및, 상기 제1, 제2, 제3 및 제4모듈의 각각 독자적인 모듈에 의해 각기 생성된 테스트 데이터 신호가 공급된 제1, 제2, 제3 및 제4입력을 가지며, 상기 입력중 각각 독자적인 하나에서의 신호를 출력으로 선택적으로 통과시키는 외부로부터 공급된 모드 선택 신호에 응답하는 멀티플렉서(116)를 포함하는 것을 특징으로 하는 테스트 시스템.
  18. 회로판에 테스트 신호를 인가하고 상기 테스트 신호의 수신이후에 발생된 응답 신호를 분석하기 위해 포획하므로 회로판을 테스트하는 방법에 있어서, 적어도 하나의 테스트 신호를 발생하는 단계와, 상기 회로판으로의 테스트 신호의 통과와 상기 회로판으로부터의 응답신호의 통과를 제어하는 흐름 제어 신호를 발생하는 단계 및, 상기 흐름 제어 신호에 응답하여 각각의 회로판으로 부터의 응답 신호와 상기 회로판으로의 테스트 신호를 선택적으로 루팅하는 단계를 포함하는 것을 특징으로 하는 회로판 테스팅 방법.
  19. 제18항에 있어서, 각각의 회로판(12)에 테스트 신호가 독자적으로 루틴되고 상기 회로판(12)으로부터 응답 신호가 독자적으로 루핀되도록 상기 테스트 신호 및 응답 신호가 루틴되는 것을 특징으로 하는 회로판 테스팅 방법.
  20. 제18항에 있어서, 각각의 회로판(12)의 상기 응답 신호가 테스트 신호로서 연속 회로판에 루틴되도록 상기 테스트 신호 및 응답 신호가 루틴되는 것을 특징으로 하는 회로판 테스팅 방법.
  21. 비트가 직렬로 연결된 소자의 체인으로 연속적으로 시프트될시에 서로에 포텐셜 콘플릭트내의 소자간에 어떠한 콘플릭트도 야기시키지 않는 적어도 하나의 테스트 벡터를 발생하는 방법에 있어서, 각각의 비트가 서로가 포텐셜 콘플릭트내의 소자로 시프트될시에 어떠한 콘플릭트도 실제로 발생하지 않도록 상기 비트가 선택되는 적어도 하나의 테스트 벡터를 기억하는 단계와, 서로가 포텐셜 콘플릭트내에 있는 직렬로 연결된 소자를 묘사하는 정보를 기억하는 단계와, 설정된 알고리즘에 따라 비트가 결정되는 적어도 하나의 테스트벡터를 발생하는 단계 및, 또다른 소자가 포텐셜 콘플릭트내에 있을시에, 상기 소자가 식별되는가에 따라, 기억된 테스트 벡터 및 발생된 테스트 벡터중 각각 독자적인 벡터로부터의 비트를 체인내의 각각의 연속 소자로 연속적으로 시프팅하는 단계를 포함하는 것을 특징으로 하는 테스트 벡터 발생방법.
  22. 제21항에 있어서, 상기 발생된 테스트 벡터의 각각의 비트가 의사무작위적으로 발생되는 것을 특징으로 하는 테스트 벡터 발생 방법.
  23. 제21항에 있어서, 상기 발생된 테스트 벡터의 각각의 비트가 "1"인 것을 특징으로 하는 테스트 벡터 발생방법.
  24. 제21항에 있어서, 연속 테스트 벡터는, 매트릭스 형태로 배열될 시에 , 대각선 모두 1이도록 발생되는 것을 특징으로 하는 테스트 벡터 발생방법.
  25. 제21항에 있어서, 연속 테스트 벡터가 증가하는데 난조롭게 증가하는 것을 특징으로 하는 테스트 벡터 발생 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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