JP2002537656A - 機能的に対称な集積回路ダイ - Google Patents

機能的に対称な集積回路ダイ

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Abstract

(57)【要約】 相互に対称をなしている収容部に取り付けられる機能的に対称な集積回路ダイである。一実施形態では、機能的に対称な集積回路ダイは、基板と、該基板上に配列された複数のインタフェース・パッドとを含んでいる。複数のインタフェース・パッドは、基板中に配置される集積回路を、電子デバイスの相互に対称をなしている収容部の複数のインタフェース・パッドに結合する。集積回路ダイは、収容部に対する複数の回転方向のうちの任意の方向において収容部に取り付けることができる。集積回路ダイ上の複数のインタフェース・パッドおよび収容部は、電子デバイスが、複数の方向のうちの任意の方向において収容部に取り付けられる集積回路ダイとともに機能するように配列される。

Description

【発明の詳細な説明】
【０００１】 （関連出願） 本出願は、本出願の譲渡人に譲渡された１９９８年 出願の「Ｐｉｘｅｌ
Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」という名称の同時係属出願第 号に
関連する。
【０００２】 また、本出願は、本出願の譲渡人に譲渡された１９９８年 出願の「Ｔｅｓ
ｔｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｉｃｅ」という名称の同
時係属出願第 号に関連する。
【０００３】 （発明の背景） （発明の分野） 本発明は、一般に電子デバイスの分野に関し、より詳細には、本発明は集積回
路に関する。
【０００４】 （背景情報） 現在、産業界では、電圧を供給し、作り出し、あるいは検出することができる
大型電子要素アレイを製作するための、費用有効性が高く、効率的かつ実践的な
方法が求められている。電圧の各々がサブピクセル強度になる表示装置は、この
ような方法を必要としている一例であろう。フラット・パネル表示装置（ＦＰＤ
）は既に数十億ドル産業に成長しており、目下のところ、急速に成長しつつある
高解像度表示装置市場における成長分野である。液晶表示装置（ＬＣＤ）は、Ｆ
ＰＤ市場を支配している。ＦＰＤの一種にアクティブ・マトリックスＬＣＤ、す
なわちアクティブ・マトリックス表示装置がある。アクティブ・マトリックス表
示装置は、事実上世界的規模のインフラストラクチャを有しており、定評のある
商業技術である。
【０００５】 アクティブ・マトリックスＬＣＤの画素すなわちピクセルの各々には、１つま
たは複数の薄膜トランジスタが含まれている。これらのアクティブ要素が存在す
ることにより、各ピクセルの輝度をより鮮明に、より正確に制御することができ
、表示装置の品質を劇的に改善している。画面が大きくなり、また、解像度が増
すにつれ、アクティブ・マトリックスＬＣＤの利点は益々顕著になりつつあるが
、アクティブ・マトリックスＬＣＤの生産は高歩留りとの戦いであるため、画面
が大きくなり、また、解像度が増すにつれ、アクティブ・マトリックスＬＣＤの
製造、生産は益々困難になっている。例えば、あるアクティブ・マトリックスＬ
ＣＤが許容不可能な多数の欠陥、例えば、欠陥トランジスタすなわちピクセルを
有している場合、その欠陥要素の数が、アクティブ・マトリックスＬＣＤ全体の
要素数に比べて相対的に小さい場合であっても、アクティブ・マトリックスＬＣ
Ｄ全体が廃棄されている。
【０００６】 大型電子要素アレイのサイズが大きくなることに対する問題の１つは、アレイ
中の電子要素の数が増加するほど、アレイ中の全ての要素が適切に動作する可能
性が小さくなることである。現状の技術では、アセンブリとして完成するまでい
かなる要素をも試験することは困難である。アレイ中に欠陥があっても、その欠
陥を黙認しなければならない。あるいは、アレイ全体を廃棄するか、または、特
殊かつ費用の掛かる技法を用いてアレイ中の欠陥を修理しなければならない。
【０００７】 シリコン超大規模集積回路（ＶＬＳＩ）プロセスを用いて、シリコン・ウエハ
表面上に電子要素アレイを作り出すことができるが、これらのプロセスを用いる
ことの欠点は、シリコン・ウエハが導電性であり、大きさに制限があり、かつ、
一般的に透明でないことである。さらに、加工済みシリコン・ウエハの面積の大
部分が高価である。特に、ウエハを通過して入ってくる光を調整する表示装置は
極めて透明性が高くなければならない。単結晶シリコンをガラス表面上に接着さ
せ、面積の大部分をエッチング除去して透明性を得ることができるが、この方法
は、光の透過を最大化する目的としては、加工済み材料の大半が廃棄される点で
明らかに無駄であり、化学製品の労費である。高価なダイ面積を十分に利用して
いないため、この方法は資源を労費し、プロセス内における大量の化学製品の労
費をもたらすばかりでなく、一般的に効率が悪く、高価である。
【０００８】 当然、有用なアプリケーションを有する電子要素アレイの例は、他にも数多く
存在している。このようなアレイの他の例として、太陽エネルギーを集めるため
のフォトダイオード・アレイがある。集光レンズを有する大型シリコン・フォト
ダイオード・アレイが、ウエハを切断し、ピックアンドプレース・アセンブリ手
法を用いて製造されてきたが、大型要素に対しては熱放散が小さく、また、小型
要素については、アセンブリに多大な時間を要している。
【０００９】 したがって、電子要素アレイを製造し、試験するための方法および装置が必要
である。
【００１０】 （発明の概要） 一実施態様では、機能的に対称な集積回路ダイを提供する方法および装置が開
示される。一実施態様では、集積回路ダイを電子デバイスの収容部に結合するた
めの基板および複数のインタフェース・パッドを含む集積回路ダイが開示される
。集積回路ダイの複数のインタフェース・パッドは、電子デバイスが、収容部に
対する複数の取付け方向のうちの任意の方向で収容部に取り付けられる集積回路
ダイとともに動作するように基板中に配列されている。
【００１１】 他の実施態様では、表示装置ピクセル用集積回路を提供する方法および装置が
開示される。一実施態様では、表示装置の入力部と第１のピクセルとの間に結合
された第１のトランジスタを含む集積回路デバイスが開示される。第１のトラン
ジスタは、第１の選択信号に応じて入力部から入力信号を第１のピクセルが受け
取るように構成されている。また、上記集積回路デバイスは、入力部と上記第１
のトランジスタとの間に結合された第２のトランジスタを含んでいる。第２のト
ランジスタは、第１のトランジスタが第２の選択信号に応じて入力信号を受け取
るように構成されている。
【００１２】 さらに他の実施態様では、集積回路ダイを試験するための方法および装置が開
示される。一実施態様では、開示される複数の集積回路を試験するための方法は
、複数の集積回路をウエハ上に配列するステップを含んでいる。上記複数の集積
回路は、第２の集積回路に隣接するウエハ上に配列された第１の集積回路を含ん
でいる。第１の集積回路の切換え可能結合の第１の端部は、ウエハの境界領域を
横切って上記第２の集積回路の切換え可能結合の第１の端部に結合されている。
切換え可能結合は、上記第１の集積回路の切換え可能結合の第２の端部と、上記
第２の集積回路の切換え可能結合の第２の端部との間において、ウエハの境界領
域間で確認される。また、上記第１の集積回路は、境界領域部分でウエハを分離
することにより上記第２の集積回路から分離される。本発明のその他の特徴およ
び利点は、以下に示す詳細説明、図、および特許請求の範囲における各請求項か
ら明らかになるであろう。
【００１３】 本発明を添付の図に照らしてその一例を説明するが、本発明はそれには制限さ
れない。
【００１４】 （詳細な説明） 電子デバイス内に集積回路アレイを形成するための方法および装置を開示する
。以下の説明では、本発明を十分に理解するために、多数の特定の詳細が示され
ているが、本発明を実践するための特定の詳細は不要であることは、当分野の技
術者には明らかであろう。したがって、良く知られている材料または方法につい
ては、本発明を分かり易くするために記述されていない。
【００１５】 一実施形態では、本発明は、他にもあるが例えばプラスチック、ガラスまたは
個別に製造されるシリコン基板などの基板上にアクティブ・デバイス・アレイを
形成するための設計、一連のステップ、およびそれらの結果得られる構造に関し
ている。本発明の一実施形態によれば、例えば、個別にアドレスすることができ
、特定の電圧に駆動することができ、あるいは、電気的に測定することができる
要素のアレイが提供される。本発明を適用することができるアレイ構造の例とし
て、それに限定されないが、表示装置、Ｘ線検出器パネル、太陽電池アレイ、メ
モリ・アレイ、長波長検出器アレイ、アンテナ整相列等がある。
【００１６】 本発明の他の実施形態では、特定の回転の下で機能的に対称な小型集積回路ダ
イを含む電子サブエレメントを利用している。一実施形態では、個々の集積回路
ダイの断面は台形である。一実施形態の台形断面が、他の電子デバイスの基板の
収容部への、例えば、フルイディクス・ランダム配置または振動ランダム配置を
用いた個々の集積回路ダイの取り付けを容易にしている。
【００１７】 例えば、一実施形態では、従来のＶＬＳＩ技法を用いて集積回路を形成し、後
からマイクロ加工によって個々の集積回路ダイに分離して個別要素にすることが
できる。その場合、一実施形態では、アセンブリの前に集積回路の試験ができる
ように集積回路を設計することができ、そのため、欠陥要素を全て廃棄すること
ができる。
【００１８】 一実施形態では、試験に合格した集積回路ダイが、後に、アレイとして、他の
基板上に取り付けられ、あるいは、異なる材料層上の層中に取り付けられる。そ
の基板は、他にもあるが例えばプラスチック、ガラス、金属等、様々な材料を用
いて形成することができ、材料層としては例えばガラス基板上のプラスチックな
どがある。
【００１９】 一実施形態では、後で他の電子デバイスの基板上に取り付けられる集積回路ダ
イの設計は、アレイの要素を相互接続するプロセスにただ１層のメタライゼーシ
ョン層を使用し、それにより、電子デバイスのアレイ上に層間短絡が発生する可
能性を低減するという特徴がある。
【００２０】 図１は、複数の収容部１０３、１０５、１０７、１０９、１１１、１１３、１
１５、１１７、１１９を有する電子デバイスの基板１０１の一部を示したもので
ある。また、図１に示すように、複数の要素１２１、１２３、１２５、１２７、
１２９、１３１、１３３、１３５、１３７の各々は、収容部１０３、１０５、１
０７、１０９、１１１、１１３、１１５、１１７、１１９内にそれぞれ取り付け
られる形状とされている。各要素がそれぞれ対応する収容部内に取り付けられる
と、本発明の教示による電子要素アレイが実現される。
【００２１】 一実施形態では、要素１２１、１２３、１２５、１２７、１２９、１３１、１
３３、１３５、１３７を含む要素の各々は、収容部１０３、１０５、１０７、１
０９、１１１、１１３、１１５、１１７、１１９内に取り付けられる前にマイク
ロ加工され、試験されたそれぞれ個別の集積回路ダイである。一実施形態では、
要素１２１、１２３、１２５、１２７、１２９、１３１、１３３、１３５、１３
７の各々は、任意の１個の要素を別の１個と相互に交換することができるように
、機能的に対称をなしている。つまり、電子デバイス基板１０１は、結局のとこ
ろ要素１２１が収容部１０３、収容部１０５、収容部１０７等のいずれに取り付
けられるかには無関係に、適切に機能することになる。
【００２２】 以下で極めて詳細に考察するように、本発明の一実施形態では、要素１２１、
１２３、１２５、１２７、１２９、１３１、１３３、１３５、１３７の各々は、
複数の回転方向に対して機能的に対称をなしている。例えば、図１に示す一実施
形態では、電子デバイス基板１０１は、要素１２１が図に示すように収容部１０
３に取り付けられて適切に機能する。また、電子デバイス基板１０１は、要素１
２１を９０°回転させて収容部１０５に取り付けるか、あるいは、２７０°回転
させて収容部１０７に取り付けた場合等においても適切に機能する。
【００２３】 図２は、電子デバイスの基板２０１内における収容部２０３を極めて詳細に示
したものである。また、図２には、上記収容部２０３に取り付けられるように構
成された要素２０９が示されている。図２に示すように、本発明の一実施形態に
おける要素２０９の断面は台形である。一実施形態では、本発明による要素２０
９の台形断面が、フルイディクス自己組立(fluidic self-assembly）、振動テー
ブル等を用いた収容部２０３内への要素２０９の取り付けを容易にしている。
【００２４】 本発明の一実施形態では、要素２０９および収容部２０３は、要素２０９を、
収容部２０３に対する複数の取付け方向のうちの任意の方向で収容部２０３に取
り付けることが可能な物理形状を有している。説明目的に限り、図２の上側を「
北」と仮定し、かつ、図２に示すように、矢印２１１が要素２０９上に固定され
ていると仮定する。図２に示す実施形態では、要素２０９および収容部２０３は
、それぞれ４重、すなわち４度の対称性を有している。当分野の技術者には理解
されるように、本発明の教示に従って、他の対称性（例えば２度の対称性、３度
の対称性等）を有する他の形状を利用することができる。図２に示す例の場合、
要素２０９は、矢印２１１を「北」、「東」、「南」および「西」に向けた状態
で収容部２０３に取り付けることができる。
【００２５】 一実施形態では、要素２０９は基板上の集積回路ダイである。一実施形態では
、集積回路要素２０９は、要素２０９の一方の側に配列された複数のインタフェ
ース・パッド２１３、２１７、２１９、２２１、２２３、２２５、２２７、２２
９、２３１に結合されている。同様に、要素２０９が収容部２０３内に取り付け
られると、複数のインタフェース・パッド２１３、２１７、２１９、２２１、２
２３、２２５、２２７、２２９、２３１に結合するようになされた複数のインタ
フェース・パッド２３３、２３５、２３７、２３９、２４１、２４３、２４５、
２４７、２４９が、収容部２０３内に設けられている。
【００２６】 一実施形態では、要素２０９を、上で考察した複数の取付け方向のうちの任意
の方向で収容部２０３に取り付けることができ、かつ、集積回路要素２０９が、
電子デバイス基板２０１に適切な機能を与えるように、要素２０９および収容部
２０３は互いに対称をなしている。したがって、本発明の一実施形態では、複数
のインタフェース・パッド２１３、２１７、２１９、２２１、２２３、２２５、
２２７、２２９、２３１のそれぞれが機能的に対称をなしており、したがって、
要素２０９が収容部２０３内に取り付けられる方向に関係がないように集積回路
要素２０９に所定の機能が与えられる。したがって、電子デバイス基板２０１は
、インタフェース・パッド２１３が、インタフェース・パッド２３３、２３７、
２４９、２４５のいずれに結合されても適切に機能する。図２に示す一実施形態
の場合、要素２０９のインタフェース・パッド２２３は、要素２０９を収容部２
０３に取り付けることができる全ての方向から、収容部２０３のインタフェース
・パッド２４１に結合されることが分かる。
【００２７】 要素２０９の複数のインタフェース・パッドが、極めて多数の機能を提供する
ことができることは理解されよう。また、本発明の他の実施形態が、さらに多く
の、あるいは、より少ないインタフェース・パッドを含み、かつ、本発明の教示
に従って様々なパターンで配列することができることについても理解されよう。
例えば、一実施形態では、要素２０９は、インタフェース・パッド２１９の状態
に応じて、インタフェース・パッド２２３をインタフェース・パッド２１７に結
合する回路を含んでいる。一実施形態例では、要素２０９の回路は、ビアを介し
て複数のインタフェース・パッド間に結合される、例えばトランジスタのような
集積回路デバイスを含んでいる。他の実施形態例では、要素２０９の回路は、イ
ンタフェース・パッド２１７および２２５の状態に応じて、インタフェース・パ
ッド２１９をインタフェース・パッド２２３に結合している。要素２０９に含ま
れている回路の個々の実施形態に応じて、収容部２０３内のインタフェース・パ
ッドを結合し、駆動し、あるいは接地することができる。
【００２８】 図３は、図２に示す要素２０９に含むことができる、本発明の教示による集積
回路３０１の一実施形態の略図である。図３に示すように、集積回路３０１は、
インタフェース・パッド２２３と２１７の間に結合されたトランジスタ３３１を
含んでいる。インタフェース・パッド２２３と２２１の間には、トランジスタ３
３７が結合されている。インタフェース・パッド２２３と２２９の間には、トラ
ンジスタ３３５が結合されている。インタフェース・パッド２２３と２２５の間
には、トランジスタ３３３が結合されている。トランジスタ３３１のゲートは、
インタフェース・パッド２１９に結合されている。トランジスタ３３７のゲート
は、インタフェース・パッド２１３に結合されている。トランジスタ３３５のゲ
ートは、トランジスタ・パッド２２７に結合されている。トランジスタ３３３の
ゲートは、インタフェース・パッド２３１に結合されている。
【００２９】 図３に示されているトランジスタ３３１、３３３、３３５、３３７は、Ｎチャ
ネル電界効果トランジスタである。本発明の他の実施形態では、他にもあるが例
えばＰチャネル・トランジスタ、バイポーラ接合トランジスタ等、他の種類の集
積回路デバイスを集積回路ダイに利用することができることは理解されよう。一
実施形態では、インタフェース・パッド２１３、２１９、２３１および２２７は
、ディジタル選択信号を受け取るように結合されている。図３に示す実施形態の
場合、Ｎチャネル・トランジスタを利用しているため、インタフェース・パッド
２１９が論理「高」信号を受け取ると、インタフェース・パッド２１７がインタ
フェース・パッド２２３に結合される。同様に、インタフェース・パッド２３１
が論理「高」信号を受け取ると、インタフェース・パッド２２５がインタフェー
ス・パッド２２３に結合され、インタフェース・パッド２２７が論理「高」信号
を受け取ると、インタフェース・パッド２２９がインタフェース・パッド２２３
に結合される。また、インタフェース・パッド２１３が論理「高」信号を受け取
ると、インタフェース・パッド２２１がインタフェース・パッド２２３に結合さ
れる。
【００３０】 本発明の一実施形態では、集積回路３０１は、インタフェース・パッド２１３
に結合され、かつ、集積回路ダイ３０１の基板３４７に接地されたダイオード３
３９を含んでいる。基板３４７は、図３に示す集積回路ダイ３０１において、接
地として示されている。ダイオード３４１は、インタフェース・パッド２１９に
結合され、かつ、基板３４７に接地されている。ダイオード３４３は、インタフ
ェース・パッド２３１に結合され、かつ、基板３４７に接地されている。ダイオ
ード３４５は、インタフェース・パッド２２７に結合され、かつ、基板３４７に
接地されている。
【００３１】 図２に関連して考察したように、一実施形態における集積回路ダイ３０１を、
電子デバイスの基板２０１の収容部２０３に取り付けられる要素２０９に含める
ことができる。本発明の一実施形態では、電子デバイス基板２０１が正常に動作
している間は、インタフェース・パッド２１３、２１９、２３１、２２７のうち
の少なくとも１つが接地、すなわちゼロ・ボルトであることを仮定している。集
積回路ダイ３０１の基板３４７がゼロ・ボルトを超えて「フロート」する量を少
なくするためには、ダイオード３３９、３４１、３４３、３４５のうちの少なく
とも１つが、基板３４７をゼロ・ボルトにプル・ダウンさせることになる。例え
ば、基板３４７が接地を超える電圧に上昇し、かつ、インタフェース・パッド２
１３が接地すなわちゼロ・ボルトであると仮定すると、この状態では、ダイオー
ド３３９が「ターン・オン」し、基板３４７は接地に維持される。基板３４７を
接地に維持することにより、ラッチ・アップの危険あるいはその他の望ましくな
い影響が低減されることは理解されよう。
【００３２】 図４は、基板４４７内における、本発明の教示による集積回路ダイ４０１のレ
イアウトの一実施形態を示したものである。図４に示す集積回路ダイ４０１のレ
イアウトは、図３に示す略図に対応している。一実施形態では、半導体基板４４
７はシリコンからなる。一実施形態では、基板４４７は単結晶シリコンからなる
。一実施形態では、図４に示すビア４１３、４１７、４１９、４２１、４２３、
４２５、４２７、４２９および４３１は、図２および図３のインタフェース・パ
ッド２１３、２１７、２１９、２２１、２２３、２２５、２２７、２２９、２３
１にそれぞれ結合されている。
【００３３】 図４に示すように、ビア４１７と４２３の間の基板４４７中に、チャネル４３
１が配置されている。ビア４２５と４２３の間の基板４４７中には、チャネル４
３３が配置されている。ビア４２３と４２９の間の基板４４７中には、チャネル
４３５が配置されている。ビア４２３と４２１の間の基板４４７中には、チャネ
ル４３７が配置されている。図４に示すように、チャネル４３１上にゲート４３
２が配置され、ビア４１９に結合されている。チャネル４３３上にはゲート４３
４が配置され、ビア４３１に結合されている。チャネル４３５上にはゲート４３
６が配置され、ビア４２７に結合されている。チャネル４３７上にはゲート４３
８が配置され、ビア４１３に結合されている。一実施形態では、図４に示すチャ
ネル４３１およびゲート４３２が、図３に示すトランジスタ３３１を形成してい
る。図４に示すチャネル４３３とゲート４３４が、図３に示すトランジスタ３３
３を形成している。図４に示すチャネル４３５とゲート４３６が、図３に示すト
ランジスタ３３５を形成している。図４に示すチャネル４３７とゲート４３８が
、図３に示すトランジスタ３３７を形成している。
【００３４】 図４から分かるように、集積回路４０１のレイアウトの対称性は４であり、図
２に示す要素２０９の対称性と同じである。以下で極めて詳細に考察するように
、対応する要素の対称性と異なる対称性を有する他のレイアウトを、本発明の教
示による他の実施形態に利用することができる。
【００３５】 図５は、電子デバイスの基板５０１の一部の一実施形態を示したものである。
一実施形態では、電子デバイス基板５０１はアクティブ・マトリックス表示装置
である。図５に示すように、基板５０１は、ピクセル５０３、５０５、５０７、
５０９および収容部５１１、５１３、５１５、５１７を含んでいる。図５に示す
実施形態では、収容部５１１、５１３、５１５、５１７は、図２ないし図４に関
連して考察した集積回路ダイとコンパチブルである。例えば、集積回路ダイ５０
１および収容部５１１はいずれも対称性が４であるため、集積回路ダイ３０１を
、上で考察した任意の方向で収容部５１１に取り付けることができる。
【００３６】 図に示す実施形態では、ピクセル５０３は、収容部５１１のインタフェース・
パッド５２１に結合されている。ピクセル５０５は、収容部５１３のインタフェ
ース・パッド５３９、および、収容部５１１のインタフェース・パッド５２９に
結合されている。ピクセル５０７は、収容部５１１のインタフェース・パッド５
３３、収容部５１３のインタフェース・パッド５４３、および、収容部５１５の
インタフェース・パッド５６７に結合されている。ピクセル５０９は、収容部５
１３のインタフェース・パッド５５１、収容部５１７のインタフェース・パッド
５８５、および、収容部５１５のインタフェース・パッド５７５に結合されてい
る。
【００３７】 例えば、図２ないし図４に関連して考察したような集積回路ダイが、収容部５
１１、５１３、５１５、５１７に取り付けられたと仮定すると、表示装置基板５
０１は次のように動作する。図５に示すように、ディジタル列選択線５５９は、
収容部５１１のインタフェース・パッド５３５、収容部５１３のインタフェース
・パッド５４９、収容部５１５のインタフェース・パッド５８１、および、収容
部５１７のインタフェース・パッド５９５に連結されるように結合されている。
ディジタル列選択線５６１は、収容部５１１のインタフェース・パッド５１９、
収容部５１３のインタフェース・パッド５４１、収容部５１５のインタフェース
・パッド５６５、および、収容部５１７のインタフェース・パッド５８７に連結
されるように結合されている。一実施形態では、ディジタル列選択線５５９、５
６１を用いて、表示装置基板５０１の列全体を起動している。
【００３８】 一実施形態では、アナログ行線５５７、５６３が、アナログ・ピクセル情報を
表示装置のピクセルに伝達するように接続されている。図５に示すように、アナ
ログ行線５５７は、収容部５１１のインタフェース・パッド５２７、および、収
容部５１３のインタフェース・パッド５４５に結合されている。アナログ行線５
６３は、収容部５１５のインタフェース・パッド５７３、および、収容部５１７
のインタフェース・パッド５９１に結合されている。
【００３９】 基板５０１のアクティブ・マトリックス表示装置が動作しているときに、ディ
ジタル列選択線５５９が論理「低」値に設定され、かつ、ディジタル列選択線５
６１が論理「高」値に設定されたと仮定すると、その結果、ピクセル５０５、５
０９を含む列が選択され、一方、ピクセル５０３、５０７を含む列は、選択が解
除される。したがって、アナログ行線５５７上のアナログ信号は、収容部５１３
のインタフェース・パッド５４５、５３９を介してピクセル５０５に受け取られ
るように結合される。さらに、アナログ行線５５７上のアナログ信号は、収容部
５１１のインタフェース・パッド５２７、５２９を介してピクセル５０５に受け
取られるように結合される。同様に、行線５６３上のアナログ信号は、収容部５
１７のインタフェース・パッド５９１、５８５を介してピクセル５０９に受け取
られるように結合される。さらに、行線５６３上のアナログ信号は、収容部５１
５のインタフェース・パッド５７３、５７５を介してピクセル５０９に受け取ら
れるように結合される。列選択５５９の論理レベルが「低」値であるため、ピク
セル５０３は、収容部５１１のインタフェース・パッド５２７、５２１を介して
行線５５７に接続されないことに注目すべきである。同様に、ピクセル５０７も
、収容部５１５のインタフェース・パッド５７３、５６７を介して行線５６３に
結合されない。実際に、ピクセル５０３、５０７は、列選択線５５９によって選
択されていない列の中にある。
【００４０】 図５に示す表示装置の各ピクセルは、本発明の教示による複数の収容部を介し
てアナログ行情報を受け取るために、冗長的に結合されていることに注目すべき
である。この冗長性によって、収容部５１１、５１３、５１５または５１７に取
り付けられる要素の１つに含まれている集積回路デバイスに不良が存在する場合
に、表示装置基板５０１に対する信頼性が追加付与されることが理解されよう。
【００４１】 表示装置基板５０１の他の特徴は、例えばディジタル列選択線５５９または５
６１を使用して列を選択する場合、表示装置の列全体が必ず選択されることであ
る。したがって一実施形態では、表示装置の選択された列全体の全てのピクセル
を同時に駆動するための行駆動回路が必要である。大型表示装置の場合、表示装
置の列内の全てのピクセルを同時に駆動するための回路の量は相当な量になる。
【００４２】 図６は、本発明の教示による集積回路６０１の他の実施形態の略図である。一
実施形態では、集積回路６０１は、表示装置の入力部６０７とピクセル６０９と
の間に直列に結合されたトランジスタ６０３および６０５を含んでいる。図６に
示すように、トランジスタ６０３のゲートは、第１のディジタル選択信号６１１
を受け取るように結合されており、また、トランジスタ６０５のゲートは、第２
のディジタル選択信号６１３を受け取るように結合されている。したがって一実
施形態では、アナログ入力信号は入力部６０７で受信され、上記第１および第２
のディジタル選択信号６１１および６１３の状態に応じてピクセル６０５に結合
される。
【００４３】 一実施形態では、ディジタル選択信号６１１は行選択信号であり、また、ディ
ジタル選択信号６１３は列選択信号である。他の実施形態では、ディジタル選択
信号６１１は列選択信号であり、また、ディジタル選択信号６１３は行選択信号
である。
【００４４】 集積回路６０１の場合、表示装置の個々のピクセル６０９に対して、それぞれ
個別にアドレスすることができることに注目すべきである。したがって一実施形
態では、各ピクセルに対して１本のディジタル選択信号しか利用しない表示装置
と比較して、より少量の行駆動回路で表示装置のピクセル６０９の各々を駆動す
ることができるよう、良く知られている多重化技法を利用することができること
が理解されよう。
【００４５】 例えば、一実施形態では、表示装置リフレッシュ・サイクルの第１のパスの間
、奇数列のピクセルが駆動され、表示装置リフレッシュ・サイクルの後半のパス
の間、残された偶数列のピクセルが駆動される。したがって、表示装置リフレッ
シュ・サイクルの同一パスの間、全ての列のピクセルが駆動される表示装置と比
較すると、僅か半分の量の行駆動回路しか利用されていない。当然、本発明の教
示による、リフレッシュのための表示装置のピクセルのグループ化には、他の組
合せが可能であることは理解されよう。例えば、ピクセルを奇数列／偶数列のピ
クセルに分割し、あるいは、表示装置を幾つかの領域に分割して、それらの各々
を逐次、個別にリフレッシュすることができる。
【００４６】 図７は、本発明の教示による集積回路７０１のさらに他の実施形態の略図であ
る。図７に示すように、インタフェース・パッド７３０と７３３の間に、トラン
ジスタ７１３および７１５が直列に結合されている。インタフェース・パッド７
３０と７３６の間には、トランジスタ７１７および７１９が直列に結合されてい
る。インタフェース・パッド７３０と７３９の間には、トランジスタ７２１およ
び７２３が直列に結合されている。インタフェース・パッド７３０と７４２の間
には、トランジスタ７２５および７２７が直列に結合されている。
【００４７】 一実施形態では、集積回路７０１を用いて表示装置のピクセルを駆動している
。したがって一実施形態では、ピクセル７０３がインタフェース・パッド７３３
に、ピクセル７０５がインタフェース・パッド７３６に、ピクセル７０７がイン
タフェース・パッド７３９に、また、ピクセル７０９がインタフェース・パッド
７４２に、それぞれ結合されている。
【００４８】 一実施形態では、インタフェース・パッド７３３は、インタフェース・パッド
７３０に結合されたアナログ入力信号を、インタフェース・パッド７３１で受け
取るように結合された第１のディジタル選択信号、および、インタフェース・パ
ッド７３２で受け取るように結合された第２のディジタル選択信号に応じて、ト
ランジスタ７１３および７１５を介して受け取るように結合されている。インタ
フェース・パッド７３６は、インタフェース・パッド７３０に結合されたアナロ
グ入力信号を、インタフェース・パッド７３４で受け取るように結合された第１
のディジタル選択信号、および、インタフェース・パッド７３５で受け取るよう
に結合された第２のディジタル選択信号に応じて、トランジスタ７１７および７
１９を介して受け取るように結合されている。インタフェース・パッド７３９は
、インタフェース・パッド７３０に結合されたアナログ入力信号を、インタフェ
ース・パッド７３７で受け取るように結合された第１のディジタル選択信号、お
よび、インタフェース・パッド７３８で受け取るように結合された第２のディジ
タル選択信号に応じて、トランジスタ７２１および７２３を介して受け取るよう
に結合されている。インタフェース・パッド７４２は、インタフェース・パッド
７３０に結合されたアナログ入力信号を、インタフェース・パッド７４０に結合
された第１のディジタル選択信号、および、インタフェース・パッド７４１に結
合された第２のディジタル選択信号に応じて、トランジスタ７２５および７２７
を介して受け取るように結合されている。
【００４９】 集積回路７０１は、複数の回転方向に対して機能的に対称をなしている、本発
明の教示による集積回路ダイ中に実施することができるさらに他の集積回路であ
ることに注目すべきである。図７に示す実施形態では、集積回路７０１は、４重
の対称性を有しており、１３個の個別インタフェース・パッド７３０ないし７４
２を有している。
【００５０】 図８は、基板８４９内における、各ピクセルに２つのディジタル選択信号を提
供する、本発明の教示によるさらに他の集積回路８０１の略図である。図２に示
す本発明の教示による要素２０９と類似の要素の中に本集積回路８０１を含める
ことができることは理解されよう。詳細には、図８に示すインタフェース・パッ
ド８１３、８１７、８１９、８２１、８２３、８２５、８２７、８２９および８
３１は、図２に示すインタフェース・パッド２１３、２１７、２１９、２２１、
２２３、２２５、２２７、２２９、２３１にそれぞれ対応している。
【００５１】 集積回路８０１は、インタフェース・パッド８２３と８１３の間に直列に結合
されたトランジスタ８３３および８３５を含んでいる。インタフェース・パッド
８２３と８１９の間には、トランジスタ８３７および８３９が直列に結合されて
いる。インタフェース・パッド８２３と８３１の間には、トランジスタ８４１お
よび８４３が直列に結合されている。インタフェース・パッド８２３と８２７の
間には、トランジスタ８４５および８４７が直列に結合されている。図８に示す
ように、トランジスタ８３３および８３９のゲートは、いずれもインタフェース
・パッド８１７に結合されている。トランジスタ８３７および８４３のゲートは
、いずれもインタフェース・パッド８２５に結合されている。トランジスタ８４
１および８４７のゲートは、いずれもインタフェース・パッド８２９に結合され
ている。トランジスタ８４５および８３５のゲートは、いずれもインタフェース
・パッド８２１に結合されている。
【００５２】 したがって、トランジスタ８３３および８３９は、インタフェース・パッド８
１７が受け取るディジタル選択信号に応じてスイッチされる。トランジスタ８３
７および８４３は、インタフェース・パッド８２５が受け取るディジタル選択信
号に応じてスイッチされる。トランジスタ８４１および８４７は、インタフェー
ス・パッド８２９が受け取るディジタル選択信号に応じてスイッチされる。トラ
ンジスタ８３５および８４５は、インタフェース・パッド８２１が受け取るディ
ジタル選択信号に応じてスイッチされる。
【００５３】 したがって、インタフェース・パッド８１３は、インタフェース・パッド８１
７および８２１が論理「高」ディジタル選択信号を受け取ると、インタフェース
・パッド８２３に結合される。インタフェース・パッド８１９は、インタフェー
ス・パッド８１７および８２５が論理「高」ディジタル選択信号を受け取ると、
インタフェース・パッド８２３に結合される。インタフェース・パッド８３１は
、インタフェース・パッド８２５および８２９が論理「高」ディジタル選択信号
を受け取ると、インタフェース・パッド８２３に結合される。インタフェース・
パッド８２７は、インタフェース・パッド８２１および８２９が論理「高」ディ
ジタル選択信号を受け取ると、インタフェース・パッド８２３に結合される。
【００５４】 集積回路８０１を一実施形態の中で利用して、アクティブ・マトリックス表示
装置のピクセルを、インタフェース・パッド８２３に結合されたアナログ信号線
から駆動する場合、集積回路８０１が、図７で使用されている１３個のインタフ
ェース・パッド７３０ないし７４２の代わりに、９個のインタフェース・パッド
８１３、８１７、８１９、８２１、８２３、８２５、８２７、８２９および８３
１を用いて、インタフェース・パッド８１３、８１９、８２７および８３１に結
合されたピクセルに対する個別アドレス指定能力を提供することに注目すべきで
ある価値がある。
【００５５】 図９は、基板９４７内における、本発明の教示による集積回路ダイ９０１のレ
イアウトの一実施形態を示したものである。集積回路ダイ９０１のレイアウトは
、図８に示す略図に対応している。一実施形態では、半導体基板９４７はシリコ
ンからなる。一実施形態では、基板９４７は単結晶シリコンからなる。一実施形
態では、ビア９１３、９１７、９１９、９２１、９２３、９２５、９２７、９２
９および９３１が、図８に示すインタフェース・パッド８１３、８１７、８１９
、８２１、８２３、８２５、８２７、８２９および８３１にそれぞれ結合されて
いる。
【００５６】 図９に示すように、ビア９１３と９２３の間の基板９４７中に、チャネル９３
１が配置されている。ビア９１９と９２３の間の基板９４７中には、チャネル９
３３が配置されている。ビア９３１と９２３の間の基板９４７中には、チャネル
９３５が配置されている。ビア９２７と９２３の間の基板９４７中には、チャネ
ル９３７が配置されている。
【００５７】 また、図９に示すように、チャネル９３１上にゲート９３２および９４６が配
置されている。ゲート９３２および９４６は、それぞれビア９１７および９２１
に結合されている。チャネル９３３上には、ゲート９３６および９３４が配置さ
れている。ゲート９３６および９３４は、それぞれビア９２５および９１７に結
合されている。チャネル９３５上には、ゲート９４０および９３８が配置されて
いる。ゲート９４０および９３８は、それぞれビア９２９および９２５に結合さ
れている。チャネル９３７上には、ゲート９４４および９４２が配置されている
。ゲート９４４および９４２は、それぞれビア９２１および９２９に結合されて
いる。
【００５８】 一実施形態では、チャネル９３１とゲート９３２および９４６が、それぞれト
ランジスタ８３３および８３５を形成している。チャネル９３３とゲート９３４
および９３６が、それぞれトランジスタ８３９および８３７を形成している。チ
ャネル９３５とゲート９３８および９４０が、それぞれトランジスタ８４３およ
び８４１を形成している。チャネル９３７とゲート９４２および９４４が、それ
ぞれトランジスタ８４７および８４５を形成している。
【００５９】 図９の解説から分かるように、集積回路９０１のレイアウトの対称性は４であ
り、図２に示す要素２０９の対称性と同じである。以下でさらに詳細に考察する
ように、対応する要素の対称性と異なる対称性を有する他のレイアウトを、本発
明の教示による他の実施形態に利用することができる。
【００６０】 図１０は、電子デバイス基板１００１の一部の他の実施形態を示したものであ
る。図１０に示す実施形態では、電子デバイス基板１００１は、アクティブ・マ
トリックス表示装置である。図１０に示すように、基板１００１は、ピクセル１
００３、１００５、１００７および１００９と、収容部１０２５、１０２７、１
０２９および１０３１とを含んでいる。図１０に示す実施形態では、収容部１０
２５、１０２７、１０２９および１０３１は、図８および図９に関連して考察し
た集積回路ダイとコンパチブルである。例えば、集積回路８０１は４重の対称性
を有しているため、集積回路ダイ８０１を、上で考察した４つの方向のうちの任
意の方向において収容部１０２５に取り付けることができる。
【００６１】 図に示す実施形態では、ピクセル１００３は、収容部１０２５のインタフェー
ス・パッド１０３７に結合されている。ピクセル１００５は、収容部１０２７の
インタフェース・パッド１０５３、および、収容部１０２５のインタフェース・
パッド１０３３に結合されている。ピクセル１００７は、収容部１０２９のイン
タフェース・パッド１０７１に結合されている。ピクセル１００９は、収容部１
０３１のインタフェース・パッド１０８９、および、収容部１０２９のインタフ
ェース・パッド１０６７に結合されている。
【００６２】 例えば、図８および図９に関連して考察したような集積回路ダイが、収容部１
０２５、１０２７、１０２９および１０３１に取り付けられたと仮定すると、ア
クティブ・マトリックス表示装置基板１００１は次のように動作する。一実施形
態では、ディジタル列選択線１０１１は、収容部１０２５のインタフェース・パ
ッド１０４１、収容部１０２７のインタフェース・パッド１０５５、収容部１０
２９のインタフェース・パッド１０７７、および、収容部１０３１のインタフェ
ース・パッド１０９１で受け取られるように結合されている。図１０に示す実施
形態では、ディジタル列選択線１０１１を用いて、ピクセル１００５および１０
０９を含む列が選択される。
【００６３】 また、アクティブ・マトリックス表示装置基板１００１は、ディジタル行選択
線１０１５、１０１７、１０２１および１０２３を含んでいる。ディジタル行選
択線１０１５は、収容部１０２５のインタフェース・パッド１０３５、および、
収容部１０２７のインタフェース・パッド１０５１に連結されるように結合され
ている。ディジタル行選択線１０１７は、収容部１０２５のインタフェース・パ
ッド１０４２、および、収容部１０２７のインタフェース・パッド１０６３に連
結されるように結合されている。ディジタル行選択線１０２１は、収容部１０２
９のインタフェース・パッド１０６９、および、収容部１０３１のインタフェー
ス・パッド１０８７に連結されるように結合されている。ディジタル行選択線１
０２３は、収容部１０２９のインタフェース・パッド１０８１、および、収容部
１０３１のインタフェース・パッド１０９８に連結されるように結合されている
。図に示す実施形態では、ディジタル行選択線１０１５を用いて、ピクセル１０
０３および１００５を含む表示装置の行が選択され、ディジタル行選択線１０１
７および１０２１を用いて、ピクセル１００７および１００９を含む表示装置の
行が選択される。
【００６４】 一実施形態では、アナログ線１０１３および１０１９が、表示装置のピクセル
にアナログ・ピクセル情報を伝達している。図１０に示すように、アナログ線１
０１３は、収容部１０２５のインタフェース・パッド１０４０、および、収容部
１０２７のインタフェース・パッド１０５７に連結されるように結合されている
。アナログ線１０１９は、収容部１０２９のインタフェース・パッド１０７５、
および、収容部１０３１のインタフェース・パッド１０９３に連結されるように
結合されている。
【００６５】 表示装置基板１００１の動作時に、ディジタル列選択線１０１１が論理「高」
値に設定され、かつ、収容部１０２５のインタフェース・パッド１０３９、およ
び、収容部１０２９のインタフェース・パッド１０７３に連結されるように結合
されている他のディジタル列選択線が論理「低」値に設定されたと仮定し、さら
に、収容部１０２７のインタフェース・パッド１０５９、および、収容部１０３
１のインタフェース・パッド１０９５に連結されるように結合されているさらに
他のディジタル列選択線も論理「低」値に設定されたと仮定すると、その結果、
ピクセル１００５および１００９を含む列が選択され、ピクセル１００３および
１００７を含む列を含む他の全ての列の選択が解除される。また、ディジタル行
選択線１０１５が論理「高」値に設定され、かつ、ディジタル行選択線１０１７
、１０２１および１０２３が論理「低」値に設定されたと仮定すると、その結果
、ピクセル１００５が選択され、ピクセル１００３、１００７および１００９の
選択が解除される。
【００６６】 その結果、アナログ線１０１３によって伝達されるアナログ情報は、ピクセル
１００５に連結されるように結合され、ピクセル１００３が受け取るようには結
合されない。また、アナログ線１０１９によって伝達されるアナログ情報も、ピ
クセル１００７および１００９が受け取るようには結合されない。アナログ線１
０１３によって伝達されるアナログ情報は、インタフェース・パッド１０５７か
らインタフェース・パッド１０５３を経由してピクセル１００５に連結されるよ
うに結合される。さらに、アナログ線１０１３によって伝達されるアナログ情報
は、インタフェース・パッド１０４０からインタフェース・パッド１０３３を経
由してピクセル１００５に連結されるように結合される。
【００６７】 図１０に示す表示装置の各ピクセルは、本発明の教示による複数の収容部から
アナログ情報を受け取るよう、冗長的に結合されていることに注目すべきである
。この冗長性によって、収容部１０２５、１０２７、１０２９および１０３１に
取り付けられる要素の１つに含まれている集積回路デバイスに不良が存在する場
合に、表示装置基板１００１に対する信頼性が追加付与されることは理解されよ
う。
【００６８】 基板５０１の表示装置とは著しく異なり、基板１００１の表示装置の場合、各
ピクセルを個別にアドレスすることができる。したがって、一実施形態では、行
全体あるいは列全体を同時に駆動する必要がないため、必要なアナログ駆動回路
が少ない。例えば、一実施形態では、良く知られている多重化技法を利用して、
表示装置基板１００１の各ピクセルを個別に、あるいは、ピクセルの小規模サブ
セットを駆動することができる。
【００６９】 表示装置基板１００１の特徴の１つは、複数のメタライゼーション層を利用し
て、表示装置の要素を相互接続していることである。したがって、表示装置基板
１００１の製造中、複数のマスキング・ステップが必要である。その結果、隣接
するメタライゼーション層中に、オーバーラップしている相互接続線間でクロス
オーバー（絶縁交差）が存在している。例えば図１０に示すように、ディジタル
列選択線１０１１は、アナログ線１０１３、ディジタル行選択線１０１５等を含
む複数の他の相互接続線上をクロスオーバーしている。相互接続線のクロスオー
バーは、相互接続線間の層間短絡欠陥の潜在源であることは理解されよう。
【００７０】 図１１は、本発明の教示による要素１１０５および基板１１０１中の対応する
収容部１１０３のさらに他の実施形態を示したものである。図１１に示すように
、一実施形態における要素１１０５の断面は台形である。本発明の一実施形態の
要素の台形断面は、フルイディクス自己組立、振動テーブル等を用いた収容部１
１０３内への要素１１０５の取り付けを容易にしている。
【００７１】 図２に示す要素２０９および収容部２０３と同様、要素１１０５および収容部
１１０３は、要素１１０５を、収容部１１０３に対する複数の取付け方向のうち
の任意の方向において収容部１１０３に取り付けることができるよう、互いに対
称をなしている。一実施形態では、要素１１０５は基板上の集積回路ダイである
。一実施形態では、集積回路要素１１０５は、要素１１０５の基板上に配列され
た複数のインタフェース・パッド１１０７、１１０９、１１１１、１１１３、１
１１５、１１１７、１１１９、１１２１、１１２３、１１２５、１１２７、１１
２９および１１３１に結合されている。同様に、収容部１１０３内には複数のイ
ンタフェース・パッド１１３３、１１３５、１１３７、１１３９、１１４１、１
１４３、１１４５、１１４７、１１４９、１１５１、１１５３、１１５５および
１１５７が配列されている。
【００７２】 上で参照したインタフェース・パッドは、要素１１０５が、複数の回転の任意
の回転で収容部１１０３に取り付けられた場合に、要素１１０５のインタフェー
ス・パッドと収容部１１０３のインタフェース・パッドが結合するようなパター
ンで配列されている。複数の取付け方向のうちの任意の方向に取り付けられても
集積回路要素１１０５は、電子デバイス基板１１０１に適切な機能を提供する。
説明目的に限り、図１１の上側を「北」と仮定し、かつ、図１１に示すように、
矢印１１０６が要素１１０５上に固定されていると仮定する。図１１に示す実施
形態では、要素１１０５および収容部１１０３は、それぞれ４重、すなわち４度
の対称性を有している。図１１に示す実施形態では、要素１１０５は、矢印１１
０６を「北」、「東」、「南」および「西」の任意の方向に向けた状態で収容部
１１０３内に取り付けることができる。
【００７３】 図１２は、要素１１０５に含めることができる、本発明の教示による集積回路
１２０１の一実施形態の略図である。図１２に示すように、集積回路１２０１は
、インタフェース・パッド１２１９と１２０７の間に結合されたトランジスタ１
２３５および１２３３を含んでいる。インタフェース・パッド１２１３と１２１
９の間には、トランジスタ１２３９および１２３７が結合されている。インタフ
ェース・パッド１２３１と１２１９の間には、トランジスタ１２４３および１２
４１が結合されている。インタフェース・パッド１２１９と１２２５の間には、
トランジスタ１２４５および１２４７が結合されている。
【００７４】 図１２に示すように、トランジスタ１２３３および１２４５のゲートは、イン
タフェース・パッド１２０９および１２２７に結合されている。トランジスタ１
２３７および１２４１のゲートは、インタフェース・パッド１２１１および１２
２９に結合されている。トランジスタ１２３９および１２３５のゲートは、イン
タフェース・パッド１２１７および１２１５に結合されている。トランジスタ１
２４３および１２４７のゲートは、インタフェース・パッド１２２３および１２
２１に結合されている。
【００７５】 集積回路１２０１が、複数の対のインタフェース・パッド間に直接クロスオー
バー経路を設けていることに注目すべきである価値がある。これらのクロスオー
バー経路は、貫通電線管として作用する。詳細には、図１２に示す実施形態では
、インタフェース・パッド１２１７はインタフェース・パッド１２１５に、イン
タフェース・パッド１２２３はインタフェース・パッド１２２１に、インタフェ
ース・パッド１２１１はインタフェース・パッド１２２９に、また、インタフェ
ース・パッド１２０９はインタフェース・パッド１２２７に、それぞれ直接結合
されている。後で考察するように、インタフェース・パッド対のこの直接結合は
、一実施形態では、クロスオーバー経路を集積回路１２０１に設けて、集積回路
１２０１を利用した完成電子デバイスでの多重メタライゼーション層の必要性を
排除している。
【００７６】 動作中に、インタフェース・パッド１２０９／１２２７およびインタフェース
・パッド１２１５／１２１７が論理「高」信号を受け取ると、インタフェース・
パッド１２１９は、インタフェース・パッド１２０７に結合される。インタフェ
ース・パッド１２１１／１２２９およびインタフェース・パッド１２１５／１２
１７が論理「高」信号を受け取ると、インタフェース・パッド１２１３がインタ
フェース・パッド１２１９に結合される。インタフェース・パッド１２１１／１
２２９およびインタフェース・パッド１２２１／１２２３が論理「高」信号を受
け取ると、インタフェース・パッド１２３１がインタフェース・パッド１２１９
に結合される。インタフェース・パッド１２０９／１２２７およびインタフェー
ス・パッド１２２１／１２２３が論理「高」信号を受け取ると、インタフェース
・パッド１２２５がインタフェース・パッド１２１９に結合される。
【００７７】 一実施形態では、集積回路１２０１は、インタフェース・パッド１２０７、１
２１３、１２２５および１２３１に結合されたサンプル・ホールド回路を含んで
いる。図１２に示す実施形態では、サンプル・ホールド回路は、インタフェース
・パッド１２０７を、集積回路１２０１の基板１２６５に接地するコンデンサ１
２５７を含んでいる。コンデンサ１２５９はインタフェース・パッド１２１３を
、コンデンサ１２６３はインタフェース・パッド１２２５を、また、コンデンサ
１２６１はインタフェース・パッド１２３１を、それぞれ基板１２６５に接地し
ている。図１２に示す実施形態では、接地への接続が記されている部分も、集積
回路ダイ１２０１の基板１２６５への接続と見做すことができる。
【００７８】 一実施形態では、複数の取付け方向において、対応する収容部に取り付けられ
た集積回路ダイ１２０１の取付け方向に応じて、インタフェース・パッド１２１
１／１２２９および１２０９／１２２７が、アクティブ・マトリックス表示装置
のディジタル行選択信号またはディジタル列選択信号のいずれかを受け取るよう
に結合される。この実施形態では、インタフェース・パッド１２１５／１２１７
およびインタフェース・パッド１２２１／１２５３が、アクティブ・マトリック
ス表示装置のディジタル列選択信号またはディジタル行選択信号のいずれかを受
け取るように結合される。
【００７９】 一実施形態では、インタフェース・パッド１２１１／１２２９が論理「高」信
号を受け取ると、インタフェース・パッド１２０９／１２２７は論理「低」信号
を受け取ると仮定している。逆に、インタフェース・パッド１２０９／１２２７
が論理「高」信号を受け取ると、インタフェース・パッド１２１１／１２２９は
論理「低」信号を受け取ると仮定している。同様に、インタフェース・パッド１
２１５／１２１７が論理「高」信号を受け取ると、インタフェース・パッド１２
２１／１２２３は論理「低」信号を受け取ると仮定している。逆に、インタフェ
ース・パッド１２２１／１２２３が論理「高」信号を受け取ると、インタフェー
ス・パッド１２１５／１２１７は論理「低」信号を受け取ると仮定している。
【００８０】 図１１に関連して考察したように、一実施形態における集積回路ダイ１２０１
は、基板１１０１の収容部１１０３に取り付けられる要素１１０５の中に含まれ
ている。集積回路ダイ１２０１の基板１２６５がゼロ・ボルトを超えて「フロー
ト」する量を少なくするために、トランジスタ１２４９がインタフェース・パッ
ド１２０９／１２２７と、図１２において接地として示されている基板１２６５
との間に結合されている。同様に、トランジスタ１２５１がインタフェース・パ
ッド１２１５／１２１７と基板１２６５との間に、トランジスタ１２５３がイン
タフェース・パッド１２１１／１２２９と基板１２６５との間に、また、トラン
ジスタ１２５５がインタフェース・パッド１２２１／１２２３と基板１２６５と
の間に、それぞれ結合されている。
【００８１】 動作中に、インタフェース・パッド１２１１／１２２９が論理「高」値を受け
取ると、トランジスタ１２４９が基板１２６５をインタフェース・パッド１２０
９／１２２７に結合する。上で考察したように、インタフェース・パッド１２１
１／１２２９が論理「高」値の状態にあるときは、インタフェース・パッド１２
０９／１２２７は論理「低」値、すなわちゼロ・ボルトの状態にあると仮定して
いるため、基板１２６５はその間、接地すなわち論理「低」値に維持されること
になる。逆に、インタフェース・パッド１２０９／１２２７が論理「高」値を受
け取ると、トランジスタ１２５３が基板１２６５をインタフェース・パッド１２
１１／１２２９に結合する。インタフェース・パッド１２０９／１２２７が論理
「高」値の状態にあるときは、インタフェース・パッド１２１１／１２２９は論
理「低」値の状態にあると仮定しているため、基板１２６５はその間、接地すな
わち論理「低」値に維持されることになる。
【００８２】 同様に、インタフェース・パッド１２２１／１２２３が論理「高」値を受け取
ると、トランジスタ１２５１が基板１２６５をインタフェース・パッド１２１５
／１２１７に結合する。上で考察したように、インタフェース・パッド１２２１
／１２２３が論理「高」値の状態にあるときは、インタフェース・パッド１２１
５／１２１７は論理「低」値の状態にあると仮定しているため、基板１２６５は
その間、接地すなわち論理「低」値に維持される。逆に、インタフェース・パッ
ド１２１５／１２１７が論理「高」信号を受け取ると、トランジスタ１２５５が
基板１２６５をインタフェース・パッド１２２１／１２２３に結合する。インタ
フェース・パッド１２１５／１２１７が論理「高」値の状態にあるときは、イン
タフェース・パッド１２２１／１２２３は論理「低」値の状態にあると仮定して
いるため、基板１２６５はその間、接地すなわち論理「低」値に維持されること
になる。基板１２６５を接地に維持することにより、ラッチ・アップの危険ある
いはその他の望ましくない影響が低減されることが理解されよう。
【００８３】 図１３は、本発明の教示による集積回路ダイ１３０１の他の実施形態の略図で
ある。集積回路ダイ１３０１は、集積回路ダイ１２０１と類似しており、インタ
フェース・パッド１３０７、１３０９、１３１１、１３１３、１３１５、１３１
７、１３１９、１３２１、１３２３、１３２５、１３２７、１３２９および１３
３１は、インタフェース・パッド１２０７、１２０９、１２１１、１２１３、１
２１５、１２１７、１２１９、１２２１、１２２３、１２２５、１２５７、１２
２９および１２３１にそれぞれ対応している。トランジスタ１３３３、１３３５
、１３３７、１３３９、１３４１、１３４３、１３４５および１３４７は、トラ
ンジスタ１２３３、１２３５、１２３７、１２３９、１２４１、１２４３、１２
４５および１２３７にそれぞれ対応している。サンプル・ホールド回路コンデン
サ１３５７、１３５９、１３６１および１３６３は、コンデンサ１２５７、１２
５９、１２６１および１２６３にそれぞれ対応している。
【００８４】 集積回路ダイ１３０１の基板１３６５を接地に維持するために、集積回路ダイ
１３０１は、インタフェース・パッド１３１５／１３１７と基板１３６５の間に
結合されたダイオード１３４９、インタフェース・パッド１３１１／１３２９と
基板１３６５の間に結合されたダイオード１３５１、インタフェース・パッド１
３２１／１３２３と基板１３６５の間に結合されたダイオード１３５３、および
、インタフェース・パッド１３０９／１３２７と基板１３６５の間に結合された
ダイオード１３５５を含んでいる。また、基板１３６５は、集積回路ダイ１３０
１の略図の中で接地として表されていることに注目すべきである。
【００８５】 集積回路ダイ１２０１の動作と同様、インタフェース・パッド１３１１／１３
２９が論理「高」値の状態にあるときは、インタフェース・パッド１３０９／１
３２７は論理「低」値の状態にあると仮定し、逆に、インタフェース・パッド１
３１１／１３２９が論理「低」値の状態にあるときは、インタフェース・パッド
１３０９／１３２７は論理「高」値の状態にあると仮定している。同様に、イン
タフェース・パッド１３１５／１３１７が論理「高」値の状態にあるときは、イ
ンタフェース・パッド１３２１／１３２３は論理「低」値の状態にあると仮定し
、逆に、インタフェース・パッド１３１５／１３１７が論理「低」値の状態にあ
るときは、インタフェース・パッド１３２１／１３２３は論理「高」値の状態に
あると仮定している。
【００８６】 集積回路ダイ１３０１の基板１３６５がゼロ・ボルトを超えて「フロート」し
ている量を少なくするために、ダイオード１３４９、１３５１、１３５３または
１３５５のうちの少なくとも１つが、基板１３６５をゼロ・ボルトにプル・ダウ
ンしている。例えば、基板１３６５がゼロ・ボルトを超える電圧に上昇したと仮
定し、かつ、インタフェース・パッド１３１７／１３１５がゼロ・ボルトの状態
にあると仮定すると、この場合、ダイオード１３４９が「ターン・オン」し、基
板１３６５は接地に維持される。ダイオード１３５１、１３５３および１３５５
の動作についても同様である。基板１３６５をゼロ・ボルトに維持することによ
り、ラッチ・アップの危険あるいはその他の望ましくない影響が低減されること
は理解されよう。
【００８７】 図１４は、基板１４４５内の、本発明の教示による集積回路ダイ１４０１のレ
イアウトの一実施形態を示したものである。図１４に示す集積回路ダイ１４０１
のレイアウトは、図１２または図１３に示す実施形態のいずれかに対応している
。一実施形態では、基板１４４５は、シリコンからなる半導体基板である。一実
施形態では、基板１４４５は、単結晶シリコンからなる半導体基板である。
【００８８】 一実施形態では、集積回路ダイは、ビア１４０７、１４０９、１４１１、１４
１３、１４１５、１４１７、１４１９、１４２１、１４２３、１４２５、１４２
７、１４２９および１４３１を含んでいる。集積回路ダイ１４０１のビアは、イ
ンタフェース・パッド１２０７、１２０９、１２１１、１２１３、１２１５、１
２１７、１２１９、１２２１、１２２３、１２２５、１２２７、１２２９または
１２３１にそれぞれ結合されている。また、集積回路ダイ１４０１のビアを、イ
ンタフェース・パッド１３０７、１３０９、１３１１、１３１３、１３１５、１
３１７、１３１９、１３２１、１３２３、１３２５、１３２７、１３２９または
１３３１にそれぞれ結合することもできる。
【００８９】 図１４に示すように、チャネル１４３３が基板１４４５中に配置され、インタ
フェース・パッド１４１９と１４０７の間に結合されている。チャネル１４３３
はさらに、インタフェース・パッド１４１９と１４２５の間にも結合されている
。同様に、チャネル１４３５が基板１４４５中に配置され、インタフェース・パ
ッド１４１３と１４１９の間に結合されている。チャネル１４３５はさらに、イ
ンタフェース・パッド１４３１と１４１９の間にも結合されている。
【００９０】 図１４に示すように、インタフェース・パッド１４１５と１４１７の間にゲー
ト１４４１が結合されており、インタフェース・パッド１４１３と１４１９間の
チャネル１４３５の一部を跨いで配置されている。また、ゲート１４４１は、イ
ンタフェース・パッド１４０７と１４１９間に配置されているチャネル１４３３
の一部を跨いで配置されている。同様に、インタフェース・パッド１４２１と１
４２３の間にゲート１４４３が結合されている。ゲート１４４３は、インタフェ
ース・パッド１４１９と１４３１間のチャネル１４３５の一部を跨いで配置され
ている。また、ゲート１４４３は、インタフェース・パッド１４１９と１４２５
間のチャネル１４３３の一部を跨いで配置されている。さらに、インタフェース
・パッド１４１１と１４２９の間にゲート１４３７が結合されており、インタフ
ェース・パッド１４１３と１４１９間のチャネル１４３５の一部を跨いで配置さ
れている。また、ゲート１４３７は、インタフェース・パッド１４１９と１４３
１間のチャネル１４３５の一部を跨いで配置されている。インタフェース・パッ
ド１４０９と１４２７の間にはゲート１４３９が結合されており、インタフェー
ス・パッド１４１９と１４０７間のチャネル１４３３の一部を跨いで配置されて
いる。また、ゲート１４３９は、インタフェース・パッド１４１９と１４２５間
のチャネル１４３３の一部を跨いで配置されている。
【００９１】 ゲート１４３７は、インタフェース・パッド１４１１と１４２９間に、直接ク
ロスオーバー経路すなわち貫通電線管となっていることに注目すべきである。ゲ
ート１４３９はインタフェース・パッド１４０９と１４２７間に直接クロスオー
バー経路を形成している。ゲート１４４１は、インタフェース・パッド１４１５
と１４１７間に直接クロスオーバー経路を形成している。ゲート１４４３は、イ
ンタフェース・パッド１４２１と１４２３間に直接クロスオーバー経路を形成し
ている。
【００９２】 図１４の図解から分かるように、要素１１０５の対称性が４であったとしても
、集積回路ダイ１４０１のレイアウトの対称性は２である。したがって、本発明
の教示による集積回路ダイのレイアウトは、対応する要素の対称性と異なる対称
性を有することができることが理解されよう。
【００９３】 図１５は、電子デバイスの基板１５０１の一実施形態を示したものである。図
１５に示す実施形態では、電子デバイス基板１５０１はアクティブ・マトリック
ス表示装置である。図１５に示すように、基板１５０１は、ピクセル１５０５、
１５０７、１５０９、１５１１、１５１３、１５１５、１５１７、１５１９、１
５２１、１５２３、１５２５および１５２７を含んでいる。また、基板１５０１
は、収容部１５２９、１５３１、１５３３および１５３５を含んでいる。図１５
に示す実施形態では、収容部１５２９、１５３１、１５３３および１５３５は、
図１１ないし図１４に関連して考察した集積回路ダイとコンパチブルである。例
えば、集積回路ダイ１２０１の構造を有する複数の集積回路ダイを、上で考察し
た複数の取付け方向のうちの任意の方向において収容部１５２９、１５３１、１
５３３および１５３５に取り付け、アクティブ・マトリックス表示装置基板１５
０１を適切に機能させることができる。
【００９４】 図１５に示すように、ピクセル１５０５および１５０７は、収容部１５２９の
インタフェース・パッド１５４３および１５３７にそれぞれ結合されている。ピ
クセル１５０９および１５１１は、収容部１５３１のインタフェース・パッド１
５６９および１５６３にそれぞれ結合されている。ピクセル１５１３は、収容部
１５２９のインタフェース・パッド１５６１、および、収容部１５３３のインタ
フェース・パッド１５９５に結合されている。ピクセル１５１５は、収容部１５
２９のインタフェース・パッド１５５５、および、収容部１５３３のインタフェ
ース・パッド１５８９に結合されている。ピクセル１５１７は、収容部１５３１
のインタフェース・パッド１５８７、および、収容部１５３５のインタフェース
・パッド１５２２に結合されている。ピクセル１５１９は、収容部１５３１のイ
ンタフェース・パッド１５８１、および、収容部１５３５のインタフェース・パ
ッド１５１６に結合されている。ピクセル・パッド１５２１および１５２３は、
収容部１５３３のインタフェース・パッド１５１４および１５０８にそれぞれ結
合されている。ピクセル１５２５および１５２７は、収容部１５３５のインタフ
ェース・パッド１５４２および１５３６にそれぞれ結合されている。
【００９５】 例えば図１１ないし図１４に関連して考察したような集積回路ダイが、収容部
１５２９、１５３１、１５３３および１５３５に取り付けられたと仮定すると、
アクティブ・マトリックス表示装置基板１５０１は次のように動作する。一実施
形態では、ディジタル列選択線１５５４は、収容部１５２９のインタフェース・
パッド１５４１と１５５９、および、収容部１５３３のインタフェース・パッド
１５９３と１５１２に受け取られるように結合されている。ディジタル列選択線
１５５６は、収容部１５２９のインタフェース・パッド１５３９と１５５７、お
よび、収容部１５３３のインタフェース・パッド１５９１と１５１０に受け取ら
れるように結合されている。ディジタル列選択線１５５８は、収容部１５３１の
インタフェース・パッド１５６７と１５８５、および、収容部１５３５のインタ
フェース・パッド１５２０と１５４０に受け取られるように結合されている。デ
ィジタル列選択線１５６０は、収容部１５３１のインタフェース・パッド１５６
５と１５８３、および、収容部１５３５のインタフェース・パッド１５１８と１
５３８に受け取られるように結合されている。
【００９６】 図１５に示す実施形態では、ディジタル行選択線１５４４は、収容部１５２９
のインタフェース・パッド１５４５と、収容部１５３１のインタフェース・パッ
ド１５７３を同時に結合している。ディジタル行選択線１５４６は、収容部１５
２９のインタフェース・パッド１５５１、収容部１５３１のインタフェース・パ
ッド１５７９、収容部１５３３のインタフェース・パッド１５９７、および、収
容部１５３５のインタフェース・パッド１５２８を同時に結合している。ディジ
タル行選択線１５４８は、収容部１５３３のインタフェース・パッド１５０４と
、収容部１５３５のインタフェース・パッド１５３４を同時に結合している。
【００９７】 図１２ないし図１４の集積回路ダイに関連して考察したように、収容部１５２
９、１５３１、１５３３および１５３５に取り付けられる集積回路ダイは、イン
タフェース・パッドの特定の対の間に、直接クロスオーバー接続すなわち貫通電
線管を含んでいる。例えば、インタフェース・パッド１５４７と１５４５は、集
積回路ダイが収容部１５２９に取り付けられた後、直接結合される。それにより
、アクティブ・マトリックス表示装置基板１５０１のメタライゼーション層中で
の、対応するクロスオーバーの必要性をなくすことができる。同様に、インタフ
ェース・パッド１５５１はインタフェース・パッド１５５３に直接結合される。
インタフェース・パッド１５９７は、インタフェース・パッド１５９９に直接結
合され、また、インタフェース・パッド１５０４は、インタフェース・パッド１
５０６に直接結合される。インタフェース・パッド１５７１は、インタフェース
・パッド１５７３に直接結合され、また、インタフェース・パッド１５７７は、
インタフェース・パッド１５７９に直接結合される。インタフェース・パッド１
５２４は、インタフェース・パッド１５２８に直接結合され、また、インタフェ
ース・パッド１５３２は、インタフェース・パッド１５３４に直接結合される。
【００９８】 したがって、図１５に示す実施形態では、集積回路ダイが収容部１５２９、１
５３１、１５３３および１５３５に取り付けられた後、必要なメタライゼーショ
ン層は１層のみであり、したがって、必要なマスキング・ステップは１ステップ
のみである。メタライゼーション層を１層しか必要としないため、本発明の一実
施形態における必要マスキング・ステップが僅かに１ステップであることは、当
分野の技術者には理解されよう。
【００９９】 上で考察したクロスオーバー接続の場合、インタフェース・パッド１５４７、
１５４５、１５７３および１５７１は、１つのディジタル行選択信号を受け取る
ように結合される。インタフェース・パッド１５５３、１５５１、１５７９、１
５７７、１５９９、１５９７、１５２８および１５２４は、他のディジタル行選
択信号を受け取るように結合される。インタフェース・パッド１５０６、１５０
４、１５３４および１５３２は、さらに他のディジタル行選択信号を受け取るよ
うに結合される。
【０１００】 一実施形態では、ディジタル列選択線１５５４を用いて、ピクセル１５０５、
１５１３および１５２１を含むアクティブ・マトリックス表示装置基板１５０１
の列が選択される。ディジタル列選択線１５５６を用いて、ピクセル１５０７、
１５１５および１５２３を含む列が選択される。ディジタル列選択線１５５８を
用いて、ピクセル１５０９、１５１７および１５２５を含む列が選択される。デ
ィジタル列選択線１５６０を用いて、ピクセル１５１１、１５１９および１５２
７を含む列が選択される。一実施形態では、インタフェース・パッド１５４７、
１５４５、１５７３および１５７１に受け取られるように結合されたディジタル
行選択線を用いて、ピクセル１５０５、１５０７、１５０９および１５１１を含
むピクセル行が選択される。インタフェース・パッド１５５３、１５５１、１５
７９、１５７７、１５９９、１５９７、１５２８および１５２４に受け取られる
ように結合されたディジタル行選択線を用いて、ピクセル１５１３、１５１５、
１５１７および１５１９を含むピクセル行が選択される。インタフェース・パッ
ド１５０６、１５０４、１５３４および１５３２に受け取られるように結合され
たディジタル行選択線を用いて、ピクセル１５２１、１５２３、１５２５および
１５２７を含むピクセル行が選択される。上で考察したディジタル行選択線およ
びディジタル列選択線を用いることにより、アクティブ・マトリックス表示装置
基板１５０１の各ピクセルを、本発明の教示に従って個別にアドレスすることが
できることは理解されよう。
【０１０１】 図１５に示す実施形態では、アナログ線１５５０によってアナログ・ピクセル
情報が伝達される。そのアナログ線１５５０は、収容部１５２９のインタフェー
ス・パッド１５４９、および、収容部１５３３のインタフェース・パッド１５０
２に受け取られるように結合されている。ピクセル情報はアナログ線１５５２に
よっても伝達され、そのアナログ線１５５２は、収容部１５３１のインタフェー
ス・パッド１５７５、および、収容部１５３５のインタフェース・パッド１５３
０に受け取られるように結合されている。
【０１０２】 アクティブ・マトリックス表示装置基板１５０１の動作中に、ディジタル列選
択線１５５６および１５６０が論理「高」値に設定されたと仮定し、かつ、ディ
ジタル列選択線１５５４および１５５８が論理「低」値に設定されたと仮定する
と、この場合、ピクセル１５０７、１５１５および１５２３を含むピクセル列、
および、ピクセル１５１１、１５１９および１５２７を含むピクセル列が選択さ
れ、ピクセル１５０５、１５１３および１５２１を含む列、および、ピクセル１
５０９、１５１７および１５２５を含む列は選択が解除される。
【０１０３】 さらに、インタフェース・パッド１５５３、１５５１、１５７９、１５７７、
１５９９、１５９７、１５２８および１５２４に受け取られるように結合された
ディジタル行選択信号が論理「高」値に設定されたと仮定し、また、インタフェ
ース・パッド１５４７、１５４５、１５７３、１５７１、１５０６、１５０４、
１５３４および１５３２に受け取られるように結合されたディジタル行選択信号
が論理「低」値に設定されたと仮定すると、ピクセル１５１３、１５１５、１５
１７および１５１９を含む、アクティブ・マトリックス表示装置基板１５０１中
のピクセル行が選択され、ピクセル１５０５、１５０７、１５０９、１５１１、
１５２１、１５２３、１５２５および１５２７を含むピクセル行は選択が解除さ
れる。
【０１０４】 ディジタル行選択線およびディジタル列選択線を上述のように設定することに
より、ピクセル１５１５および１５１９が個別に選択され、残りのピクセルの選
択が解除されることが理解されよう。ピクセル１５１５が選択されると、アナロ
グ線１５５０によって伝達されるアナログ情報は、インタフェース・パッド１５
４９からインタフェース・パッド１５５５を経由してピクセル１５１５に受け取
られるように結合される。また、アナログ線１５５０によって伝達されるアナロ
グ情報は、インタフェース・パッド１５０２からインタフェース・パッド１５８
９を経由してピクセル１５１５に受け取られるように結合される。同様に、アナ
ログ線１５５２によって伝達されるアナログ情報は、インタフェース・パッド１
５７５からインタフェース・パッド１５８１を経由してピクセル１５１９に受け
取られるように結合される。さらに、アナログ線１５５２によって伝達されるア
ナログ情報は、インタフェース・パッド１５３０からインタフェース・パッド１
５１６を経由してピクセル１５１９に受け取られるように結合される。ディジタ
ル行選択線およびディジタル列選択線を上述のように設定することにより、図１
５に示す残りのピクセルの選択が解除され、したがって、アナログ線１５５０お
よび１５５２からアナログ情報を受け取るようには結合されないことが理解され
よう。
【０１０５】 図１５に示すアクティブ・マトリックス表示装置のピクセル１５０５、１５０
７、１５０９、１５１１、１５１３、１５１５、１５１７、１５１９、１５２１
、１５２３、１５２５および１５２７の各々は、本発明の教示による複数の収容
部を介してアナログ・ピクセル情報を受け取るよう、冗長的に結合されているこ
とに注目すべきである。この冗長性によって、収容部１５２９、１５３１、１５
３３または１５３５に取り付けられる集積回路デバイスに不良が存在する場合に
、図１５に示すアクティブ・マトリックス表示装置に対する信頼性が追加付与さ
れることが理解されよう。
【０１０６】 図１６は、本発明の教示によるウエハ１６０１を示したものである。一実施形
態では、複数の集積回路ダイ１６０３、１６０５、１６０７および１６０９が独
立のウエハ１６０１に配列されて製造されている。ウエハ１６０１が製造され、
試験された後、ウエハ１６０１の境界領域１６１１が除去され、集積回路ダイ１
６０３、１６０５、１６０７および１６０９が互いに分離される。以下でさらに
詳細に考察するように、ウエハ１６０１は、ウエハ１６０１の集積回路ダイの幾
つかのインタフェース・パッド間に結合された試験用相互接続を含んでいる。こ
れらの試験用相互接続により、ウエハ１６０１内に含まれている集積回路ダイの
各々を試験することができる。識別された欠陥集積回路ダイに印を付けて廃棄し
、ウエハ１６０１の残りの無欠陥集積回路ダイを利用することができる。境界領
域１６１１を横切って配置されている試験用相互接続は、集積回路ダイ１６０３
、１６０５、１６０７および１６０９が分離されると切断される。
【０１０７】 図１６に示す実施形態では、集積回路ダイ１６０３、１６０５、１６０７およ
び１６０９は、図１１ないし図１４に関連して考察した集積回路ダイに対応して
おり、図１５に示す収容部に利用することができる。したがって、一実施形態で
は、インタフェース・パッド１６３７、１６３９、１６４１、１６４３、１６５
３、１６５５、１６６１、１６６５、１６６７、１６７３、１６７５、１６７７
および１６７９の機能が、インタフェース・パッド１４１３、１４１１、１４０
９、１４０７、１４１７、１４１５、１４１９、１４２３、１４２１、１４３１
、１４２９、１４２７および１４２５の機能にそれぞれ対応している。インタフ
ェース・パッド１６４５、１６４７、１６４９、１６５１、１６５７、１６５９
、１６６３、１６６９、１６７１、１６８１、１６８３、１６８５および１６８
７の機能は、インタフェース・パッド１４１３、１４１１、１４０９、１４０７
、１４１７、１４１５、１４１９、１４２３、１４２１、１４３１、１４２９、
１４２７および１４２５の機能にそれぞれ対応している。インタフェース・パッ
ド１６８９、１６９１、１６９３、１６９５、１６０６、１６０８、１６１４、
１６１８、１６２０、１６２６、１６２８、１６３０および１６３２の機能は、
インタフェース・パッド１４１３、１４１１、１４０９、１４０７、１４１７、
１４１５、１４１９、１４２３、１４２１、１４３１、１４２９、１４２７およ
び１４２５の機能にそれぞれ対応している。また、インタフェース・パッド１６
９７、１６９９、１６０２、１６０４、１６１０、１６１２、１６１６、１６２
２、１６２４、１６３４、１６３６、１６３８および１６４０の機能は、インタ
フェース・パッド１４１３、１４１１、１４０９、１４０７、１４１７、１４１
５、１４１９、１４２３、１４２１、１４３１、１４２９、１４２７および１４
２５の機能にそれぞれ対応している。
【０１０８】 一実施形態では、ウエハ１６０１はさらに、集積回路ダイ１６０３、１６０５
、１６０７および１６０９を試験するために使用する追加回路を含んでいる。図
に示す実施形態では、追加回路は、集積回路ダイ１６０３、１６０５、１６０７
および１６０９の対応するインタフェース・パッドと同様の機能を実行している
。詳細には、インタフェース・パッド１６４２、１６４４、１６４６、１６４８
、１６５０、１６５２および１６５４の機能が、インタフェース・パッド１４０
９、１４０７、１４１５、１４１９、１４２１、１４２７および１４２５の機能
に対応し、また、インタフェース・パッド１６５６、１６５８、１６６０、１６
６２、１６６４、１６６６および１６６８の機能も、インタフェース・パッド１
４０９、１４０７、１４１５、１４１９、１４２１、１４２７および１４２５の
機能に対応している。インタフェース・パッド１６７０、１６７２、１６７４、
１６７６、１６７８、１６８０および１６８２の機能は、インタフェース・パッ
ド１４１３、１４１１、１４１７、１４１９、１４２３、１４３１および１４２
９の機能に対応し、また、インタフェース・パッド１６８４、１６８６、１６８
８、１６９０、１６９２、１６９４および１６９６の機能も、インタフェース・
パッド１４１３、１４１１、１４１７、１４１９、１４２３、１４３１および１
４２９の機能に対応している。
【０１０９】 図１６に示すように、ウエハ１６０１は、インタフェース・パッド１６４４と
１６３７、１６４６と１６５３、１６５０と１６６５、１６５４と１６７３、１
６５８と１６８９、１６６０と１６０６、１６６４と１６１８、１６６８と１６
２６、１６４３と１６４５、１６５５と１６５７、１６６７と１６６９、１６７
９と１６８１、１６９５と１６９７、１６０８と１６１０、１６２０と１６２２
、１６３２と１６３４、１６５１と１６７０、１６５９と１６７４、１６７１と
１６７８、１６８７と１６８０、１６０４と１６８４、１６１２と１６８８、１
６２４と１６９２、および１６４０と１６９４を、それぞれ境界領域１６１１を
横切って結合している試験用相互接続を含んでいる。また、ウエハ１６０１は、
インタフェース・パッド１６４８と１６６２の間、１６５２と１６５６の間、１
６８２と１６８６の間、および１６７６と１６９０の間に結合された試験用相互
接続を含んでいる。さらに、ウエハ１６０１は、インタフェース・パッド１６４
８、１６６１、１６６３および１６７６にそれぞれアクセスするための相互接続
１６１３、１６１５、１６１７および１６１９を含んでいる。
【０１１０】 図１６に示すように、ウエハ１６０１の一実施形態はさらに、インタフェース
・パッド１６４６に連結されるように結合されたディジタル行選択線１６２１を
含んでいる。ディジタル行選択線１６２３は、インタフェース・パッド１６７８
に連結されるように結合されている。ディジタル行選択線１６２５は、インタフ
ェース・パッド１６６０に連結されるように結合されている。ディジタル行選択
線１６２７は、インタフェース・パッド１６９２に連結されるように結合されて
いる。一実施形態では、ウエハ１６０１はさらに、インタフェース・パッド１６
２８および１６９６に結合されたディジタル列選択線１６２９を含んでいる。デ
ィジタル列選択線１６３１は、インタフェース・パッド１６３０に結合されてい
る。ディジタル列選択線１６３３は、インタフェース・パッド１６６６および１
６３６に結合されている。ディジタル列選択線１６３５は、インタフェース・パ
ッド１６３８に結合されている。
【０１１１】 ウエハ１６０１の集積回路ダイ１６０３、１６０５、１６０７および１６０９
の試験は、以下のように実行することができる。インタフェース・パッド１６６
１と１６３７間の切換え可能結合に関連して集積回路デバイスを試験するには、
ディジタル行選択線１６２１とディジタル列選択線１６２９および１６３３が論
理「高」値に設定され、一方、ディジタル行選択線１６２３、１６２５および１
６２７と、ディジタル列選択線１６３１が論理「低」値に設定される。行選択線
内のディジタル列を上述のように設定することにより、インタフェース・パッド
１６４８と１６６１間の切換え可能結合もスイッチ・オンされることが理解され
よう。ディジタル列選択線およびディジタル行選択線を上述以外に設定すると、
インタフェース・パッド１６４８と１６６１間、およびインタフェース・パッド
１６６１と１６３７間の切換え可能結合はスイッチ・オフされる。
【０１１２】 ディジタル列選択線およびディジタル行選択線を上述のように設定することに
より、相互接続１６１３および１６１５の試験を通して切換え可能結合を試験す
ることができる。詳細には、ディジタル行選択線１６２１を論理「高」値に設定
すると、インタフェース・パッド１６４６および１６５３は、論理「高」値を受
け取る。同様に、ディジタル列選択線１６２９および１６３３を論理「高」値に
設定すると、インタフェース・パッド１６４２および１６３９は、論理「高」値
を受け取る。インタフェース・パッド１６４２は、インタフェース・パッド１６
４２と１６５２間の直接クロスオーバー接続、インタフェース・パッド１６５２
と１６５６間の試験用相互接続、および、インタフェース・パッド１６５６と１
６６６間の直接クロスオーバー接続を介して、ディジタル列選択線１６３３から
論理「高」値を受け取ることに気が付かれよう。同様に、インタフェース・パッ
ド１６３９は、インタフェース・パッド１６３９と１６７５間の直接クロスオー
バー接続、インタフェース・パッド１６７５と１６９１間の試験用相互接続、お
よび、インタフェース・パッド１６９１と１６２８間の直接クロスオーバー接続
を介して、ディジタル列選択線１６２９から論理「高」値を受け取ることが理解
されよう。したがって、試験用相互接続１６１３と１６１５は、インタフェース
・パッド１６４８を介してインタフェース・パッド１６４４を通り、インタフェ
ース・パッド１６４４と１６３７間の試験用相互接続を経由してインタフェース
・パッド１６３７からインタフェース・パッド１６６１を通して結合されている
。
【０１１３】 一実施形態では、インタフェース・パッド１６６１と１６３７間の切換え可能
結合に関連する集積回路デバイスの試験と同時に、インタフェース・パッド１６
６３と１６５１間の切換え可能結合に関連する集積回路デバイスを試験すること
ができることは理解されよう。詳細には、ディジタル行選択線１６２１を論理「
高」値に設定し、ディジタル行選択線１６２３、１６２５および１６２７を論理
「低」値に設定し、ディジタル列選択線１６２９および１６３５を論理「高」値
に設定し、かつ、ディジタル列選択線１６３１および１６３３を論理「低」値に
設定することにより、本発明の教示に従って、インタフェース・パッド１６４８
、１６６１、１６３３および１６７６間の切換え可能結合を同時に確認すること
ができる。詳細には、ディジタル行選択線１６２１を論理「高」値に設定すると
、インタフェース・パッド１６５９と１６７４、およびインタフェース・パッド
１６４６と１６５３は論理「高」値を受け取る。ディジタル列選択線１６２９お
よび１６３５を論理「高」値に設定すると、インタフェース・パッド１６３９と
１６７５、１６７２と１６８２、および１６４９と１６８５は論理「高」値を受
け取る。試験用相互接続１６１７と１６１９間で確認することができる切換え可
能結合は、インタフェース・パッド１６６３からインタフェース・パッド１６５
１を通り、インタフェース・パッド１６５１と１６７０間の試験用相互接続を経
由してインタフェース・パッド１６７０からインタフェース・パッド１６７６を
通る経路である。
【０１１４】 一実施形態では、上述の切換え可能結合が確認されると、ウエハ１６０１のデ
ィジタル列選択線およびディジタル行選択線を適宜に設定することにより、ウエ
ハ１６０１の集積回路ダイ中の次の切換え可能結合の試験が継続される。例えば
、インタフェース・パッド１６３７と１６６１間の切換え可能結合が試験された
後、ディジタル列選択線の設定はそのままの状態で、ディジタル行選択線１６２
１を論理「低」値に設定し、かつ、ディジタル行選択線１６２３を論理「高」値
に設定することにより、インタフェース・パッド１６６１と１６７３間の切換え
可能結合を試験することができる。次に、ディジタル列選択線の設定はそのまま
の状態で、ディジタル行選択線を論理「低」値に設定し、かつ、ディジタル行選
択線１６２５を論理「高」値に設定することにより、インタフェース・パッド１
６８９と１６１４間の切換え可能結合を試験することができる。インタフェース
・パッド１６１４と１６２６間の切換え可能結合を試験するには、ここでもディ
ジタル列選択線の設定はそのままの状態で、ディジタル行選択線１６２５が論理
「低」値に設定され、かつ、ディジタル行選択線１６２７が論理「高」値に設定
される。次に、本発明の教示に従って他の列の試験に進むことができる。
【０１１５】 ウエハ１６０１の集積回路ダイの全ての切換え可能結合に問題がないことが確
認されると、集積回路ダイを分離し、本発明の教示に従って利用することができ
る。上述の試験手順によって欠陥が識別されると、その欠陥集積回路ダイに印を
付けて取り除き、残りの正常に機能する集積回路ダイのみを利用することができ
る。
【０１１６】 図１６に示す環境では、ウエハ１６０１の境界領域１６１１を除去することに
よって、集積回路ダイ１６０３、１６０５、１６０７および１６０９が分離され
る。境界領域１６１１を除去することにより、境界領域１６１１を横切っている
試験用接続が切断されることに注目すべきである。一実施形態では、隣接する集
積回路ダイのインタフェース・パッド間のこれらの試験用接続の切断は、試験完
了後はこれらの試験用接続は不要になるため、対応するウエハの試験が完了した
後に許容されることに注目すべきである。
【０１１７】 図１６に示す実施形態が、複数の集積回路ダイが配列されたウエハの一実施形
態に過ぎないことは理解されよう。例えば、多数の、あるいは少数の集積回路ダ
イが配列されたウエハなど、ウエハのその他の実施形態についても、本発明の教
示に従って試験することができることは理解されよう。
【０１１８】 図１７は、要素１７０５および基板１７０１内の対応収容部１７０３の、本発
明の教示によるさらに他の実施形態を示したものである。図１７に示すように、
一実施形態における要素１７０５の断面は台形である。本発明の一実施形態の要
素の台形断面が、フルイディクス自己組立、振動テーブル等を用いた収容部１７
０３内への要素１７０５の取り付けを容易にしている。
【０１１９】 図２に示す要素２０９および収容部２０３と同様に、要素１７０５および収容
部１７０３は、収容部１７０３に対する複数の取付け方向のうちの任意の方向に
収容部１７０３に要素１７０５を取り付けることができるように、互いに対称を
なしている。一実施形態では、要素１７０５は基板上の集積回路ダイである。一
実施形態では、集積回路要素１７０５は、要素１７０５の基板上に配列された複
数のインタフェース・パッド１７０７、１７０９、１７１７、１７１３、１７１
５、１７１７、１７１９、１７２１、１７２３、１７２５、１７２７、１７２９
、１７３１、１７３３、１７３５および１７３７に結合されている。同様に、収
容部１７０３内には複数のインタフェース・パッド１７３９、１７４１、１７４
３、１７４５、１７４７、１７４９、１７５１、１７５３、１７５５、１７５７
、１７５９、１７６１、１７６３、１７６５、１７６７および１７６９が配列さ
れている。
【０１２０】 上で参照したインタフェース・パッドは、要素１７０５が複数の回転の任意の
回転方向で収容部１７０３に取り付けられた場合に、要素１７０５のインタフェ
ース・パッドと収容部１７０３のインタフェース・パッドが結合するようなパタ
ーンで配列されている。複数の取付け方向のうちの任意の方向において取り付け
られると、集積回路要素１７０５は、電子デバイス基板１７０１に適切な機能を
与える。説明目的に限り、図１７の上側を「北」と仮定し、かつ、図１７に示す
ように、矢印１７０６が要素１７０５上に固定されていると仮定する。図１７に
示す実施形態では、要素１７０５および収容部１７０３は、それぞれ４重、すな
わち４度の対称性を有している。図１７に示す実施形態では、要素１７０５は、
矢印１７０６を「北」、「東」、「南」および「西」の任意の方向に向けた状態
で収容部１７０３内に取り付けることができる。
【０１２１】 図１８は、要素１７０５の中に含めることができる、本発明の教示による集積
回路１８０１の一実施形態の略図である。図１８に示すように、集積回路１８０
１は、インタフェース・パッド１８０７と１８１７の間に結合されたトランジス
タ１８３９および１８４１を含んでいる。インタフェース・パッド１８１３と１
８１９の間に、トランジスタ１８４３および１８４５が結合されている。インタ
フェース・パッド１８２５と１８３１の間に、トランジスタ１８４７および１８
４９が結合されている。インタフェース・パッド１８２７と１８３７の間に、ト
ランジスタ１８５１および１８５３が結合されている。
【０１２２】 図１８に示すように、トランジスタ１８３９のゲートはインタフェース・パッ
ド１８０９に結合され、トランジスタ１８４１のゲートはインタフェース・パッ
ド１８１５に結合されている。トランジスタ１８４３のゲートはインタフェース
・パッド１８１１に結合され、トランジスタ１８４５のゲートはインタフェース
・パッド１８２１に結合されている。トランジスタ１８４７のゲートはインタフ
ェース・パッド１８２３に結合され、トランジスタ１８４９のゲートはインタフ
ェース・パッド１８５３に結合されている。トランジスタ１８５１のゲートはイ
ンタフェース・パッド１８２９に結合され、トランジスタ１８５３のゲートはイ
ンタフェース・パッド１８３５に結合されている。
【０１２３】 集積回路１８０１が幾つかのインタフェース・パッド対の間に直接クロスオー
バー経路、すなわち貫通電線管を設けているに注目すべきである価値がある。詳
細には、図１８に示す実施形態では、インタフェース・パッド１８０９は、クロ
スオーバー経路１８６１を介してインタフェース・パッド１８３３に直接結合さ
れている。インタフェース・パッド１８１１は、クロスオーバー経路１８５９を
介してインタフェース・パッド１８３５に直接結合されている。インタフェース
・パッド１８２１は、クロスオーバー経路１８５５を介してインタフェース・パ
ッド１８１５に直接結合されている。インタフェース・パッド１８２９は、クロ
スオーバー経路１８５７を介してインタフェース・パッド１８２３に直接結合さ
れている。一実施形態では、クロスオーバー経路１８５５、１８５７、１８５９
および１８６１により、集積回路１８０１を利用している複雑な電子デバイスの
多重メタライゼーション層の必要性が排除されている。
【０１２４】 動作時に、インタフェース・パッド１８０９／１８３３、または１８１５／１
８２１が論理「高」信号を受け取ると、インタフェース・パッド１８１７はイン
タフェース・パッド１８０７に結合される。インタフェース・パッド１８１１／
１８３５、または１８２１／１８１５が論理「高」信号を受け取ると、インタフ
ェース・パッド１８１９はインタフェース・パッド１８１３に結合される。イン
タフェース・パッド１８２９／１８２３、または１８３５／１８１１が論理「高
」信号を受け取ると、インタフェース・パッド１８２７はインタフェース・パッ
ド１８３７に結合される。インタフェース・パッド１８２３／１８２９、または
１８３３／１８０９が論理「高」信号を受け取ると、インタフェース・パッド１
８２５はインタフェース・パッド１８３１に結合される。
【０１２５】 図１９は、電子デバイスの基板の収容部１９０１の一実施形態を示したもので
ある。図１９に示す実施形態では、電子デバイスはアクティブ・マトリックス表
示装置である。図１９に示すように、収容部１９０１は、インタフェース・パッ
ド１９０７、１９１３、１９１５、１９１７、１９１９、１９２１、１９２３、
１９２５、１９２７、１９２９、１９３１および１９３７を含んでいる。一実施
形態では、ピクセルは、接続１９５３を介してインタフェース・パッド１９０７
に結合され、また、接続１９５７を介してインタフェース・パッド１９３１に結
合されている。他のピクセルは、接続１９５１を介してインタフェース・パッド
１９１３に結合され、また、接続１９５５を介してインタフェース・パッド１９
３７に結合されている。
【０１２６】 図１９に示す実施形態では、収容部１９０１は、図１７および図１８に関連し
て考察した集積回路ダイとコンパチブルである。例えば、集積回路ダイ１８０１
の構造を有する複数の集積回路ダイを、上で考察した複数の取付け方向のうちの
任意の方向において収容部１９０１に取り付け、収容部１９０１のアクティブ・
マトリックス表示装置を適切に機能させることができる。
【０１２７】 図１９に示すように、ディジタル行選択線１９４３は、インタフェース・パッ
ド１９２１に受け取られるように結合されている。一実施形態では、集積回路ダ
イ１８０１が収容部１９０１に取り付けられると、インタフェース・パッド１９
１５は、クロスオーバー接続を介してインタフェース・パッド１９２１に結合さ
れる。図１９に示すように、ディジタル行選択線１９４５は、インタフェース・
パッド１９２９に受け取られるように結合されている。一実施形態では、集積回
路ダイ１８０１が収容部１９０１に取り付けられると、インタフェース・パッド
１９２３は、クロスオーバー接続を介してインタフェース・パッド１９２９に結
合される。図１９に示すように、アナログ線１９３９は、インタフェース・パッ
ド１９１９および１９２７に結合されている。この実施形態では、アナログ線１
９３９は、領域１９１１および領域１９３５には結合されていないことに注意さ
れたい。アナログ線１９４１は、インタフェース・パッド１９１７および１９２
５に結合されている。この実施形態では、アナログ線１９４１は、領域１９０９
および領域１９３３には結合されていないことに注意されたい。
【０１２８】 図１９に示す実施形態では、アナログ線１９３９が、ディジタル行選択線１９
４３および１９４５上で伝達される信号によって選択されるインタフェース・パ
ッド１９１３および１９３７に結合されたピクセルを駆動するためのアナログ・
ピクセル情報を伝達している。また、アナログ線１９４１が、ディジタル行選択
線１９４３および１９４５上で伝達される信号によって選択されるインタフェー
ス・パッド１９０７および１９３１に結合されたピクセルを駆動するためのアナ
ログ・ピクセル情報を伝達している。
【０１２９】 以上の詳細説明において、本発明の方法および装置を、特定の例示的実施形態
に照らして説明したが、本発明の広範な精神および範囲を逸脱することなく、様
々な改変および変更を加えることができることは明らかであろう。したがって、
本明細書および図は、本発明を制限するものとしてではなく、単に説明目的のも
のとして考察されなければならない。
【図面の簡単な説明】
【図１】 本発明の教示による電子デバイスの収容部に取り付けることができる電子要素
アレイの一実施形態を示す図である。
【図２】 複数のインタフェース・パッドを有する機能的に対称な集積回路ダイ要素と、
複数の対応するインタフェース・パッドを有する、機能的に相互に対称な対応収
容部の一実施形態を示す図である。
【図３】 本発明の教示による集積回路の一実施形態の略図である。
【図４】 本発明の教示による集積回路ダイのレイアウトの一実施形態を示す図である。
【図５】 本発明の教示による、複数のピクセルおよび収容部を有するアクティブ・マト
リックス表示装置の基板の一実施形態を示す図である。
【図６】 本発明の教示による回路例の一実施形態の略図である。
【図７】 本発明の教示による集積回路のさらに他の実施形態の略図である。
【図８】 本発明の教示による集積回路のさらに他の実施形態の略図である。
【図９】 本発明の教示による集積回路ダイのレイアウトの他の実施形態を示す図である
。
【図１０】 本発明の教示による、複数のピクセルおよび収容部を有するアクティブ・マト
リックス表示装置の基板の他の実施形態を示す図である。
【図１１】 複数のインタフェース・パッドを有する機能的に対称な集積回路ダイ要素と、
複数の対応するインタフェース・パッドを有する、機能的に相互に対称な対応収
容部の他の実施形態を示す図である。
【図１２】 本発明の教示による集積回路の他の実施形態の略図である。
【図１３】 本発明の教示による集積回路のさらに他の実施形態の略図である。
【図１４】 本発明の教示による集積回路ダイのレイアウトのさらに他の実施形態を示す図
である。
【図１５】 本発明の教示による、複数のピクセルおよび収容部を有するアクティブ・マト
リックス表示装置の基板のさらに他の実施形態を示す図である。
【図１６】 本発明の教示による、境界領域を横切って配置された試験用相互接続を有する
複数の集積回路ダイが配列されたウエハの一実施形態を示す図である。
【図１７】 複数のインタフェース・パッドを有する機能的に対称な集積回路ダイ要素と、
複数の対応するインタフェース・パッドを有する、機能的に相互に対称な対応収
容部のさらに他の実施形態を示す図である。
【図１８】 本発明の教示による集積回路のさらに他の実施形態の略図である。
【図１９】 本発明の教示による、複数のピクセル、行選択線およびアナログ選択線を有す
るアクティブ・マトリックス表示装置の基板のさらに他の実施形態を示す図であ
る。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ Ｆターム(参考） 2H092 GA11 GA13 GA21 GA24 GA28 GA30 GA32 JA00 JA06 JA07 JA48 JB01 JB04 JB05 JB11 JB21 JB23 JB25 JB31 JB71 NA13 NA29 PA01 PA06 5F038 CA02 CA03 CA10 EZ20 5F064 DD05 DD15 DD20 DD42 FF04 FF36 FF48

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 集積回路ダイであって、 基板と、 前記集積回路ダイの集積回路を電子デバイスの収容部に結合する複数のインタ
    フェース・パッドと を備え、前記電子デバイスが前記収容部に対する複数の取付け方向のうちの任
    意の方向で前記収容部に取り付けられた前記集積回路ダイとともに動作するよう
    に、前記複数のインタフェース・パッドが基板中に配列される集積回路ダイ。
  2. 【請求項２】 前記集積回路ダイの物理形状が、前記収容部に対する前記複
    数の取付け方向のうちの任意の方向で前記集積回路ダイを前記収容部に取り付け
    ることが可能な形状である請求項１に記載の集積回路ダイ。
  3. 【請求項３】 前記集積回路ダイが前記収容部に取り付けられている前記収
    容部に対する前記複数の取付け方向とは無関係に、前記複数のインタフェース・
    パッドの各々が所定の機能を前記電子デバイスに与える請求項１に記載の集積回
    路ダイ。
  4. 【請求項４】 基板がシリコンからなる請求項１に記載の集積回路ダイ。
  5. 【請求項５】 前記集積回路ダイがＭ重の対称性を有し、かつ、前記集積回
    路ダイの内部レイアウトがＮ重の対称性を有し、ＭとＮとは同数ではない請求項
    １に記載の集積回路ダイ。
  6. 【請求項６】 前記複数のインタフェース・パッドの各々が、前記集積回路
    ダイ内に配置される集積回路に結合されるビアを備える請求項１に記載の集積回
    路ダイ。
  7. 【請求項７】 前記集積回路が、前記複数のインタフェース・パッドの各々
    の間に結合された複数の集積回路デバイスを備える、求項１に記載の集積回路ダ
    イ。
  8. 【請求項８】 前記複数のインタフェース・パッドの第１のインタフェース
    ・パッドに結合された前記電子デバイスの第１の信号が、前記インタフェース・
    パッドの第３のインタフェース・パッドに結合された前記電子デバイスの第２の
    信号に応じて、前記複数のインタフェース・パッドの第２のインタフェース・パ
    ッドで生成される請求項１に記載の集積回路ダイ。
  9. 【請求項９】 前記複数のインタフェース・パッドの第１のインタフェース
    ・パッドに結合された前記電子デバイスの第１の信号が、前記複数のインタフェ
    ース・パッドの第３および第４のインタフェース・パッドにそれぞれ結合された
    前記電子デバイスの第２および第３の信号に応じて、前記複数のインタフェース
    ・パッドの第２のインタフェース・パッドで生成される請求項１に記載の集積回
    路ダイ。
  10. 【請求項１０】 前記複数のインタフェース・パッドの第１のインタフェー
    ス・パッドが第１の電位以下になると、前記基板を前記複数のインタフェース・
    パッドの前記第１のインタフェース・パッドに選択的に結合し、前記基板を前記
    第１の電位以下に維持する請求項１に記載の集積回路ダイ。
  11. 【請求項１１】 前記複数のインタフェース・パッドの第２のインタフェー
    ス・パッドに結合された信号に応じて、前記基板を前記複数のインタフェース・
    パッドの第１のインタフェース・パッドに選択的に結合し、前記基板を第１の電
    位以下に維持する請求項１に記載の集積回路ダイ。
  12. 【請求項１２】 電子デバイスを動作させる方法であって、前記方法は、 集積回路ダイの集積回路を前記電子デバイスの収容部に結合するために、機能
    的に対称なパターンで前記集積回路ダイの基板中に物理的に配列された複数のイ
    ンタフェース・パッドを有する集積回路ダイを形成するステップと、 前記集積回路ダイを、前記収容部に対する複数の取付け方向のうちの任意の方
    向で前記収容部に取り付けるステップと を含む、電子デバイスを動作させる方法。
  13. 【請求項１３】 前記集積回路ダイを、前記収容部に対する前記複数の取付
    け方向のうちの任意の方向で前記収容部に取り付けることができるように、前記
    集積回路ダイおよび前記収容部を形状化する追加ステップを含む請求項１２に記
    載の方法。
  14. 【請求項１４】 前記集積回路ダイ内に配置された集積回路を、前記集積回
    路ダイとは異なる対称性でレイアウト化する追加ステップを含む請求項１２に記
    載の方法。
  15. 【請求項１５】 前記集積回路ダイ内に配置された集積回路を、前記複数の
    インタフェース・パッド内に含まれている複数のビアを介して前記電子デバイス
    に結合する追加ステップを含む請求項１２に記載の方法。
  16. 【請求項１６】 前記電子デバイスの第２のノードにおける第２の信号、お
    よび、前記電子デバイスの第３のノードにおける第３の信号に応じて、第１の信
    号を前記電子デバイスの第１のノード上に駆動する追加ステップを含み、前記電
    子デバイスの前記第１、第２および第３のノードは、前記集積回路ダイが、前記
    複数の取付け方向のうちの任意の方向で前記収容部に取り付けられると、前記集
    積回路ダイの前記複数のインタフェース・パッドの第１、第２および第３のイン
    タフェース・パッドにそれぞれ結合される請求項１２に記載の方法。
  17. 【請求項１７】 前記第１の信号が前記第２の信号である請求項１６に記載
    の方法。
  18. 【請求項１８】 前記インタフェース・パッドが第１の電位にあるときに、
    前記集積回路ダイの基板を前記第１の電位に維持するために、前記集積回路ダイ
    の前記基板を前記複数のインタフェース・パッドの１つに選択的に結合する追加
    ステップを含む請求項１２に記載の方法。
  19. 【請求項１９】 前記複数のインタフェース・パッドの１つが第１の電位に
    あるときに、前記集積回路ダイの基板を前記第１の電位に維持するために、前記
    集積回路ダイの前記基板を前記複数のインタフェース・パッドの１つに選択的に
    結合する追加ステップを含む請求項１２に記載の方法。
  20. 【請求項２０】 前記複数のインタフェース・パッドの他の１つが第２の電
    位にあるときに、前記集積回路ダイの基板を前記第１の電位に維持するために、
    前記集積回路ダイの前記基板を前記複数のインタフェース・パッドの１つに選択
    的に結合する追加ステップを含む請求項１２に記載の方法。
  21. 【請求項２１】 電子デバイスであって、 前記電子デバイスの基板中の複数のインタフェース・パッドを含む収容部と、 集積回路ダイの集積回路を前記収容部に結合する複数のダイのインターフェー
    ス・パッドを有する集積回路ダイと を備え、前記複数のダイのインタフェース・パッドおよび収容部のインタフェ
    ース・パッドは、前記電子デバイスが、前記収容部に対する複数の方向のうちの
    任意の方向で前記複数の収容部のインタフェース・パッドと係合する前記複数の
    ダイのインタフェース・パッドとともに動作するように、互いに機能的に対称な
    パターンで配列される電子デバイス。
  22. 【請求項２２】 前記収容部および前記集積回路ダイが、互いにコンパチブ
    ルな物理形状を有し、前記集積回路ダイを、前記収容部に対する前記複数の取付
    け方向のうちの任意の方向で前記収容部に取り付けることができる請求項２１に
    記載の電子デバイス。
  23. 【請求項２３】 前記複数のダイのインターフェース・パッドが前記複数の
    収容部のインタフェース・パッドと係合するその収容部に対する前記複数の方向
    とは無関係に、前記複数のダイのインターフェース・パッドの各々が所定の機能
    を前記電子デバイスに与える請求項２１に記載の電子デバイス。
  24. 【請求項２４】 前記集積回路ダイがＭ重の対称性を有し、かつ、前記集積
    回路ダイの内部レイアウトがＮ重の対称性を有し、ＭとＮとは同数ではない請求
    項２１に記載の電子デバイス。
  25. 【請求項２５】 前記集積回路ダイが、前記電子デバイスの第２の信号に応
    じて、前記電子デバイス中の第１の信号を切り換えるスイッチ回路を含む請求項
    ２１に記載の電子デバイス。
  26. 【請求項２６】 前記集積回路ダイが、第２の信号に応じて前記電子デバイ
    ス中の第１の信号を維持する記憶回路を含む請求項２１に記載の電子デバイス。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530723A (ja) * 2008-08-14 2011-12-22 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップ駆動機構を内蔵しているディスプレイデバイス
JP2012507759A (ja) * 2008-11-04 2012-03-29 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレット及び適応可能な相互接続を有するデバイス
JP2012508900A (ja) * 2008-11-17 2012-04-12 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレット及びハイブリッドドライブを備えるディスプレイデバイス
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割
JP2012525608A (ja) * 2009-04-29 2012-10-22 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 向きを付けられたチップレット及びバスを有するチップレットディスプレイ

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3840926B2 (ja) * 2000-07-07 2006-11-01 セイコーエプソン株式会社 有機ｅｌ表示体及びその製造方法、並びに電子機器
US6980184B1 (en) 2000-09-27 2005-12-27 Alien Technology Corporation Display devices and integrated circuits
US20070253020A1 (en) * 2000-10-06 2007-11-01 Hull Thomas R System and method for visual representation and manipulation of page features on a production printer
US7199527B2 (en) 2000-11-21 2007-04-03 Alien Technology Corporation Display device and methods of manufacturing and control
US20020149107A1 (en) * 2001-02-02 2002-10-17 Avery Dennison Corporation Method of making a flexible substrate containing self-assembling microstructures
US6291266B1 (en) * 2000-11-29 2001-09-18 Hrl Laboratories, Llc Method for fabricating large area flexible electronics
US6794221B2 (en) 2000-11-29 2004-09-21 Hrl Laboratories, Llc Method of placing elements into receptors in a substrate
US6611237B2 (en) * 2000-11-30 2003-08-26 The Regents Of The University Of California Fluidic self-assembly of active antenna
US6951596B2 (en) 2002-01-18 2005-10-04 Avery Dennison Corporation RFID label technique
US6606247B2 (en) * 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
JP2003005212A (ja) * 2001-06-20 2003-01-08 Seiko Instruments Inc 単結晶シリコントランジスタ素子を有する液晶表示装置およびその製造方法
US6727970B2 (en) 2001-06-25 2004-04-27 Avery Dennison Corporation Method of making a hybrid display device having a rigid substrate and a flexible substrate
US6856086B2 (en) 2001-06-25 2005-02-15 Avery Dennison Corporation Hybrid display device
US6657289B1 (en) * 2001-07-13 2003-12-02 Alien Technology Corporation Apparatus relating to block configurations and fluidic self-assembly processes
US6590346B1 (en) * 2001-07-16 2003-07-08 Alien Technology Corporation Double-metal background driven displays
US6731353B1 (en) * 2001-08-17 2004-05-04 Alien Technology Corporation Method and apparatus for transferring blocks
US6885032B2 (en) 2001-11-21 2005-04-26 Visible Tech-Knowledgy, Inc. Display assembly having flexible transistors on a flexible substrate
US6844673B1 (en) 2001-12-06 2005-01-18 Alien Technology Corporation Split-fabrication for light emitting display structures
AU2002354445A1 (en) * 2001-12-07 2003-06-17 Sharp Kabushiki Kaisha Display apparatus using bidirectional two-terminal element and display apparatus manufacturing method
US7214569B2 (en) 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
JP2004062152A (ja) * 2002-06-03 2004-02-26 Sharp Corp 双方向二端子素子を用いた表示装置およびその製造方法
US6811815B2 (en) 2002-06-14 2004-11-02 Avery Dennison Corporation Method for roll-to-roll deposition of optically transparent and high conductivity metallic thin films
US20060014322A1 (en) * 2002-07-11 2006-01-19 Craig Gordon S Methods and apparatuses relating to block configurations and fluidic self-assembly processes
US6867983B2 (en) * 2002-08-07 2005-03-15 Avery Dennison Corporation Radio frequency identification device and method
US6764885B2 (en) 2002-10-17 2004-07-20 Avery Dennison Corporation Method of fabricating transistor device
US6940408B2 (en) 2002-12-31 2005-09-06 Avery Dennison Corporation RFID device and method of forming
US7225992B2 (en) * 2003-02-13 2007-06-05 Avery Dennison Corporation RFID device tester and method
WO2004080887A1 (en) * 2003-03-07 2004-09-23 Massachusetts Institute Of Technology Three dimensional mecrofabrication
US7253735B2 (en) 2003-03-24 2007-08-07 Alien Technology Corporation RFID tags and processes for producing RFID tags
US7059518B2 (en) * 2003-04-03 2006-06-13 Avery Dennison Corporation RFID device detection system and method
US7652636B2 (en) * 2003-04-10 2010-01-26 Avery Dennison Corporation RFID devices having self-compensating antennas and conductive shields
US7501984B2 (en) * 2003-11-04 2009-03-10 Avery Dennison Corporation RFID tag using a surface insensitive antenna structure
US7930815B2 (en) 2003-04-11 2011-04-26 Avery Dennison Corporation Conductive pattern and method of making
US20040200061A1 (en) * 2003-04-11 2004-10-14 Coleman James P. Conductive pattern and method of making
US7244326B2 (en) * 2003-05-16 2007-07-17 Alien Technology Corporation Transfer assembly for manufacturing electronic devices
US7324061B1 (en) 2003-05-20 2008-01-29 Alien Technology Corporation Double inductor loop tag antenna
US7265803B2 (en) * 2003-08-27 2007-09-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Reconfigurable logic through deposition of organic pathways
CN102004393B (zh) * 2004-04-27 2013-05-01 伊利诺伊大学评议会 用于软光刻法的复合构图设备
US20080055581A1 (en) * 2004-04-27 2008-03-06 Rogers John A Devices and methods for pattern generation by ink lithography
US8217381B2 (en) 2004-06-04 2012-07-10 The Board Of Trustees Of The University Of Illinois Controlled buckling structures in semiconductor interconnects and nanomembranes for stretchable electronics
US7799699B2 (en) 2004-06-04 2010-09-21 The Board Of Trustees Of The University Of Illinois Printable semiconductor structures and related methods of making and assembling
KR101260981B1 (ko) 2004-06-04 2013-05-10 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 인쇄가능한 반도체소자들의 제조 및 조립방법과 장치
US7943491B2 (en) 2004-06-04 2011-05-17 The Board Of Trustees Of The University Of Illinois Pattern transfer printing by kinetic control of adhesion to an elastomeric stamp
US7521292B2 (en) 2004-06-04 2009-04-21 The Board Of Trustees Of The University Of Illinois Stretchable form of single crystal silicon for high performance electronics on rubber substrates
US7307527B2 (en) * 2004-07-01 2007-12-11 Avery Dennison Corporation RFID device preparation system and method
US20070007637A1 (en) * 2004-08-12 2007-01-11 Marinov Valery R Multi-layered substrate assembly with vialess electrical interconnect scheme
US7501955B2 (en) * 2004-09-13 2009-03-10 Avery Dennison Corporation RFID device with content insensitivity and position insensitivity
US7551141B1 (en) 2004-11-08 2009-06-23 Alien Technology Corporation RFID strap capacitively coupled and method of making same
US7353598B2 (en) 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7452748B1 (en) 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
US7385284B2 (en) 2004-11-22 2008-06-10 Alien Technology Corporation Transponder incorporated into an electronic device
US7688206B2 (en) 2004-11-22 2010-03-30 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
WO2006071806A2 (en) * 2004-12-27 2006-07-06 Quantum Paper, Inc. Addressable and printable emissive display
US8383436B2 (en) * 2005-01-24 2013-02-26 Panasonic Corporation Manufacturing method for semiconductor chips, and semiconductor chip
US8390537B2 (en) * 2005-03-11 2013-03-05 The Invention Science Fund I, Llc Method of assembling displays on substrates
US8300007B2 (en) * 2005-03-11 2012-10-30 The Invention Science Fund I, Llc Self assembling display with substrate
US7662008B2 (en) * 2005-04-04 2010-02-16 Searete Llc Method of assembling displays on substrates
US8711063B2 (en) 2005-03-11 2014-04-29 The Invention Science Fund I, Llc Self assembly of elements for displays
US7990349B2 (en) * 2005-04-22 2011-08-02 The Invention Science Fund I, Llc Superimposed displays
US9153163B2 (en) * 2005-03-11 2015-10-06 The Invention Science Fund I, Llc Self assembly of elements for displays
US8334819B2 (en) * 2005-03-11 2012-12-18 The Invention Science Fund I, Llc Superimposed displays
US7977130B2 (en) * 2006-08-03 2011-07-12 The Invention Science Fund I, Llc Method of assembling displays on substrates
US20060202944A1 (en) * 2005-03-11 2006-09-14 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Elements for self assembling displays
US8860635B2 (en) * 2005-04-04 2014-10-14 The Invention Science Fund I, Llc Self assembling display with substrate
US7906722B2 (en) 2005-04-19 2011-03-15 Palo Alto Research Center Incorporated Concentrating solar collector with solid optical element
US7542301B1 (en) 2005-06-22 2009-06-02 Alien Technology Corporation Creating recessed regions in a substrate and assemblies having such recessed regions
US20070031992A1 (en) * 2005-08-05 2007-02-08 Schatz Kenneth D Apparatuses and methods facilitating functional block deposition
EP3168790B1 (en) * 2005-08-22 2019-05-08 Avery Dennison Retail Information Services, LLC Method of making rfid devices
CN101310373B (zh) * 2005-09-29 2012-01-25 松下电器产业株式会社 电子电路构成部件的装配方法
US7765949B2 (en) 2005-11-17 2010-08-03 Palo Alto Research Center Incorporated Extrusion/dispensing systems and methods
US7799371B2 (en) 2005-11-17 2010-09-21 Palo Alto Research Center Incorporated Extruding/dispensing multiple materials to form high-aspect ratio extruded structures
US20070107773A1 (en) 2005-11-17 2007-05-17 Palo Alto Research Center Incorporated Bifacial cell with extruded gridline metallization
US7154283B1 (en) 2006-02-22 2006-12-26 Avery Dennison Corporation Method of determining performance of RFID devices
JP2009528254A (ja) 2006-03-03 2009-08-06 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ 空間的に配列したナノチューブ及びナノチューブアレイの作製方法
US7855335B2 (en) 2006-04-26 2010-12-21 Palo Alto Research Center Incorporated Beam integration for concentrating solar collector
US7851693B2 (en) 2006-05-05 2010-12-14 Palo Alto Research Center Incorporated Passively cooled solar concentrating photovoltaic device
US8322025B2 (en) 2006-11-01 2012-12-04 Solarworld Innovations Gmbh Apparatus for forming a plurality of high-aspect ratio gridline structures
US8226391B2 (en) 2006-11-01 2012-07-24 Solarworld Innovations Gmbh Micro-extrusion printhead nozzle with tapered cross-section
US7780812B2 (en) 2006-11-01 2010-08-24 Palo Alto Research Center Incorporated Extrusion head with planarized edge surface
US7922471B2 (en) 2006-11-01 2011-04-12 Palo Alto Research Center Incorporated Extruded structure with equilibrium shape
US7638438B2 (en) 2006-12-12 2009-12-29 Palo Alto Research Center Incorporated Solar cell fabrication using extrusion mask
US7928015B2 (en) 2006-12-12 2011-04-19 Palo Alto Research Center Incorporated Solar cell fabrication using extruded dopant-bearing materials
US7972875B2 (en) 2007-01-17 2011-07-05 The Board Of Trustees Of The University Of Illinois Optical systems fabricated by printing-based assembly
US20080185039A1 (en) 2007-02-02 2008-08-07 Hing Wah Chan Conductor fabrication for optical element
US7954449B2 (en) 2007-05-08 2011-06-07 Palo Alto Research Center Incorporated Wiring-free, plumbing-free, cooled, vacuum chuck
US8384630B2 (en) * 2007-05-31 2013-02-26 Nthdegree Technologies Worldwide Inc Light emitting, photovoltaic or other electronic apparatus and system
US9425357B2 (en) 2007-05-31 2016-08-23 Nthdegree Technologies Worldwide Inc. Diode for a printable composition
US9343593B2 (en) 2007-05-31 2016-05-17 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US8889216B2 (en) * 2007-05-31 2014-11-18 Nthdegree Technologies Worldwide Inc Method of manufacturing addressable and static electronic displays
US8846457B2 (en) 2007-05-31 2014-09-30 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US9534772B2 (en) 2007-05-31 2017-01-03 Nthdegree Technologies Worldwide Inc Apparatus with light emitting diodes
US9018833B2 (en) 2007-05-31 2015-04-28 Nthdegree Technologies Worldwide Inc Apparatus with light emitting or absorbing diodes
US8877101B2 (en) 2007-05-31 2014-11-04 Nthdegree Technologies Worldwide Inc Method of manufacturing a light emitting, power generating or other electronic apparatus
US8809126B2 (en) 2007-05-31 2014-08-19 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US9419179B2 (en) 2007-05-31 2016-08-16 Nthdegree Technologies Worldwide Inc Diode for a printable composition
US8133768B2 (en) * 2007-05-31 2012-03-13 Nthdegree Technologies Worldwide Inc Method of manufacturing a light emitting, photovoltaic or other electronic apparatus and system
US8415879B2 (en) 2007-05-31 2013-04-09 Nthdegree Technologies Worldwide Inc Diode for a printable composition
US8852467B2 (en) 2007-05-31 2014-10-07 Nthdegree Technologies Worldwide Inc Method of manufacturing a printable composition of a liquid or gel suspension of diodes
US8674593B2 (en) 2007-05-31 2014-03-18 Nthdegree Technologies Worldwide Inc Diode for a printable composition
TWI723953B (zh) 2008-03-05 2021-04-11 美國伊利諾大學理事會 可延展且可折疊的電子裝置
US8470701B2 (en) * 2008-04-03 2013-06-25 Advanced Diamond Technologies, Inc. Printable, flexible and stretchable diamond for thermal management
US7992332B2 (en) 2008-05-13 2011-08-09 Nthdegree Technologies Worldwide Inc. Apparatuses for providing power for illumination of a display object
US8127477B2 (en) 2008-05-13 2012-03-06 Nthdegree Technologies Worldwide Inc Illuminating display systems
WO2010005707A1 (en) * 2008-06-16 2010-01-14 The Board Of Trustees Of The University Of Illinois Medium scale carbon nanotube thin film integrated circuits on flexible plastic substrates
US7999175B2 (en) 2008-09-09 2011-08-16 Palo Alto Research Center Incorporated Interdigitated back contact silicon solar cells with laser ablated grooves
US9289132B2 (en) 2008-10-07 2016-03-22 Mc10, Inc. Catheter balloon having stretchable integrated circuitry and sensor array
US8886334B2 (en) 2008-10-07 2014-11-11 Mc10, Inc. Systems, methods, and devices using stretchable or flexible electronics for medical applications
US8372726B2 (en) 2008-10-07 2013-02-12 Mc10, Inc. Methods and applications of non-planar imaging arrays
US8097926B2 (en) 2008-10-07 2012-01-17 Mc10, Inc. Systems, methods, and devices having stretchable integrated circuitry for sensing and delivering therapy
US8389862B2 (en) 2008-10-07 2013-03-05 Mc10, Inc. Extremely stretchable electronics
US8117983B2 (en) 2008-11-07 2012-02-21 Solarworld Innovations Gmbh Directional extruded bead control
US8080729B2 (en) 2008-11-24 2011-12-20 Palo Alto Research Center Incorporated Melt planarization of solar cell bus bars
US8960120B2 (en) 2008-12-09 2015-02-24 Palo Alto Research Center Incorporated Micro-extrusion printhead with nozzle valves
KR20100087932A (ko) * 2009-01-29 2010-08-06 삼성전기주식회사 자기 조립 단분자막을 이용한 다이 어태치 방법 및 자기 조립 단분자막을 이용하여 다이가 어태치된 패키지 기판
TWI671811B (zh) 2009-05-12 2019-09-11 美國伊利諾大學理事會 用於可變形及半透明顯示器之超薄微刻度無機發光二極體之印刷總成
US8259095B2 (en) 2009-08-20 2012-09-04 Global Oled Technology Llc Optically testing chiplets in display device
WO2011041727A1 (en) 2009-10-01 2011-04-07 Mc10, Inc. Protective cases with integrated electronics
JP6046491B2 (ja) 2009-12-16 2016-12-21 ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ コンフォーマル電子機器を使用した生体内での電気生理学
US10441185B2 (en) 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
US9936574B2 (en) 2009-12-16 2018-04-03 The Board Of Trustees Of The University Of Illinois Waterproof stretchable optoelectronics
CN105496423A (zh) 2010-03-17 2016-04-20 伊利诺伊大学评议会 基于生物可吸收基质的可植入生物医学装置
KR101058880B1 (ko) 2010-05-07 2011-08-25 서울대학교산학협력단 액티브 소자를 구비한 ｌｅｄ 디스플레이 장치 및 그 제조방법
US8349653B2 (en) 2010-06-02 2013-01-08 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional metal interconnect technologies
US10672748B1 (en) 2010-06-02 2020-06-02 Maxim Integrated Products, Inc. Use of device assembly for a generalization of three-dimensional heterogeneous technologies integration
US8884156B2 (en) 2010-11-29 2014-11-11 Palo Alto Research Center Incorporated Solar energy harvesting device using stimuli-responsive material
US8040609B1 (en) 2010-11-29 2011-10-18 Palo Alto Research Center Incorporated Self-adjusting solar light transmission apparatus
WO2012097163A1 (en) 2011-01-14 2012-07-19 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
WO2012158709A1 (en) 2011-05-16 2012-11-22 The Board Of Trustees Of The University Of Illinois Thermally managed led arrays assembled by printing
WO2012166686A2 (en) 2011-05-27 2012-12-06 Mc10, Inc. Electronic, optical and/or mechanical apparatus and systems and methods for fabricating same
WO2012167096A2 (en) 2011-06-03 2012-12-06 The Board Of Trustees Of The University Of Illinois Conformable actively multiplexed high-density surface electrode array for brain interfacing
WO2013089867A2 (en) 2011-12-01 2013-06-20 The Board Of Trustees Of The University Of Illinois Transient devices designed to undergo programmable transformations
WO2013149181A1 (en) 2012-03-30 2013-10-03 The Board Of Trustees Of The University Of Illinois Appendage mountable electronic devices conformable to surfaces
US8752380B2 (en) 2012-05-22 2014-06-17 Palo Alto Research Center Incorporated Collapsible solar-thermal concentrator for renewable, sustainable expeditionary power generator system
US9171794B2 (en) 2012-10-09 2015-10-27 Mc10, Inc. Embedding thin chips in polymer
US10312731B2 (en) 2014-04-24 2019-06-04 Westrock Shared Services, Llc Powered shelf system for inductively powering electrical components of consumer product packages
EP3304430A4 (en) 2015-06-01 2019-03-06 The Board of Trustees of the University of Illionis MINIATURIZED ELECTRONIC SYSTEMS HAVING WIRELESS POWER CAPACITIES AND NEAR FIELD COMMUNICATION
BR112017025616A2 (pt) 2015-06-01 2018-08-07 Univ Illinois abordagem alternativa à captação de uv
US10925543B2 (en) 2015-11-11 2021-02-23 The Board Of Trustees Of The University Of Illinois Bioresorbable silicon electronics for transient implants
CN105826247B (zh) * 2016-05-05 2018-11-09 上海集成电路研发中心有限公司 一种基于水流自组装技术的芯片互连布线方法
US20220285188A1 (en) * 2021-03-02 2022-09-08 Samsung Electronics Co., Ltd. Display transfer structure including light emitting elements and transferring method of light emitting elements
WO2022193844A1 (zh) * 2021-03-15 2022-09-22 华为技术有限公司 集成电路、芯片和电子设备
EP4385066A1 (en) 2021-08-09 2024-06-19 X-Celeprint Limited Integrated-circuit module collection and deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921055A (ja) * 1982-07-26 1984-02-02 Nec Corp 半導体装置
JPH0393258A (ja) * 1989-08-31 1991-04-18 Hughes Aircraft Co デイスクリートチップを使用した３次元集積回路構成
JPH09120943A (ja) * 1995-06-07 1997-05-06 Univ California 基板上に微細構造を組み付ける方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4677528A (en) * 1984-05-31 1987-06-30 Motorola, Inc. Flexible printed circuit board having integrated circuit die or the like affixed thereto
US4817850A (en) 1988-03-28 1989-04-04 Hughes Aircraft Company Repairable flip-chip bumping
US5138436A (en) * 1990-11-16 1992-08-11 Ball Corporation Interconnect package having means for waveguide transmission of rf signals
JPH05100635A (ja) 1991-10-07 1993-04-23 Nec Corp アクテイブマトリクス型液晶デイスプレイの駆動用集積回路と駆動方法
US5627557A (en) 1992-08-20 1997-05-06 Sharp Kabushiki Kaisha Display apparatus
JP2795788B2 (ja) * 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
JPH06310558A (ja) 1993-04-20 1994-11-04 Sanyo Electric Co Ltd Ｉｃチップ
US5703617A (en) 1993-10-18 1997-12-30 Crystal Semiconductor Signal driver circuit for liquid crystal displays
US5455741A (en) * 1993-10-26 1995-10-03 Pulse Engineering, Inc. Wire-lead through hole interconnect device
US5573172A (en) * 1993-11-08 1996-11-12 Sawtek, Inc. Surface mount stress relief hidden lead package device and method
US5545291A (en) 1993-12-17 1996-08-13 The Regents Of The University Of California Method for fabricating self-assembling microstructures
US5572211A (en) 1994-01-18 1996-11-05 Vivid Semiconductor, Inc. Integrated circuit for driving liquid crystal display using multi-level D/A converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5921055A (ja) * 1982-07-26 1984-02-02 Nec Corp 半導体装置
JPH0393258A (ja) * 1989-08-31 1991-04-18 Hughes Aircraft Co デイスクリートチップを使用した３次元集積回路構成
JPH09120943A (ja) * 1995-06-07 1997-05-06 Univ California 基板上に微細構造を組み付ける方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011530723A (ja) * 2008-08-14 2011-12-22 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップ駆動機構を内蔵しているディスプレイデバイス
JP2012507759A (ja) * 2008-11-04 2012-03-29 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレット及び適応可能な相互接続を有するデバイス
JP2012508900A (ja) * 2008-11-17 2012-04-12 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー チップレット及びハイブリッドドライブを備えるディスプレイデバイス
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割
JP2012525608A (ja) * 2009-04-29 2012-10-22 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー 向きを付けられたチップレット及びバスを有するチップレットディスプレイ

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