JPS63109379A - 半導体装置のテスト用補助回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置のテスト容易化設計に関し、所
謂スキャンパス方式のテスト用補助回路の改良に関する
ものである。

〔従来の技術〕

第３図は、従来のスキャンバス方式のテスト用補助回路
を示す構成図である。図において、１はスキャンレジス
タであり、２はそのパラレル入力端子、３はそのパラレ
ル出力端子、４はそのモード切換端子、５はそのシリア
ル入力端子、６はそのクロック端子、７はそのシリアル
出力端子である。

次に動作について説明する。スキャンレジスタ１は複数
個直列に接続されシフトレジスタ１００を構成している
。モード切換端子４をシリアルシフトモードに設定する
事により、クロック端子６にクロックが与えられる毎に
シリアルシフトを行ない、シリアル出力端子７にシフト
アウトビットを出力するとともにシリアル入力端子５か
らデータをシフトインする。

一方、モード切換端子４をパラレル入力モードに設定す
る事により、クロック端子６にクロックが与えられる毎
にパラレル入力端子２に与えられているデータをスキャ
ンレジスタに取り込む、どちらのモードにおいてもスキ
ャンレジスタの保持している値はパラレル出力端子３に
出力される。

スキャンパスは、上記のような動作が行えるので、シリ
アルシフトモードでテスト用のデータをシフトインし、
パラレル出力端子を通じて被テスト回路に加え、被テス
ト回路の応答をパラレル入力モードでスキャンレジスタ
に取り込み、シリアルシフトモードでシリアル出力端子
にシフトアウトする事ができる。この為、テストに必要
な端子数が少なくて済む（第３図ではモード切換端子４
、シリアル入力端子５、クロック端子６、シリアル出力
端子７の４端子で済む）ので半導体装置を安価に構成で
き、テスト用補助回路としてよく利用されている。

〔発明が解決しようとする問題点〕

従来の半導体装置のテスト用補助回路は以上のように構
成されているので、被テスト回路が複数の機能ブロック
回路に分かれている場合には無駄なシフト動作が必要で
ありテスト時間の増大を招いていた。この問題を第４図
を用いて説明する。

第４図において、１〜７は第３図と同一または相当部分
を示す。８，９，１０．１１は半導体装置のそれぞれ別
々の機能ブロック回路を示している。第４図では、スキ
ャンパスを２つに分離し、ｎ段のスキャンパスとｍ段の
スキャンパスが直列に接続され、ｎ段のスキャンパスは
機能ブロック回路８．１０に、ｍ段のスキャンパスは機
能ブロック回路９．１１にそれぞれ接続されている。こ
のように複数の機能ブロック回路を持つ半導体装置をス
キャンパスを用いてテストする場合、次のような欠点が
ある。

即ち、機能ブロック回路１０に対してテスト用データを
ｎビット与えるにはｎ回の長フト動作で済むが、機能ブ
ロック回路１１に対してテスト用データ（ｍビット）を
与えるには（ｎ十ｍ）回のシフト動作が必要である。ま
た、機能ブロック回路９の応答データ（ｍビット）を読
み出すにはｍ回のシフト動作で済むが、機能ブロック回
路８の応答データ（ｎビット）を読み出すには（ｎ＋ｍ
）回のシフト動作が必要である。このように、情報とし
て有効なビット数以上のシフト回数が必要な場合があり
、テスト時間の増大を招き、半導体装置のテストコスト
を増大させるという問題点があったー この発明は上記のような問題点を解消するためになされ
たもので、複数の機能ブロック回路を持つ半導体装直に
おいて、不要なシフト動作を行うことなくそれぞれの機
能ブロック回路のテストが行えるスキャンパスを備え、
テスト時間の増大を抑え、安価な半導体装置を得る事の
できる半導体装置のテスト用補助回路を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明に係る半導体装置のテスト用補助回路は、最初
にシフトインするデータによりスキャンパスの段数を擬
似的に減らす事ができる構成としたものである。

〔作用〕

この発明においては、テスト用補助回路は、最初にシフ
トインするデータにより、それぞれの機能フロック回路
に接続されているスキャンパスを、定できるから、被テ
スト機能ブロック回路に無関係なスキャンパスを透過モ
ードに設定する事により、不要なシフト動作なしに被テ
スト機能ブロック回路をテストする事ができる。

〔実施例〕

以下、この発明の一実施例を図について説明する、第１
図は本発明の一実施例による半導体装置のテスト用補助
回路を示し、図において、１はスキャンレジスタ、２は
パラレル入力端子、３はパラレル出力端子、４はモード
切換端子、５はシリアル入力端子、６はクロック端子、
７はシリアル出力端子、１２ａ、１２ｂはフリップフロ
ップ、１３はリセット端子、２０は動作モード切換手段
であり、該手段２０において、１４ａ、１４ｂはセレク
タ回路、１５はＡＮＤ回路、１６はＮＯＴ回路である。

また３０はバイパス経路である。

次に動作について説明する０図中１〜６は第３　。

図と同一または相当部分を示しており、第３図の回路と
同様の動作をする。フリップフロップ１２ａ、１２ｂは
ｎ個のスキャンレジスタ１の後段に直列に接続され、ス
キャンレジスタ２とともに（ｎ＋２）段のシフトレジス
タ１００ａを構成している。最初、回路の初期化を行う
ために、モード切換端子４をシリアルシフトモードに設
定し、シリアル入力端子５に論理“０”を与えてクロッ
ク端子６にｎ回のクロックを与える事によりｎ個のスキ
ャンレジスタに論理“０１を設定する。更にリセット端
子１３をアクティブにする事によりフリップフロップ１
２ａ及び１２ｂに論理“０”を設定する。このようにし
て（ｎ＋２）段のシフトレジスタ１００ａの全ての段に
論理“０”を設定し初期化を行う。

次にスキャンバスの動作モード設定を行う為にデータを
スキャンインする。スキャンバスの動作モードの設定は
、モード切換端子４をシリアルシフトモードに設定しク
ロック端子６にクロックを与えながら、シリアル入力端
子５を通じて先ず論理″１”をシフトインする。これに
続きモード設定用のビットをシフトインする。その後、
クロックを与えシフト動作を続け、最初にシフトインし
た論理“１”がフリップフロップ１２ｂに到達すると、
ＡＮＤ回路１５とＮＯＴ回路１６とにより構成される制
御回路２０ａにより、以後フリップフロップ１２ａ、１
２ｂにクロックは与えられなくなり、クロック端子６に
クロックを与えてもフリップフロップ１２ａ、１２ｂの
データは保持される。この時、フリップフロップ１２ｂ
には論理“１“、フリップフロップ１εａには先にシフ
トインしたモード設定用のビットが設定されている。

セレクタ回路１４ｂはフリップフロップ１２ｂが論理“
０”を保持している場合、固定の論理“０”を入力する
側に切換わるように設定されて・りる。

このため、フリップフロップ１２ｂの内容が論理１１”
になるまではシリアル出力端子７は論理１０”に保持さ
れている。

上述のようにフリップフロップ１２ｂの内容が論理“１
”になるとセレクタ回路１４ｂはセレクタ回路１４ａか
らの信号を入力する側に切換わる。

この時、セレクタ回路１４ａはフリップフロップ１２ａ
が保持しているモード設定用ビットにより制御され、結
果として、シリアル入力端子５に与えられたデータをシ
リアル出力端子７に直接伝える透過モードと、従来のス
キャンバスと同様にｎ段のシフトレジスタを通じてシリ
アル入力端子５に与えられたデータをシリアル出力端子
７に伝える通常モードの２つのモードを設定する事がで
きる。

第２図は、第１図の回路を２つ用いた場合の半導体装置
の構成を示している。第２図において、２はパラレル入
力端子、３はパラレル出力端子、５ａ、５ｂはシリアル
入力端子、？ａ、７ｂはシリアル出力端子、６はクロッ
ク端子、８，９．１０．１１はそれぞれ別々の機能ブロ
ック回路、１３はリセット端子、１７ａ、１７ｂは第１
図と同様のテスト用補助回路であり、図中にはｎ個のス
キャンレジスタを持つものを示している。

最初、先に示したものと同様の方法によってｍ個のスキ
ャンレジスタを持つテスト用補助回路を透過モードに設
定し、ｎ個のスキャンレジスタを持つテスト用補助回路
を通常モードに設定すれば、機能ブロック回路８の応答
を読出すのにｎ回のシフト動作で済む（従来の回路では
（ｎ＋ｍ）回のシフト動作が必要）、但し機能ブロック
回路１０にテスト用データを与えるのにｎ回のシフト動
作が必要なのは従来と同じである。また、逆にｎ個のス
キャンレジスタを持つテスト用補助回路を透過モードに
設定し、ｍ個のスキャンレジスタを持つテスト用補助回
路を通常モードに設定すれば、機能ブロック１１にテス
ト用データを与えるのにｍ回のシフト動作で済む（従来
の回路では（ｎ＋ｍ）回のシフト動作が必要）。

機能ブロック回路９の応答の読み出しにｍ回のシフト動
作が必要なのは従来と同じである。このように最初にシ
フトインするデータによりテスト補助回路のモード設定
が行え、スキャンパスの段数を擬似的に減らす事ができ
るので、不要なシフト動作を行わずにテストが行え、結
果として半導体装置のテスト時間、テストコストを減少
させる事ができる。

なお、上記実施例ではリセット端子を設けたものを示し
たが、２相のクロックによりシフト動作を行うスキャン
パスを用いたテスト用補助回路では、通常のシフト動作
時には２相のクロックは同時にはアクティブにならない
ので、この事を利用し２相のクロックが同時にアクティ
ブになった時にテスト補助回路のリセットを行う事ので
きるような構成とすれば、リセット端子が不要となり一
層安価な半導体装置を得る事ができる。

〔発明の効果〕

以上のように、この発明に係る半導体装置のテスト用補
助回路によれば、最初にシフトインするデータの指定に
よりスキャンパスの段数を擬似的に減らす事ができるの
で、テスト時に不要なシフト動作を避け、テスト時間を
短縮でき、テストコストを下げ、安価な半導体装置を得
る事ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置のテスト
用補助回路を示す図、第２図は第１図のテスト用補助回
路を用いた半導体装置の構成図、第３図は従来のテスト
用補助回路を示す図、第４図は第３図の従来のテスト用
補助回路を用いた半導体装置の構成図である。 図中、１はスキャンレジスタ、１００ａはシフトレジス
タ、２はパラレル入力端子、３はパラレル出力端子、４
はモード切換端子、５．５ａ、５ｂはシリアル入力端子
、６はクロック端子、７゜？ａ、７ｂはシリアル出力端
子、８，９．１０゜１１はそれぞれ機能ブロック回路、
１２ａ、１２ｂはフリップフロップ、１３はリセット端
子、１４ａ、１４ｂはセレクタ回路、１５はＡＮＤ回路
、１６はＮ０７回路、２０は動作モード切換手段、３０
はバイパス経路、１７ａ、１７ｂは第１図のテスト用補
助回路を示す。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）相互に直列接続された複数個のスキャンレジスタ
   を有しシリアル入力されたテストデータを並列データに
   変換して被テスト回路に出力して被テスト回路の応答で
   あるパラレルデータをシリアルデータに変換して出力す
   るためのシフトレジスタと、 上記シフトレジスタのシリアル入力データを本テスト用
   補助回路のシリアル出力端子に直接出力するためのバイ
   パス経路と、 上記シフトレジスタにテストに先立ってシフトインされ
   る動作モード設定用データの種類に応じて上記シフトレ
   ジスタのシリアル出力または上記バイパス経路からのデ
   ータのいずれか一方が本テスト用補助回路のシリアル出
   力データとなるよう本テスト用補助回路の動作モードを
   切換える動作モード切換手段とを備えたことを特徴とす
   る半導体装置のテスト用補助回路。
2. （２）上記シフトレジスタは２相クロックによりシフト
   動作を行うものであり、 上記動作モード切換手段は上記２相クロックが２相とも
   アクティブな時に初期化されることを特徴とする特許請
   求の範囲第１項記載の半導体装置のテスト用補助回路。