JPH11249906A - 割り込み処理回路 - Google Patents
割り込み処理回路Info
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- JPH11249906A JPH11249906A JP10049437A JP4943798A JPH11249906A JP H11249906 A JPH11249906 A JP H11249906A JP 10049437 A JP10049437 A JP 10049437A JP 4943798 A JP4943798 A JP 4943798A JP H11249906 A JPH11249906 A JP H11249906A
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- 238000000034 method Methods 0.000 claims description 7
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- 238000009825 accumulation Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
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- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
(57)【要約】
【課題】 割り込みイベントの発生とその読み出しタイ
ミングとが重なっても、割込情報を正しくデータ処理装
置に送出することが出来る割り込み処理回路を提供する
ことを目的とする。 【解決手段】 割り込みイベントを示すイベント信号を
割り込みイベントの発生又はデータ処理装置におけるデ
ータ処理の開始タイミングに応じて取り込んで保持し、
更にこの保持した信号を次の上記開始タイミングに応じ
て取り込んで保持しこれをデータ処理装置からの読出信
号に応じてデータ処理装置に送出する。
ミングとが重なっても、割込情報を正しくデータ処理装
置に送出することが出来る割り込み処理回路を提供する
ことを目的とする。 【解決手段】 割り込みイベントを示すイベント信号を
割り込みイベントの発生又はデータ処理装置におけるデ
ータ処理の開始タイミングに応じて取り込んで保持し、
更にこの保持した信号を次の上記開始タイミングに応じ
て取り込んで保持しこれをデータ処理装置からの読出信
号に応じてデータ処理装置に送出する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理装置と
協同して割り込み処理を実施する割り込み処理回路に関
する。
協同して割り込み処理を実施する割り込み処理回路に関
する。
【０００２】
【従来の技術】マイクロコンピュータの如き所定周期の
処理タイミング毎にデータ処理を行うデータ処理装置で
は、その周辺装置に対して読出信号を送出することによ
り、この周辺装置で得られたイベントを送出させこれを
取り込むようにしている。ところが、割り込みの如きイ
ベントは、データ処理装置側の処理タイミングとは非同
期にて発生するので、この割り込みイベントの発生する
タイミングと、それをデータ処理装置側に読み出すタイ
ミングとが重なる場合が生じる。
処理タイミング毎にデータ処理を行うデータ処理装置で
は、その周辺装置に対して読出信号を送出することによ
り、この周辺装置で得られたイベントを送出させこれを
取り込むようにしている。ところが、割り込みの如きイ
ベントは、データ処理装置側の処理タイミングとは非同
期にて発生するので、この割り込みイベントの発生する
タイミングと、それをデータ処理装置側に読み出すタイ
ミングとが重なる場合が生じる。
【０００３】この際、かかる割り込みイベントの読み出
しが為されている期間中に、この割り込みイベント自体
が変化してしまうと、データ処理装置側ではこれを正し
く読み取れないという問題が発生する。
しが為されている期間中に、この割り込みイベント自体
が変化してしまうと、データ処理装置側ではこれを正し
く読み取れないという問題が発生する。
【０００４】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、例え割り込みイベン
トの発生とその読み出しタイミングとが重なっても、割
込情報を正しくデータ処理装置に送出することが出来る
割り込み処理回路を提供することを目的とする。
を解決すべくなされたものであり、例え割り込みイベン
トの発生とその読み出しタイミングとが重なっても、割
込情報を正しくデータ処理装置に送出することが出来る
割り込み処理回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明による割り込み処
理回路は、所定周期毎にデータ処理を行うデータ処理装
置と協同して割り込み処理を行う割り込み処理回路であ
って、割り込みイベントを示すイベント信号を前記割り
込みイベントの発生又は前記データ処理の開始タイミン
グに応じて取り込みこれを保持する第１保持手段と、前
記開始タイミングに応じて前記第１保持手段に保持され
た信号を取り込みこれを保持する第２保持手段と、前記
第２保持手段に保持されている信号を前記データ処理装
置からの読出信号に応じて前記データ処理回路に送出す
る出力手段とを有する。
理回路は、所定周期毎にデータ処理を行うデータ処理装
置と協同して割り込み処理を行う割り込み処理回路であ
って、割り込みイベントを示すイベント信号を前記割り
込みイベントの発生又は前記データ処理の開始タイミン
グに応じて取り込みこれを保持する第１保持手段と、前
記開始タイミングに応じて前記第１保持手段に保持され
た信号を取り込みこれを保持する第２保持手段と、前記
第２保持手段に保持されている信号を前記データ処理装
置からの読出信号に応じて前記データ処理回路に送出す
る出力手段とを有する。
【０００６】
【作用】本発明による割り込み処理回路によれば、割り
込みイベントを示すイベント信号を割り込みイベントの
発生又はデータ処理装置におけるデータ処理の開始タイ
ミングに応じて取り込んで保持し、更にこの保持した信
号を次の上記開始タイミングに応じて取り込んで保持し
これをデータ処理装置からの読出信号に応じてデータ処
理装置に送出するので、例え割り込みイベントの発生と
その読み出しタイミングとが重なっても、割込情報を正
しくデータ処理装置に送出することが出来るのである。
込みイベントを示すイベント信号を割り込みイベントの
発生又はデータ処理装置におけるデータ処理の開始タイ
ミングに応じて取り込んで保持し、更にこの保持した信
号を次の上記開始タイミングに応じて取り込んで保持し
これをデータ処理装置からの読出信号に応じてデータ処
理装置に送出するので、例え割り込みイベントの発生と
その読み出しタイミングとが重なっても、割込情報を正
しくデータ処理装置に送出することが出来るのである。
【０００７】
【発明の実施の形態】図１は、本発明による割り込み処
理回路１００と、データ処理装置２００との接続状態を
示す図である。図１において、データ処理装置２００
は、例えばマイクロコンピュータの如く所定周期の処理
タイミング毎にデータ処理を行うデータ処理装置であ
る。このデータ処理装置２００は、現時点における割り
込みの発生状況を認知すべく、割り込み処理回路１００
に対して割込情報読出信号ＹＯＥを送出する。更に、デ
ータ処理装置２００は、そのデータ処理サイクルの開始
タイミングを示す処理開始タイミング信号ＲＥｎ、並び
に、このデータ処理において用いられるシステムクロッ
クＳＣＬＫを割り込み処理回路１００に送出する。
理回路１００と、データ処理装置２００との接続状態を
示す図である。図１において、データ処理装置２００
は、例えばマイクロコンピュータの如く所定周期の処理
タイミング毎にデータ処理を行うデータ処理装置であ
る。このデータ処理装置２００は、現時点における割り
込みの発生状況を認知すべく、割り込み処理回路１００
に対して割込情報読出信号ＹＯＥを送出する。更に、デ
ータ処理装置２００は、そのデータ処理サイクルの開始
タイミングを示す処理開始タイミング信号ＲＥｎ、並び
に、このデータ処理において用いられるシステムクロッ
クＳＣＬＫを割り込み処理回路１００に送出する。
【０００８】図２は、本発明による上記割り込み処理回
路１００の内部構成を示す図である。図２において、Ｄ
ラッチＤ１、Ｄ２及びアンドゲートＧ１からなるワンシ
ョット回路は、上記処理開始タイミング信号ＲＥｎの論
理レベルが"０"から"１"へと推移した際に、割込クロッ
クＷＣＬＫ１周期分の論理レベル"１"のパルス信号Ａを
発生する。尚、処理開始タイミング信号ＲＥｎは、デー
タ処理装置２００におけるデータ処理サイクルの開始タ
イミングを論理レベル"１"にて示すものである。
路１００の内部構成を示す図である。図２において、Ｄ
ラッチＤ１、Ｄ２及びアンドゲートＧ１からなるワンシ
ョット回路は、上記処理開始タイミング信号ＲＥｎの論
理レベルが"０"から"１"へと推移した際に、割込クロッ
クＷＣＬＫ１周期分の論理レベル"１"のパルス信号Ａを
発生する。尚、処理開始タイミング信号ＲＥｎは、デー
タ処理装置２００におけるデータ処理サイクルの開始タ
イミングを論理レベル"１"にて示すものである。
【０００９】オアゲートＧ２は、外部から供給されたイ
ベント信号ＡＬＭの論理レベルが"１"である期間中、又
は上記パルス信号Ａの論理レベルが"１"である期間中に
亘り論理レベル"１"のパルス信号Ｂを発生する。尚、上
記イベント信号ＡＬＭは、割り込み対象となるイベント
を示す信号であり、論理レベル"１"であればそのイベン
トが発生、論理レベル"０"であればそのイベントが非発
生状態にあることを示す。すなわち、オアゲートＧ２
は、データ処理装置２００における各データ処理の開始
タイミング、又は割込イベントの発生に応じて論理レベ
ル"１"のパルス信号Ｂを発生するのである。
ベント信号ＡＬＭの論理レベルが"１"である期間中、又
は上記パルス信号Ａの論理レベルが"１"である期間中に
亘り論理レベル"１"のパルス信号Ｂを発生する。尚、上
記イベント信号ＡＬＭは、割り込み対象となるイベント
を示す信号であり、論理レベル"１"であればそのイベン
トが発生、論理レベル"０"であればそのイベントが非発
生状態にあることを示す。すなわち、オアゲートＧ２
は、データ処理装置２００における各データ処理の開始
タイミング、又は割込イベントの発生に応じて論理レベ
ル"１"のパルス信号Ｂを発生するのである。
【００１０】第１レジスタＲ１は、２TO１セレクタＳ１
及びＤラッチＤ３から構成される。２TO１セレクタＳ１
は、論理レベル"１"のパルス信号Ｂが供給されている期
間中は、上記ＤラッチＤ３から出力された信号Ｄ及び上
記イベント信号ＡＬＭの内から上記イベント信号ＡＬＭ
を選択し、これをＤラッチＤ３に供給する。一方、論理
レベル"０"のパルス信号Ｂが供給されている期間中にお
いては、上記２TO１セレクタＳ１は、上記ＤラッチＤ３
から出力された信号Ｄを選択しこれを再びＤラッチＤ３
に供給する。ＤラッチＤ３は、かかる２TO１セレクタＳ
１から供給された信号を割り込みクロックＷＣＬＫのタ
イミングにて取り込んでこれを保持しつつ上記信号Ｄと
して２TO１セレクタＳ１及び第２レジスタＲ２に出力し
つづける。
及びＤラッチＤ３から構成される。２TO１セレクタＳ１
は、論理レベル"１"のパルス信号Ｂが供給されている期
間中は、上記ＤラッチＤ３から出力された信号Ｄ及び上
記イベント信号ＡＬＭの内から上記イベント信号ＡＬＭ
を選択し、これをＤラッチＤ３に供給する。一方、論理
レベル"０"のパルス信号Ｂが供給されている期間中にお
いては、上記２TO１セレクタＳ１は、上記ＤラッチＤ３
から出力された信号Ｄを選択しこれを再びＤラッチＤ３
に供給する。ＤラッチＤ３は、かかる２TO１セレクタＳ
１から供給された信号を割り込みクロックＷＣＬＫのタ
イミングにて取り込んでこれを保持しつつ上記信号Ｄと
して２TO１セレクタＳ１及び第２レジスタＲ２に出力し
つづける。
【００１１】つまり、上記第１レジスタＲ１は、データ
処理装置２００における各データ処理の開始タイミン
グ、又は割込イベントの発生期間中においてのみ割り込
みクロックＷＣＬＫのタイミングに応じて上記イベント
信号ＡＬＭを取り込むレジスタなのである。尚、第１レ
ジスタＲ１は、その他の期間中においては、上記イベン
ト信号ＡＬＭの取り込みを行わずに、最終的に取り込ん
だ内容を保持しつづけ、これを信号Ｄとして第２レジス
タＲ２に供給しつづける。
処理装置２００における各データ処理の開始タイミン
グ、又は割込イベントの発生期間中においてのみ割り込
みクロックＷＣＬＫのタイミングに応じて上記イベント
信号ＡＬＭを取り込むレジスタなのである。尚、第１レ
ジスタＲ１は、その他の期間中においては、上記イベン
ト信号ＡＬＭの取り込みを行わずに、最終的に取り込ん
だ内容を保持しつづけ、これを信号Ｄとして第２レジス
タＲ２に供給しつづける。
【００１２】第２レジスタＲ２は、２TO１セレクタＳ２
及びＤラッチＤ４から構成される。２TO１セレクタＳ２
は、論理レベル"１"のパルス信号Ａが供給されている期
間中は、上記ＤラッチＤ４から出力された信号Ｅ及び上
記第１レジスタＲ１から供給された信号Ｄの内から上記
信号Ｄを選択し、これをＤラッチＤ４に供給する。一
方、論理レベル"０"のパルス信号Ａが供給されている期
間中においては、上記２TO１セレクタＳ２は、上記Ｄラ
ッチＤ４から出力された信号Ｅを選択しこれを再びＤラ
ッチＤ４に供給する。ＤラッチＤ４は、かかる２TO１セ
レクタＳ２から供給された信号を割り込みクロックＷＣ
ＬＫのタイミングにて取り込んでこれを保持しつつ上記
信号Ｅとして２TO１セレクタＳ２及び出力回路ＯＵＴに
出力しつづける。
及びＤラッチＤ４から構成される。２TO１セレクタＳ２
は、論理レベル"１"のパルス信号Ａが供給されている期
間中は、上記ＤラッチＤ４から出力された信号Ｅ及び上
記第１レジスタＲ１から供給された信号Ｄの内から上記
信号Ｄを選択し、これをＤラッチＤ４に供給する。一
方、論理レベル"０"のパルス信号Ａが供給されている期
間中においては、上記２TO１セレクタＳ２は、上記Ｄラ
ッチＤ４から出力された信号Ｅを選択しこれを再びＤラ
ッチＤ４に供給する。ＤラッチＤ４は、かかる２TO１セ
レクタＳ２から供給された信号を割り込みクロックＷＣ
ＬＫのタイミングにて取り込んでこれを保持しつつ上記
信号Ｅとして２TO１セレクタＳ２及び出力回路ＯＵＴに
出力しつづける。
【００１３】つまり、上記第２レジスタＲ２は、データ
処理装置２００における各データ処理の開始タイミング
期間中においてのみ、割り込みクロックＷＣＬＫのタイ
ミングに応じて上記第１レジスタＲ１からの信号Ｄを取
り込むレジスタなのである。尚、第２レジスタＲ２は、
その他の期間中においては、上記信号Ｄの取り込みを行
わずに、最終的に取り込んだ内容を保持しつづけ、これ
を信号Ｅとして出力回路ＯＵＴに供給しつづける。
処理装置２００における各データ処理の開始タイミング
期間中においてのみ、割り込みクロックＷＣＬＫのタイ
ミングに応じて上記第１レジスタＲ１からの信号Ｄを取
り込むレジスタなのである。尚、第２レジスタＲ２は、
その他の期間中においては、上記信号Ｄの取り込みを行
わずに、最終的に取り込んだ内容を保持しつづけ、これ
を信号Ｅとして出力回路ＯＵＴに供給しつづける。
【００１４】ＤラッチＤ５及びトライステートバッファ
Ｂ１からなる出力回路ＯＵＴは、データ処理装置のシス
テムクロックＳＣＬＫのタイミングにて上記信号Ｅを取
り込んで保持する。更に、出力回路ＯＵＴは、データ処
理装置２００から論理レベル"０"の割込情報読出信号Ｙ
ＯＥが供給されると、その供給期間中に亘り、上述の如
く保持した内容を割込情報信号ＩＮＴとしてデータ処理
装置２００に送出する。
Ｂ１からなる出力回路ＯＵＴは、データ処理装置のシス
テムクロックＳＣＬＫのタイミングにて上記信号Ｅを取
り込んで保持する。更に、出力回路ＯＵＴは、データ処
理装置２００から論理レベル"０"の割込情報読出信号Ｙ
ＯＥが供給されると、その供給期間中に亘り、上述の如
く保持した内容を割込情報信号ＩＮＴとしてデータ処理
装置２００に送出する。
【００１５】クリア信号生成回路ＣＧは、割込情報読出
信号ＹＯＥが論理レベル"０"から"１"への推移に応じて
論理レベル"１"のクリア信号を発生し、これを上記Ｄラ
ッチＤ１及びＤ４各々に供給する。これらＤラッチＤ１
及びＤ４各々は、この論理レベル"１"のクリア信号ＣＬ
ｎに応じてその保持内容をリセットする。次に、かかる
図２に示されるが如き構成からなる割り込み処理回路１
００の動作の一例を図３及び図４を参照しつつ説明す
る。
信号ＹＯＥが論理レベル"０"から"１"への推移に応じて
論理レベル"１"のクリア信号を発生し、これを上記Ｄラ
ッチＤ１及びＤ４各々に供給する。これらＤラッチＤ１
及びＤ４各々は、この論理レベル"１"のクリア信号ＣＬ
ｎに応じてその保持内容をリセットする。次に、かかる
図２に示されるが如き構成からなる割り込み処理回路１
００の動作の一例を図３及び図４を参照しつつ説明す
る。
【００１６】図３は、割り込みイベントの発生（イベン
ト信号ＡＬＭが論理レベル"１"）と、その読み出しタイ
ミング（割込情報読出信号ＹＯＥが論理レベル"０"）と
がずれている場合における割り込み処理回路１００の内
部動作を示すタイムチャートである。先ず、図３に示さ
れるように、割り込みイベント発生を示す論理レベル"
１"のイベント信号ＡＬＭが供給されると、オアゲート
Ｇ２は、論理レベル"１"のパルス信号Ｂを発生してこれ
を第１レジスタＲ１に供給する。第１レジスタＲ１は、
この論理レベル"１"のパルス信号Ｂに応じて、イベント
信号ＡＬＭを取り込んでこれを保持する。この際、かか
るパルス信号Ｂが論理レベル"１"である期間中、上記イ
ベント信号ＡＬＭの論理レベルは"１"であるので、第１
レジスタＲ１は、図３に示されるが如く論理レベル"１"
の信号Ｄを第２レジスタＲ２に供給しつづける。
ト信号ＡＬＭが論理レベル"１"）と、その読み出しタイ
ミング（割込情報読出信号ＹＯＥが論理レベル"０"）と
がずれている場合における割り込み処理回路１００の内
部動作を示すタイムチャートである。先ず、図３に示さ
れるように、割り込みイベント発生を示す論理レベル"
１"のイベント信号ＡＬＭが供給されると、オアゲート
Ｇ２は、論理レベル"１"のパルス信号Ｂを発生してこれ
を第１レジスタＲ１に供給する。第１レジスタＲ１は、
この論理レベル"１"のパルス信号Ｂに応じて、イベント
信号ＡＬＭを取り込んでこれを保持する。この際、かか
るパルス信号Ｂが論理レベル"１"である期間中、上記イ
ベント信号ＡＬＭの論理レベルは"１"であるので、第１
レジスタＲ１は、図３に示されるが如く論理レベル"１"
の信号Ｄを第２レジスタＲ２に供給しつづける。
【００１７】その後、データ処理装置２００から、図３
に示されるタイミングにて論理レベル"１"の処理開始タ
イミング信号ＲＥｎが供給されると、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを第２レジスタＲ２に供給す
る。オアゲートＧ２は、かかる論理レベル"１"のパルス
信号Ａに応じて再び、論理レベル"１"のパルス信号Ｂを
発生し、これを第１レジスタＲ１に供給する。第１レジ
スタＲ１は、かかる論理レベル"１"のパルス信号Ｂに応
じてイベント信号ＡＬＭを取り込みこれを保持する。こ
の際、パルス信号Ｂが論理レベル"１"である期間中は、
上記イベント信号ＡＬＭの論理レベルは"０"であるの
で、第１レジスタＲ１は論理レベル"０"の信号Ｄを出力
することになる。第２レジスタＲ２は、論理レベル"１"
のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこ
れを保持する。この際、パルス信号Ａが論理レベル"１"
である期間中は、上記信号Ｄの論理レベルは"１"である
ので、第２レジスタＲ２は、図３に示されるように、論
理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつづけ
る。この間、データ処理装置２００からは論理レベル"
０"の割込情報読出信号ＹＯＥが供給されているので、
出力回路ＯＵＴは、上記信号Ｅによって示される論理レ
ベル"１"の信号を割込情報信号ＩＮＴとして、データ処
理装置２００に送出する。データ処理装置２００は、図
３の破線にて示されるタイミングにて、上記信号Ｅに対
応した割込情報信号ＩＮＴを取り込む。その後、割込情
報読出信号ＹＯＥの論理レベルが"０"から"１"へと推移
すると、クリア信号生成回路ＣＧは論理レベル"１"のク
リア信号ＣＬｎを生成する。これにより、上記Ｄラッチ
Ｄ１及びＤ４は共にリセットされ、信号Ｅの論理レベル
は"１"から"０"へと推移する。
に示されるタイミングにて論理レベル"１"の処理開始タ
イミング信号ＲＥｎが供給されると、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを第２レジスタＲ２に供給す
る。オアゲートＧ２は、かかる論理レベル"１"のパルス
信号Ａに応じて再び、論理レベル"１"のパルス信号Ｂを
発生し、これを第１レジスタＲ１に供給する。第１レジ
スタＲ１は、かかる論理レベル"１"のパルス信号Ｂに応
じてイベント信号ＡＬＭを取り込みこれを保持する。こ
の際、パルス信号Ｂが論理レベル"１"である期間中は、
上記イベント信号ＡＬＭの論理レベルは"０"であるの
で、第１レジスタＲ１は論理レベル"０"の信号Ｄを出力
することになる。第２レジスタＲ２は、論理レベル"１"
のパルス信号Ａに応じて、かかる信号Ｄを取り込んでこ
れを保持する。この際、パルス信号Ａが論理レベル"１"
である期間中は、上記信号Ｄの論理レベルは"１"である
ので、第２レジスタＲ２は、図３に示されるように、論
理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつづけ
る。この間、データ処理装置２００からは論理レベル"
０"の割込情報読出信号ＹＯＥが供給されているので、
出力回路ＯＵＴは、上記信号Ｅによって示される論理レ
ベル"１"の信号を割込情報信号ＩＮＴとして、データ処
理装置２００に送出する。データ処理装置２００は、図
３の破線にて示されるタイミングにて、上記信号Ｅに対
応した割込情報信号ＩＮＴを取り込む。その後、割込情
報読出信号ＹＯＥの論理レベルが"０"から"１"へと推移
すると、クリア信号生成回路ＣＧは論理レベル"１"のク
リア信号ＣＬｎを生成する。これにより、上記Ｄラッチ
Ｄ１及びＤ４は共にリセットされ、信号Ｅの論理レベル
は"１"から"０"へと推移する。
【００１８】以上の如く、割り込みイベントの発生と、
その読み出しタイミングとがずれている場合には、この
割り込みイベント発生の直後にデータ処理装置２００か
ら供給される論理レベル"０"の割込情報読出信号ＹＯＥ
に応じて、割り込み発生を示す割込情報信号ＩＮＴが送
出されるのである。一方、図４は、割り込みイベントの
発生（イベント信号ＡＬＭが論理レベル"１"）と、その
読み出しタイミング（割込情報読出信号ＹＯＥが論理レ
ベル"０"）とが重なった場合の動作タイムチャートを示
す図である。
その読み出しタイミングとがずれている場合には、この
割り込みイベント発生の直後にデータ処理装置２００か
ら供給される論理レベル"０"の割込情報読出信号ＹＯＥ
に応じて、割り込み発生を示す割込情報信号ＩＮＴが送
出されるのである。一方、図４は、割り込みイベントの
発生（イベント信号ＡＬＭが論理レベル"１"）と、その
読み出しタイミング（割込情報読出信号ＹＯＥが論理レ
ベル"０"）とが重なった場合の動作タイムチャートを示
す図である。
【００１９】先ず、データ処理装置２００からは、図４
に示されるタイミングにて論理レベル"１"の処理開始タ
イミング信号ＲＥｎ、及び論理レベル"０"の割込情報読
出信号ＹＯＥが供給される。ここで、上記論理レベル"
１"の処理開始タイミング信号ＲＥｎ及び論理レベル"
０"の割込情報読出信号ＹＯＥが供給されている間に、
割り込みイベント発生を示す論理レベル"１"のイベント
信号ＡＬＭが供給される。
に示されるタイミングにて論理レベル"１"の処理開始タ
イミング信号ＲＥｎ、及び論理レベル"０"の割込情報読
出信号ＹＯＥが供給される。ここで、上記論理レベル"
１"の処理開始タイミング信号ＲＥｎ及び論理レベル"
０"の割込情報読出信号ＹＯＥが供給されている間に、
割り込みイベント発生を示す論理レベル"１"のイベント
信号ＡＬＭが供給される。
【００２０】この際、上記の如き論理レベル"１"の処理
開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを発生しこれを第２レジスタ
Ｒ２に供給する。又、オアゲートＧ２は、かかる論理レ
ベル"１"のパルス信号Ａに応じて、論理レベル"１"のパ
ルス信号Ｂを発生し、これを第１レジスタＲ１に供給す
る。
開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを発生しこれを第２レジスタ
Ｒ２に供給する。又、オアゲートＧ２は、かかる論理レ
ベル"１"のパルス信号Ａに応じて、論理レベル"１"のパ
ルス信号Ｂを発生し、これを第１レジスタＲ１に供給す
る。
【００２１】第１レジスタＲ１は、かかる論理レベル"
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"１"であるので、第１レジスタＲ１は図４に示
されるが如き論理レベル"１"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"０"
であるので、第２レジスタＲ２は、図４に示されるが如
き論理レベル"０"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"１"であるので、第１レジスタＲ１は図４に示
されるが如き論理レベル"１"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"０"
であるので、第２レジスタＲ２は、図４に示されるが如
き論理レベル"０"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
【００２２】この間、データ処理装置２００からは論理
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"０"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図４の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされる。この際、
信号Ｅは論理レベル"０"のままである。
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"０"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図４の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされる。この際、
信号Ｅは論理レベル"０"のままである。
【００２３】ここで、データ処理装置２００から再び論
理レベル"０"の割込情報読出信号ＹＯＥ、並びに論理レ
ベル"１"の処理開始タイミング信号ＲＥｎが供給される
と、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワン
ショット回路は、論理レベル"１"のパルス信号Ａを発生
しこれを第２レジスタＲ２に供給する。オアゲートＧ２
は、かかる論理レベル"１"のパルス信号Ａに応じて、論
理レベル"１"のパルス信号Ｂを発生し、これを第１レジ
スタＲ１に供給する。
理レベル"０"の割込情報読出信号ＹＯＥ、並びに論理レ
ベル"１"の処理開始タイミング信号ＲＥｎが供給される
と、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワン
ショット回路は、論理レベル"１"のパルス信号Ａを発生
しこれを第２レジスタＲ２に供給する。オアゲートＧ２
は、かかる論理レベル"１"のパルス信号Ａに応じて、論
理レベル"１"のパルス信号Ｂを発生し、これを第１レジ
スタＲ１に供給する。
【００２４】第１レジスタＲ１は、かかる論理レベル"
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"０"であるので、第１レジスタＲ１は図４に示
されるが如き論理レベル"０"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図４に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"０"であるので、第１レジスタＲ１は図４に示
されるが如き論理レベル"０"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図４に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
【００２５】この間、データ処理装置２００からは論理
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図４の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図４の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。
【００２６】以上、図４に示されるように、割り込みイ
ベントの発生とその読み出しタイミングとが衝突した場
合においても、次の読み出しタイミングにて、割り込み
イベント発生を示す割込情報信号ＩＮＴをデータ処理装
置２００に送出することが出来るのである。この際、デ
ータ処理装置２００が割込情報信号ＩＮＴを取り込むタ
イミング（図４の破線）では、信号Ｅが"０"から"１"又
は"１"から"０"へと推移することはないので、割込情報
信号ＩＮＴは信頼性の高いものといえる。
ベントの発生とその読み出しタイミングとが衝突した場
合においても、次の読み出しタイミングにて、割り込み
イベント発生を示す割込情報信号ＩＮＴをデータ処理装
置２００に送出することが出来るのである。この際、デ
ータ処理装置２００が割込情報信号ＩＮＴを取り込むタ
イミング（図４の破線）では、信号Ｅが"０"から"１"又
は"１"から"０"へと推移することはないので、割込情報
信号ＩＮＴは信頼性の高いものといえる。
【００２７】図５は、割り込みイベントの発生（イベン
ト信号ＡＬＭが論理レベル"１"）と、その読み出しタイ
ミング（割込情報読出信号ＹＯＥが論理レベル"０"）と
が衝突しており、かつ、この割り込みイベントが継続し
て発生している場合におけるタイムチャートを示す図で
ある。図５においては、先ず、データ処理装置２００か
ら論理レベル"１"の処理開始タイミング信号ＲＥｎ、及
び論理レベル"０"の割込情報読出信号ＹＯＥが供給され
る。ここで、割り込みイベントの発生を示す論理レベ
ル"１"のイベント信号ＡＬＭが、論理レベル"０"の割込
情報読出信号ＹＯＥが供給されている期間よりも長期間
供給される。
ト信号ＡＬＭが論理レベル"１"）と、その読み出しタイ
ミング（割込情報読出信号ＹＯＥが論理レベル"０"）と
が衝突しており、かつ、この割り込みイベントが継続し
て発生している場合におけるタイムチャートを示す図で
ある。図５においては、先ず、データ処理装置２００か
ら論理レベル"１"の処理開始タイミング信号ＲＥｎ、及
び論理レベル"０"の割込情報読出信号ＹＯＥが供給され
る。ここで、割り込みイベントの発生を示す論理レベ
ル"１"のイベント信号ＡＬＭが、論理レベル"０"の割込
情報読出信号ＹＯＥが供給されている期間よりも長期間
供給される。
【００２８】この際、オアゲートＧ２は、かかるイベン
ト信号ＡＬＭが論理レベル"１"である期間中、論理レベ
ル"１"のパルス信号Ｂを発生し、これを第１レジスタＲ
１に供給する。又、前述した如き論理レベル"１"の処理
開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを発生しこれを第２レジスタ
Ｒ２に供給する。
ト信号ＡＬＭが論理レベル"１"である期間中、論理レベ
ル"１"のパルス信号Ｂを発生し、これを第１レジスタＲ
１に供給する。又、前述した如き論理レベル"１"の処理
開始タイミング信号ＲＥｎに応じて、ＤラッチＤ１、Ｄ
２及びアンドゲートＧ１なるワンショット回路は、論理
レベル"１"のパルス信号Ａを発生しこれを第２レジスタ
Ｒ２に供給する。
【００２９】第１レジスタＲ１は、かかる論理レベル"
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"１"であるので、第１レジスタＲ１は、図５に
示されるが如き論理レベル"１"の信号Ｄを第２レジスタ
Ｒ２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図５に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"１"であるので、第１レジスタＲ１は、図５に
示されるが如き論理レベル"１"の信号Ｄを第２レジスタ
Ｒ２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図５に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
【００３０】この間、データ処理装置２００からは論理
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図５の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。その後、イベン
ト信号ＡＬＭが論理レベル"１"から"０"へと推移する
と、オアゲートＧ２から出力される信号Ｂも"１"から"
０"へと推移する。
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図５の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。その後、イベン
ト信号ＡＬＭが論理レベル"１"から"０"へと推移する
と、オアゲートＧ２から出力される信号Ｂも"１"から"
０"へと推移する。
【００３１】ここで、データ処理装置２００から再び論
理レベル"０"の割込情報読出信号ＹＯＥ、並びに論理レ
ベル"１"の処理開始タイミング信号ＲＥｎが供給される
と、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワン
ショット回路は、論理レベル"１"のパルス信号Ａを発生
しこれを第２レジスタＲ２に供給する。更に、かかる論
理レベル"１"のパルス信号Ａに応じて、オアゲートＧ２
は、論理レベル"１"のパルス信号Ｂを発生してこれを第
１レジスタＲ１に供給する。
理レベル"０"の割込情報読出信号ＹＯＥ、並びに論理レ
ベル"１"の処理開始タイミング信号ＲＥｎが供給される
と、ＤラッチＤ１、Ｄ２及びアンドゲートＧ１なるワン
ショット回路は、論理レベル"１"のパルス信号Ａを発生
しこれを第２レジスタＲ２に供給する。更に、かかる論
理レベル"１"のパルス信号Ａに応じて、オアゲートＧ２
は、論理レベル"１"のパルス信号Ｂを発生してこれを第
１レジスタＲ１に供給する。
【００３２】第１レジスタＲ１は、かかる論理レベル"
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"０"であるので、第１レジスタＲ１は図５に示
されるが如き論理レベル"０"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図５に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
１"のパルス信号Ｂに応じてイベント信号ＡＬＭを取り
込みこれを保持する。この際、パルス信号Ｂが論理レベ
ル"１"である期間中は、上記イベント信号ＡＬＭの論理
レベルは"０"であるので、第１レジスタＲ１は図５に示
されるが如き論理レベル"０"の信号Ｄを第２レジスタＲ
２に供給する。一方、第２レジスタＲ２は、論理レベ
ル"１"のパルス信号Ａに応じて、かかる信号Ｄを取り込
んでこれを保持する。この際、パルス信号Ａが論理レベ
ル"１"である期間中は、上記信号Ｄの論理レベルは"１"
であるので、第２レジスタＲ２は、図５に示されるが如
き論理レベル"１"の信号Ｅを出力回路ＯＵＴに送出しつ
づける。
【００３３】この間、データ処理装置２００からは論理
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図５の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。
レベル"０"の割込情報読出信号ＹＯＥが供給されている
ので、出力回路ＯＵＴは、上記信号Ｅによって示される
論理レベル"１"の信号を割込情報信号ＩＮＴとして、デ
ータ処理装置２００に送出する。データ処理装置２００
は、図５の破線にて示されるタイミングにて、上記信号
Ｅに対応した割込情報信号ＩＮＴを取り込む。その後、
割込情報読出信号ＹＯＥの論理レベルが"０"から"１"へ
と推移すると、クリア信号生成回路ＣＧは論理レベル"
１"のクリア信号ＣＬｎを生成する。これにより、上記
ＤラッチＤ１及びＤ４は共にリセットされ、信号Ｅの論
理レベルは"１"から"０"へと推移する。
【００３４】以上、図５に示されるように、割り込みイ
ベントの発生と、その読み出しタイミングとが衝突して
おり、かつ、この割り込みイベントの発生期間が継続し
ている場合にも、正しく、割り込みイベントの発生を示
す論理レベル"１"の割込情報信号ＩＮＴをデータ処理装
置２００に送出し得るのである。尚、上記図２に示され
る構成は、データ処理装置２００の処理タイミングとは
非同期にて発生する単発の割り込みイベント（イベント
信号ＡＬＭ）を扱うものであるが、複数の割り込みイベ
ントに対しても同様に適用可能である。
ベントの発生と、その読み出しタイミングとが衝突して
おり、かつ、この割り込みイベントの発生期間が継続し
ている場合にも、正しく、割り込みイベントの発生を示
す論理レベル"１"の割込情報信号ＩＮＴをデータ処理装
置２００に送出し得るのである。尚、上記図２に示され
る構成は、データ処理装置２００の処理タイミングとは
非同期にて発生する単発の割り込みイベント（イベント
信号ＡＬＭ）を扱うものであるが、複数の割り込みイベ
ントに対しても同様に適用可能である。
【００３５】図６は、かかる点に鑑みてなされた本発明
による割り込み処理回路の他の実施例を示す図である。
尚、かかる実施例においては、上述した如き複数の割り
込みイベントとして、後述する累算回路ＡＤＤから出力
された１４ビットの累算加算データＡＤ13-0、及びオー
バーフロー信号ＯＶＦを扱うものである。
による割り込み処理回路の他の実施例を示す図である。
尚、かかる実施例においては、上述した如き複数の割り
込みイベントとして、後述する累算回路ＡＤＤから出力
された１４ビットの累算加算データＡＤ13-0、及びオー
バーフロー信号ＯＶＦを扱うものである。
【００３６】図６において、この累算回路ＡＤＤにおけ
る４ビット加算器ＡＤ１は、供給された４ビットの加算
データと、現時点までの累算結果の下位４ビットとを加
算して得られた４ビットの累算加算データＡＤ3-0をア
ンドゲートＧ７、Ｇ１０、及び2to1セレクタＳ４を介し
て第１レジスタＲＲ１に供給する。ここで、かかる累算
加算データＡＤ3-0が全て論理レベル"１"となると、４
ビット加算器ＡＤ１は、論理レベル"１"のキャリー信号
ＣＯをアンドゲートＧ３及び2to1セレクタＳ３の各々に
供給する。＋１加算器ＡＤ２は、現時点までの累算結果
の上位１０ビットに１を加算して得られた１０ビットの
加算結果を2to1セレクタＳ３に供給する。2to1セレクタ
Ｓ３は、上記４ビット加算器ＡＤ１から論理レベル"１"
のキャリー信号ＣＯが供給された場合に限り、上記＋１
加算器ＡＤ２から供給された１０ビットの加算結果を累
算加算データＡＤ13-4とし、これをアンドゲートＧ６、
Ｇ９を介して第１レジスタ群ＲＲ１に供給する。ここ
で、かかる累算加算データＡＤ13-4が全て論理レベル"
１"となると、＋１加算器ＡＤ２は、論理レベル"１"の
キャリー信号ＣＯをアンドゲートＧ３に供給する。アン
ドゲートＧ３は、上記４ビット加算器ＡＤ１及び＋１加
算器ＡＤ２各々から論理レベル"１"のキャリー信号ＣＯ
が供給された場合に、オアゲートＧ５、アンドゲートＧ
８を介して論理レベル"１"のオーバフロー信号ＯＶＦを
第１レジスタ群ＲＲ１に供給する。
る４ビット加算器ＡＤ１は、供給された４ビットの加算
データと、現時点までの累算結果の下位４ビットとを加
算して得られた４ビットの累算加算データＡＤ3-0をア
ンドゲートＧ７、Ｇ１０、及び2to1セレクタＳ４を介し
て第１レジスタＲＲ１に供給する。ここで、かかる累算
加算データＡＤ3-0が全て論理レベル"１"となると、４
ビット加算器ＡＤ１は、論理レベル"１"のキャリー信号
ＣＯをアンドゲートＧ３及び2to1セレクタＳ３の各々に
供給する。＋１加算器ＡＤ２は、現時点までの累算結果
の上位１０ビットに１を加算して得られた１０ビットの
加算結果を2to1セレクタＳ３に供給する。2to1セレクタ
Ｓ３は、上記４ビット加算器ＡＤ１から論理レベル"１"
のキャリー信号ＣＯが供給された場合に限り、上記＋１
加算器ＡＤ２から供給された１０ビットの加算結果を累
算加算データＡＤ13-4とし、これをアンドゲートＧ６、
Ｇ９を介して第１レジスタ群ＲＲ１に供給する。ここ
で、かかる累算加算データＡＤ13-4が全て論理レベル"
１"となると、＋１加算器ＡＤ２は、論理レベル"１"の
キャリー信号ＣＯをアンドゲートＧ３に供給する。アン
ドゲートＧ３は、上記４ビット加算器ＡＤ１及び＋１加
算器ＡＤ２各々から論理レベル"１"のキャリー信号ＣＯ
が供給された場合に、オアゲートＧ５、アンドゲートＧ
８を介して論理レベル"１"のオーバフロー信号ＯＶＦを
第１レジスタ群ＲＲ１に供給する。
【００３７】かかる構成により、上記累算回路ＡＤＤ
は、４ビットの加算データを累算して得られた１４ビッ
トの累算加算データＡＤ13-0、及びそのオーバーフロー
信号ＯＶＦ各々を複数の割り込みイベントとして、第１
レジスタ群ＲＲ１に供給するのである。第１レジスタ群
ＲＲ１には、図２に示される第１レジスタＲ１と実質的
に同一動作を為すものが、上記累算加算データＡ
Ｄ13-0、及びオーバフロー信号ＯＶＦ各々に対応した
分、すなわち１５系統設けられている。尚、第１レジス
タ群ＲＲ１中に形成されているアンドゲートＧ１２1-15
各々は、ＤラッチＤ３1-15各々を一斉に同期リセットす
る為に付加されたものである。
は、４ビットの加算データを累算して得られた１４ビッ
トの累算加算データＡＤ13-0、及びそのオーバーフロー
信号ＯＶＦ各々を複数の割り込みイベントとして、第１
レジスタ群ＲＲ１に供給するのである。第１レジスタ群
ＲＲ１には、図２に示される第１レジスタＲ１と実質的
に同一動作を為すものが、上記累算加算データＡ
Ｄ13-0、及びオーバフロー信号ＯＶＦ各々に対応した
分、すなわち１５系統設けられている。尚、第１レジス
タ群ＲＲ１中に形成されているアンドゲートＧ１２1-15
各々は、ＤラッチＤ３1-15各々を一斉に同期リセットす
る為に付加されたものである。
【００３８】同様に、第２レジスタ群ＲＲ２には、図２
に示される第２レジスタＲ２と同一構成のレジスタが１
５系統設けられている。更に、第２レジスタ群ＲＲ２か
ら供給された累算結果を累算結果ＲＤ13-0として出力す
べく、図２に示される出力回路ＯＵＴを１４系統分備え
た出力回路ＯＴが設けられている。更に、上記図２に示
されるものと同様に、ＤラッチＤ１、Ｄ２及びアンドゲ
ートＧ１からなるワンショット回路が設けられている。
に示される第２レジスタＲ２と同一構成のレジスタが１
５系統設けられている。更に、第２レジスタ群ＲＲ２か
ら供給された累算結果を累算結果ＲＤ13-0として出力す
べく、図２に示される出力回路ＯＵＴを１４系統分備え
た出力回路ＯＴが設けられている。更に、上記図２に示
されるものと同様に、ＤラッチＤ１、Ｄ２及びアンドゲ
ートＧ１からなるワンショット回路が設けられている。
【００３９】このように、本発明による割り込み処理回
路は、単発の非同期イベント（図２のイベント信号ＡＬ
Ｍ）のみならず、複数の非同期イベント（図６の累算加
算データＡＤ13-0、オーバーフロー信号ＯＶＦ）をも同
様に扱うことが出来るのである。
路は、単発の非同期イベント（図２のイベント信号ＡＬ
Ｍ）のみならず、複数の非同期イベント（図６の累算加
算データＡＤ13-0、オーバーフロー信号ＯＶＦ）をも同
様に扱うことが出来るのである。
【００４０】
【発明の効果】以上、詳述したように本発明による割り
込み処理回路は、割り込みイベントを示すイベント信号
をこの割り込みイベントの発生又はデータ処理の開始タ
イミングに応じて取り込みこれを保持する第１保持手段
と、上記開始タイミングに応じて第１保持手段に保持さ
れた信号を取り込みこれを保持する第２保持手段と、第
２保持手段に保持されている信号をデータ処理装置から
の読出信号に応じてこのデータ処理回路に送出する出力
手段とを有する構成となっているので、例え割り込みイ
ベントの発生とその読み出しタイミングとが重なって
も、割込情報を正しくデータ処理装置に送出することが
可能となるのである。
込み処理回路は、割り込みイベントを示すイベント信号
をこの割り込みイベントの発生又はデータ処理の開始タ
イミングに応じて取り込みこれを保持する第１保持手段
と、上記開始タイミングに応じて第１保持手段に保持さ
れた信号を取り込みこれを保持する第２保持手段と、第
２保持手段に保持されている信号をデータ処理装置から
の読出信号に応じてこのデータ処理回路に送出する出力
手段とを有する構成となっているので、例え割り込みイ
ベントの発生とその読み出しタイミングとが重なって
も、割込情報を正しくデータ処理装置に送出することが
可能となるのである。
【図１】本発明による割り込み処理回路１００とデータ
処理装置２００との接続を示す図である。
処理装置２００との接続を示す図である。
【図２】本発明による割り込み処理回路１００の内部構
成を示す図である。
成を示す図である。
【図３】割り込み発生とその読み出しタイミングとがず
れている場合における割り込み処理回路１００の動作を
示すタイムチャートである。
れている場合における割り込み処理回路１００の動作を
示すタイムチャートである。
【図４】割り込み発生とその読み出しタイミングとが重
なっている場合における割り込み処理回路１００の動作
を示すタイムチャートである。
なっている場合における割り込み処理回路１００の動作
を示すタイムチャートである。
【図５】割り込み発生とその読み出しタイミングとが重
なっており、かつ割り込み発生期間が継続している場合
における割り込み処理回路１００の動作を示すタイムチ
ャートである。
なっており、かつ割り込み発生期間が継続している場合
における割り込み処理回路１００の動作を示すタイムチ
ャートである。
【図６】本発明による割り込み処理回路の他の実施例を
示す図である。
示す図である。
１００ 割り込み処理回路 ２００ データ処理装置 Ｒ１ 第１レジスタ Ｒ２ 第２レジスタ ＯＵＴ 出力回路
Claims (4)
- 【請求項１】 所定周期毎にデータ処理を行うデータ処
理装置と協同して割り込み処理を行う割り込み処理回路
であって、 割り込みイベントを示すイベント信号を前記割り込みイ
ベントの発生又は前記データ処理の開始タイミングに応
じて取り込みこれを保持する第１保持手段と、 前記開始タイミングに応じて前記第１保持手段に保持さ
れた信号を取り込みこれを保持する第２保持手段と、 前記第２保持手段に保持されている信号を前記データ処
理装置からの読出信号に応じて前記データ処理回路に送
出する出力手段と、を有することを特徴とする割り込み
処理回路。 - 【請求項２】 前記第１保持手段は、前記割り込みイベ
ントの発生又は前記データ処理の開始タイミング期間中
における第１クロック信号のタイミングに応じて前記イ
ベント信号の取り込み保持を行い、 前記第２保持手段は、前記開始タイミング期間中におけ
る前記第１クロック信号のタイミングに応じて前記第１
保持手段に保持された信号の取り込み保持を行い、 前記出力手段は、前記読出信号が供給されている期間中
における第２クロック信号のタイミングにて前記第２保
持手段に保持されている信号を前記データ処理回路に送
出することを特徴とする請求項１記載の割り込み処理回
路。 - 【請求項３】 前記第１クロック信号及び前記第２クロ
ック信号は互いに非同期であることを特徴とする請求項
２記載の割り込み処理回路。 - 【請求項４】 前記第２クロック信号は前記データ処理
装置におけるシステムクロックであることを特徴とする
請求項１、２、及び３記載の割り込み処理回路。
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| JP4943798A JP3600001B2 (ja) | 1998-03-02 | 1998-03-02 | 割り込み処理回路 |
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|---|---|---|---|
| JP4943798A JP3600001B2 (ja) | 1998-03-02 | 1998-03-02 | 割り込み処理回路 |
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|---|---|---|---|---|
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| GB2292620B (en) * | 1994-08-16 | 1998-04-22 | Motorola Israel Ltd | Event driven programmer logic controller processor arrangement |
| JPH1117528A (ja) * | 1997-06-23 | 1999-01-22 | Mitsubishi Electric Corp | 出力タイマ |
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1999
- 1999-03-02 US US09/260,064 patent/US6397272B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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