JPH0828743B2 - 統合バケツト交換方式 - Google Patents
統合バケツト交換方式Info
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- JPH0828743B2 JPH0828743B2 JP109187A JP109187A JPH0828743B2 JP H0828743 B2 JPH0828743 B2 JP H0828743B2 JP 109187 A JP109187 A JP 109187A JP 109187 A JP109187 A JP 109187A JP H0828743 B2 JPH0828743 B2 JP H0828743B2
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- circuit
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、アナログ音声信号や、ディジタルデータ信
号や、画像信号等を１つの交換機で交換できるようにし
た統合パケット交換機の交換方式に関するものである。
号や、画像信号等を１つの交換機で交換できるようにし
た統合パケット交換機の交換方式に関するものである。
（従来の技術） 従来、パケット交換機におけるデータ情報の交換には
蓄積交換方式を用いており、発信側の端末から送出され
たデータ情報をパケット交換機が一旦メモリに蓄積し、
次いで網内（各パケット交換機相互間）を高速で蓄積・
転送してゆき、最後に相手端末に届ける方式である。端
末相互間には直接データの送受信を行なうための通信路
は設定されておらず、網内を流れるデータ情報を一定長
に区切り、それぞれに宛先情報等を含んだヘッダをつけ
たパケットに分割して、パケット交換機はこのパケット
単位に処理を行なうものである。ヘッダの付加はパケッ
ト交換機の処理装置が実施しており、処理装置のプログ
ラム制御による蓄積交換方式である。
蓄積交換方式を用いており、発信側の端末から送出され
たデータ情報をパケット交換機が一旦メモリに蓄積し、
次いで網内（各パケット交換機相互間）を高速で蓄積・
転送してゆき、最後に相手端末に届ける方式である。端
末相互間には直接データの送受信を行なうための通信路
は設定されておらず、網内を流れるデータ情報を一定長
に区切り、それぞれに宛先情報等を含んだヘッダをつけ
たパケットに分割して、パケット交換機はこのパケット
単位に処理を行なうものである。ヘッダの付加はパケッ
ト交換機の処理装置が実施しており、処理装置のプログ
ラム制御による蓄積交換方式である。
（発明が解決しようとする問題点） しかしながら、上記構成の交換機においては、音声、
画像等の信号をパケット化して交換する場合、一旦、メ
モリへ蓄積する必要があるので、遅延時間が大きくなる
という欠点があった。また、音声、データ（回線交換、
パケット交換）、画像等の信号を統合して交換する統合
パケット交換機においては、超高速処理装置及び超高速
メモリを使用しないかぎり処理不可能であると云う問題
点があった。
画像等の信号をパケット化して交換する場合、一旦、メ
モリへ蓄積する必要があるので、遅延時間が大きくなる
という欠点があった。また、音声、データ（回線交換、
パケット交換）、画像等の信号を統合して交換する統合
パケット交換機においては、超高速処理装置及び超高速
メモリを使用しないかぎり処理不可能であると云う問題
点があった。
本発明は、以上述べた従来のパケット交換機における
処理能力不足の問題点を除去し、実時間性の優れた統合
パケット交換機を提供することを目的とする。
処理能力不足の問題点を除去し、実時間性の優れた統合
パケット交換機を提供することを目的とする。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、複数の情報形
態の各情報に対してそれぞれ用意されている各回線から
の発信側情報を受入れてパケット化して送出しあるいは
相手側から送出されたパケット化情報を前記各情報形態
に変換して各回線に送出するパケット組立・分解回路
と、前記パケット化情報を多重化しその符号列の各ヘッ
ダ部に前記回線の当該回線番号を付加して送出しあるい
は相手側からの多重化された情報を個々のパケット化情
報に変換して前記各パケット組立・分解回路に送出する
パケット多重変換回路と、前記パケット組立・分解回路
とパケット多重変換回路とよりなるラインインターフェ
ースモジュールを複数個収容する複数個のスイッチモジ
ュールからなり、スイッチモジュール内に着信側に対す
るスイッチモジュール番号とラインインターフェースモ
ジュール番号と回線番号の指定番号を前記多重化されて
送出された回線番号毎に対応させて予め記憶している保
持メモリ、および保持メモリから当該ヘッダ部の回線番
号に対応する前記各指定番号を読出して当該ヘッダ部に
書き替えるヘッダ変換回路とを設け、当該ラインインタ
ーフェースモジュールが発信側情報を受入れる毎にパケ
ット化され多重化されて各ヘッダ部に発信側の回線番号
が付加され、前記回線番号に代えて各ヘッダ部に着信側
のスイッチモジュール番号とラインインターフェースモ
ジュール番号および回線番号に対する各指定番号が付加
され、該各指定番号に従って着信の情報伝達経路が得ら
れるようにし、その情報伝送経路に従ってハードでスイ
ッチングができるようにした。
態の各情報に対してそれぞれ用意されている各回線から
の発信側情報を受入れてパケット化して送出しあるいは
相手側から送出されたパケット化情報を前記各情報形態
に変換して各回線に送出するパケット組立・分解回路
と、前記パケット化情報を多重化しその符号列の各ヘッ
ダ部に前記回線の当該回線番号を付加して送出しあるい
は相手側からの多重化された情報を個々のパケット化情
報に変換して前記各パケット組立・分解回路に送出する
パケット多重変換回路と、前記パケット組立・分解回路
とパケット多重変換回路とよりなるラインインターフェ
ースモジュールを複数個収容する複数個のスイッチモジ
ュールからなり、スイッチモジュール内に着信側に対す
るスイッチモジュール番号とラインインターフェースモ
ジュール番号と回線番号の指定番号を前記多重化されて
送出された回線番号毎に対応させて予め記憶している保
持メモリ、および保持メモリから当該ヘッダ部の回線番
号に対応する前記各指定番号を読出して当該ヘッダ部に
書き替えるヘッダ変換回路とを設け、当該ラインインタ
ーフェースモジュールが発信側情報を受入れる毎にパケ
ット化され多重化されて各ヘッダ部に発信側の回線番号
が付加され、前記回線番号に代えて各ヘッダ部に着信側
のスイッチモジュール番号とラインインターフェースモ
ジュール番号および回線番号に対する各指定番号が付加
され、該各指定番号に従って着信の情報伝達経路が得ら
れるようにし、その情報伝送経路に従ってハードでスイ
ッチングができるようにした。
（作用） 本発明によれば、当該ラインインターフェースモジュ
ールにおいて、発信側の各情報形態の情報を受入れる毎
にパケット化され多重化されてその符号列の各ヘッダ部
に発信側の回線番号が付加されて送出され、そして当該
ヘッダ変換回路において、これを受け、各ヘッダ部の前
記発信側の回線番号に代えて着信側のスイッチモジュー
ルとラインインターフェースモジュールと回線に対する
各指定番号が付加される。そして該各指定番号の指定に
従ったスイッチモジュールとラインインターフェースモ
ジュールと回線を介すべく、スイッチング制御され且つ
前記各情報形態に変換されて着信される。
ールにおいて、発信側の各情報形態の情報を受入れる毎
にパケット化され多重化されてその符号列の各ヘッダ部
に発信側の回線番号が付加されて送出され、そして当該
ヘッダ変換回路において、これを受け、各ヘッダ部の前
記発信側の回線番号に代えて着信側のスイッチモジュー
ルとラインインターフェースモジュールと回線に対する
各指定番号が付加される。そして該各指定番号の指定に
従ったスイッチモジュールとラインインターフェースモ
ジュールと回線を介すべく、スイッチング制御され且つ
前記各情報形態に変換されて着信される。
（実施例） 第１図は本発明の一実施例を示す統合パケット交換機
の機能ブロック図である。
の機能ブロック図である。
同図において、PS1,PS2はそれぞれ統合パケット交換
機、LIM1…LIMnはｎ個のラインインターフェースモジュ
ール、SWMはスイッチモジュール、LC1,LC2はリンク制御
回路である。
機、LIM1…LIMnはｎ個のラインインターフェースモジュ
ール、SWMはスイッチモジュール、LC1,LC2はリンク制御
回路である。
R/S1は受信・送信回路で、１つの情報形態としてのア
ナログ音声信号用の回線L11から発信されるアナログ音
声信号AAを受信して次段に送出し、あるいは相手側（次
段）の信号AAを回線L11に送出する。A/D1はＡ−Ｄ・D/A
変換器で、受信・送信回路R/S1が受信した信号をディジ
タル信号に変換して次段に送出し、あるいは次段からの
ディジタル信号をアナログ信号に変換して受信・送信回
路R/S1に送出する。COD1はディジタル信号処理プロセッ
サで、Ａ−Ｄ・Ｄ−Ａのディジタル信号を各パルス符号
化法則による伝送用のμ−Law信号またはａ−Law信号に
変換して次段に送出し、あるいは次段からの信号を音声
用のディジタル信号に変換してＡ−Ｄ・Ｄ−Ａ変換器A/
D1に送出する。PAD1はパケット組立・分解回路で、ディ
ジタル信号処理プロセッサCOD1によって符号化された信
号の符号列のヘッダ部Ao（第２図参照）に、当該発信側
の回線L11を示す回線番号を付した上でパケット化して
次段に送出し、あるいは次段からのパケット化された信
号を分解してディジタル信号処理プロセッサCOD1に送出
する。
ナログ音声信号用の回線L11から発信されるアナログ音
声信号AAを受信して次段に送出し、あるいは相手側（次
段）の信号AAを回線L11に送出する。A/D1はＡ−Ｄ・D/A
変換器で、受信・送信回路R/S1が受信した信号をディジ
タル信号に変換して次段に送出し、あるいは次段からの
ディジタル信号をアナログ信号に変換して受信・送信回
路R/S1に送出する。COD1はディジタル信号処理プロセッ
サで、Ａ−Ｄ・Ｄ−Ａのディジタル信号を各パルス符号
化法則による伝送用のμ−Law信号またはａ−Law信号に
変換して次段に送出し、あるいは次段からの信号を音声
用のディジタル信号に変換してＡ−Ｄ・Ｄ−Ａ変換器A/
D1に送出する。PAD1はパケット組立・分解回路で、ディ
ジタル信号処理プロセッサCOD1によって符号化された信
号の符号列のヘッダ部Ao（第２図参照）に、当該発信側
の回線L11を示す回線番号を付した上でパケット化して
次段に送出し、あるいは次段からのパケット化された信
号を分解してディジタル信号処理プロセッサCOD1に送出
する。
R/S2は受信・送信回路で、画像信号用の回線L12から
発信される画像信号VDを受信して次段に送出し、あるい
は相手側（次段）からの信号VDを回線L12に送出する。A
/D2、COD2、PAD2は、それぞれ前記Ａ−Ｄ・Ｄ−Ａ変換
器A/D1、ディジタル信号処理プロセッサCOD1、パケット
組立・分解回路PAD1と同一の名称であって、同等の機能
を有する。
発信される画像信号VDを受信して次段に送出し、あるい
は相手側（次段）からの信号VDを回線L12に送出する。A
/D2、COD2、PAD2は、それぞれ前記Ａ−Ｄ・Ｄ−Ａ変換
器A/D1、ディジタル信号処理プロセッサCOD1、パケット
組立・分解回路PAD1と同一の名称であって、同等の機能
を有する。
R/S3は受信・送信回路で、ディジタルデータ信号用の
回線L13から発信されるディジタルデータ信号DDを受信
して、該信号DDのＢチャンネル情報とＤチャンネル情報
とを区分した上で各次段に送出し、あるいは相手側（次
段）からのＢチャンネル情報とＤチャンネル情報を受信
・送信回路R/S3に送出する。
回線L13から発信されるディジタルデータ信号DDを受信
して、該信号DDのＢチャンネル情報とＤチャンネル情報
とを区分した上で各次段に送出し、あるいは相手側（次
段）からのＢチャンネル情報とＤチャンネル情報を受信
・送信回路R/S3に送出する。
MALTはパケット多重変換回路で、各パケット組立・分
解回路PAD1,PAD2,PAD3B,PAD3Dによってパケット化され
た信号を多重化して次段に送出し、あるいは次段からの
多重化された信号を、後記する着信に対しての回線の指
定番号AI（第３図参照）に基づいて各パケット組立・分
解回路PAD1〜PAD3Dに送出する。ＰLは呼設定時の制御情
報などを処理するマイクロプロセッサで、後記する処理
装置Psと協働して呼設定処理する。TESTは回線試験用回
路である。
解回路PAD1,PAD2,PAD3B,PAD3Dによってパケット化され
た信号を多重化して次段に送出し、あるいは次段からの
多重化された信号を、後記する着信に対しての回線の指
定番号AI（第３図参照）に基づいて各パケット組立・分
解回路PAD1〜PAD3Dに送出する。ＰLは呼設定時の制御情
報などを処理するマイクロプロセッサで、後記する処理
装置Psと協働して呼設定処理する。TESTは回線試験用回
路である。
第２図はパケット多重変換回路MALTにおいて次段に送
出（送信）する際のフォーマットである。Aoはヘッダ部
で、各発信側から各信号AA,VD,DDを受入れる毎に、各パ
ケット組立・分解回路PAD1〜PAD3Dによって当該回線L1
1,L12,L13を区別する番号が付与される。Ｆはフレーミ
ングパターン部、Ｄは発信側と着信側とのプロトコル規
定情報等を含むデータ情報部である。
出（送信）する際のフォーマットである。Aoはヘッダ部
で、各発信側から各信号AA,VD,DDを受入れる毎に、各パ
ケット組立・分解回路PAD1〜PAD3Dによって当該回線L1
1,L12,L13を区別する番号が付与される。Ｆはフレーミ
ングパターン部、Ｄは発信側と着信側とのプロトコル規
定情報等を含むデータ情報部である。
RE1は受信回路で、パケット多重変換回路MALTから送
出されたパケット多重化信号を受信して次段に送出す
る。M1は保持メモリで、第２図のヘッダ部Aoによる発信
側の回線番号に対応させて、第３図に示すように、各着
信側の、スイッチモジュールSWMの番号SMと、ラインイ
ンターフェースモジュールLIM1〜LIMnの番号または後記
する処理装置Psの番号LMと、回線番号AIとが、処理装置
Psにより予め記憶されて新ヘッダ部の情報をなしてい
る。そして、呼設定時など、不使用時には処理装置Ps宛
に切換えられている。DP1はドロッパ回路で、受信回路R
E1から受けたヘッダ部Aoに対応する新ヘッダ部の情報S
M,LM,AIを保持メモリM1から読出す。TR1はヘッダ変換回
路で、第２図の送信時のフォーマットを、当該新ヘッダ
部の情報による第３図のフォーマットに変換する。FIFO
11はラインインターフェースモジュールLIM1からのパケ
ット信号書込み用の先入れ先出しメモリで、新ヘッダに
よるパケット信号を書込む。FIFO12はラインインターフ
ェースモジュールLIM1へのパケット信号書込み用の先入
れ先出しメモリで、後記するバスアービタ回路SELの制
御により、パケット信号を着信側への送出のために書込
む。SE1は送信回路で、メモリFIFO12に書込まれたパケ
ット信号をパケット多重変換回路MALTに送出する。
出されたパケット多重化信号を受信して次段に送出す
る。M1は保持メモリで、第２図のヘッダ部Aoによる発信
側の回線番号に対応させて、第３図に示すように、各着
信側の、スイッチモジュールSWMの番号SMと、ラインイ
ンターフェースモジュールLIM1〜LIMnの番号または後記
する処理装置Psの番号LMと、回線番号AIとが、処理装置
Psにより予め記憶されて新ヘッダ部の情報をなしてい
る。そして、呼設定時など、不使用時には処理装置Ps宛
に切換えられている。DP1はドロッパ回路で、受信回路R
E1から受けたヘッダ部Aoに対応する新ヘッダ部の情報S
M,LM,AIを保持メモリM1から読出す。TR1はヘッダ変換回
路で、第２図の送信時のフォーマットを、当該新ヘッダ
部の情報による第３図のフォーマットに変換する。FIFO
11はラインインターフェースモジュールLIM1からのパケ
ット信号書込み用の先入れ先出しメモリで、新ヘッダに
よるパケット信号を書込む。FIFO12はラインインターフ
ェースモジュールLIM1へのパケット信号書込み用の先入
れ先出しメモリで、後記するバスアービタ回路SELの制
御により、パケット信号を着信側への送出のために書込
む。SE1は送信回路で、メモリFIFO12に書込まれたパケ
ット信号をパケット多重変換回路MALTに送出する。
REn,Mn,DPn,TRn,FIFOn1,FIFOn2,SEnは前記したライン
インターフェースモジュールLIM1に対応の受信回路RE
1、保持メモリM1、ドロッパ回路DP1、ヘッダ変換回路TR
1、各先入れ先出しメモリFIFO11、FIFO12、送信回路SE1
とそれぞれ同一の名称で且つ同等の機能を有するもので
あり、ラインインターフェースモジュールLIMnに対応さ
せている。
インターフェースモジュールLIM1に対応の受信回路RE
1、保持メモリM1、ドロッパ回路DP1、ヘッダ変換回路TR
1、各先入れ先出しメモリFIFO11、FIFO12、送信回路SE1
とそれぞれ同一の名称で且つ同等の機能を有するもので
あり、ラインインターフェースモジュールLIMnに対応さ
せている。
LC1は統合パケット交換機PS1側のリンク制御回路、FI
FOL1,FIFOL2は、リンク制御回路LC1のそれぞれ受信側と
送信側の各先入れ先出しメモリ、LC2は、統合パケット
交換機PS2側のリンク制御回路であり、リンク制御回路L
C1はメモリFIFOL1からパケット信号を読出して、着信側
に送出するためにメモリFIFOL2に書込み、あるいは高速
リンクTLを介して、他の統合パケット交換機PS2側のリ
ンク制御回路LC2等に送出する。
FOL1,FIFOL2は、リンク制御回路LC1のそれぞれ受信側と
送信側の各先入れ先出しメモリ、LC2は、統合パケット
交換機PS2側のリンク制御回路であり、リンク制御回路L
C1はメモリFIFOL1からパケット信号を読出して、着信側
に送出するためにメモリFIFOL2に書込み、あるいは高速
リンクTLを介して、他の統合パケット交換機PS2側のリ
ンク制御回路LC2等に送出する。
Psは、スイッチモジュールSWMの処理装置、FIFOP1,FI
FOP2は、処理装置Psのそれぞれ受信側と送信側の先入れ
先出しメモリ、ＭPは、処理装置Psの処理中データを記
憶するためのメモリであり、処理装置PSは、発信側と受
信側との各インターフェース間の約束により、保持メモ
リM1〜Mnへの前記ヘッダ変換用のデータの書込みを、予
めソフト的に行う。
FOP2は、処理装置Psのそれぞれ受信側と送信側の先入れ
先出しメモリ、ＭPは、処理装置Psの処理中データを記
憶するためのメモリであり、処理装置PSは、発信側と受
信側との各インターフェース間の約束により、保持メモ
リM1〜Mnへの前記ヘッダ変換用のデータの書込みを、予
めソフト的に行う。
SELはスイッチ制御回路としてのバスアービタ回路
で、各メモリFIFO11〜FIFOn1,FIFOL2,FIFOP2からの新ヘ
ッダ部の情報SM,LM,AIの各番号情報を各入力として、各
メモリFIFO12〜FIn2,FIFOL1,FIFOP1を各出力とするハー
ド的な選択回路によってスイッチングするものであり、
例えばメモリFIFO11の情報SMが他のスイッチモジュール
番号ならば、バスアービタ回路SELは該情報SMを解析し
て、メモリFIFOL1に書込み指定する。そして情報SMが自
己のスイッチモジュール番号の場合については、情報LM
が処理装置番号ならばメモリFIFOP1に書込み指定し、情
報LMがラインインターフェースモシュール番号ならば当
該ラインインターフェースモジュール用のメモリ例えば
FIFOn2に書込み指定する。
で、各メモリFIFO11〜FIFOn1,FIFOL2,FIFOP2からの新ヘ
ッダ部の情報SM,LM,AIの各番号情報を各入力として、各
メモリFIFO12〜FIn2,FIFOL1,FIFOP1を各出力とするハー
ド的な選択回路によってスイッチングするものであり、
例えばメモリFIFO11の情報SMが他のスイッチモジュール
番号ならば、バスアービタ回路SELは該情報SMを解析し
て、メモリFIFOL1に書込み指定する。そして情報SMが自
己のスイッチモジュール番号の場合については、情報LM
が処理装置番号ならばメモリFIFOP1に書込み指定し、情
報LMがラインインターフェースモシュール番号ならば当
該ラインインターフェースモジュール用のメモリ例えば
FIFOn2に書込み指定する。
パケット信号を各メモリFIFO12〜FIFOn2に書込むに当
っては、バスアービタ回路SELが、ラインインターフェ
ースモジュール番号の情報LMを解析して、当該各メモリ
FIFO12〜FIFOn2を指定し、スイッチモジュール番号の情
報SMを消去した上で書込むようにしている。そして各メ
モリFIFO12〜FIFOn2から読出されるときは情報LMが消去
されて、ヘッダ部は着信用の回線番号AIのみで送出され
るようにしている。
っては、バスアービタ回路SELが、ラインインターフェ
ースモジュール番号の情報LMを解析して、当該各メモリ
FIFO12〜FIFOn2を指定し、スイッチモジュール番号の情
報SMを消去した上で書込むようにしている。そして各メ
モリFIFO12〜FIFOn2から読出されるときは情報LMが消去
されて、ヘッダ部は着信用の回線番号AIのみで送出され
るようにしている。
つぎに第１図の統合パケット交換機の主要な動作を説
明する。
明する。
ラインインターフェースモジュールLIM1側において、
アナログ音声信号AA、画像信号VD、ディジタルデータ信
号Ｄはそれぞれ各受信・送信回路R/S,R/S2,R/S3等を介
して、各パケット組立・分解回路PAD1,PAD2,PAD3B,PAD3
Dによってパケット化され、パケット多重変換回路MALT
により、その受付順位に従って順次多重化されて、スイ
ッチモジュールSWM側に送出される。
アナログ音声信号AA、画像信号VD、ディジタルデータ信
号Ｄはそれぞれ各受信・送信回路R/S,R/S2,R/S3等を介
して、各パケット組立・分解回路PAD1,PAD2,PAD3B,PAD3
Dによってパケット化され、パケット多重変換回路MALT
により、その受付順位に従って順次多重化されて、スイ
ッチモジュールSWM側に送出される。
そして受信回路RE1によって受信される。多重化され
たパケット信号の１つのヘッダ部Aoの回線番号が、第３
図に示すように50番であったとすると、該番号に対応し
た新ヘッダ部の情報SM,LM,AIが保持メモリM1から読出さ
れて、当該新ヘッダの情報SM,LM,AIとデータ情報Ｄがメ
モリFIFO11に書込まれる。
たパケット信号の１つのヘッダ部Aoの回線番号が、第３
図に示すように50番であったとすると、該番号に対応し
た新ヘッダ部の情報SM,LM,AIが保持メモリM1から読出さ
れて、当該新ヘッダの情報SM,LM,AIとデータ情報Ｄがメ
モリFIFO11に書込まれる。
当該新ヘッダ部の情報SMが例えば自己のスイッチモジ
ュール番号の指定であって、且つ情報LMがｎ番のライン
インターフェースモジュールLIMnを指定しているなら
ば、情報SMが消去された上で、情報LM,AI,DがメモリFIF
On2に書込まれる。そしてメモリFIFOn2から該情報LM,A
I,Dが読出され、着信側のラインインターフェースモジ
ュールの番号の情報LMが消去された上で送信回路SEnか
らラインインターフェースモジュールLIMnのパケット多
重変換回路（図示せず、前記MALTに相当）に送出され
る。該パケット多重変換回路では、当該受信側の回線番
号AIに応じて各パケット組立・分解回路（図示せず、前
記PAD1〜PD3Dに相当）が選択されて、各受信・送信回路
（図示せず、前記R/S1〜R/S3に相当）等を介して当該回
線番号のアナログ音声信号AA,または画像信号VD、また
はディジタルデータ信号DDの当該着信側の回線に送出さ
れる。
ュール番号の指定であって、且つ情報LMがｎ番のライン
インターフェースモジュールLIMnを指定しているなら
ば、情報SMが消去された上で、情報LM,AI,DがメモリFIF
On2に書込まれる。そしてメモリFIFOn2から該情報LM,A
I,Dが読出され、着信側のラインインターフェースモジ
ュールの番号の情報LMが消去された上で送信回路SEnか
らラインインターフェースモジュールLIMnのパケット多
重変換回路（図示せず、前記MALTに相当）に送出され
る。該パケット多重変換回路では、当該受信側の回線番
号AIに応じて各パケット組立・分解回路（図示せず、前
記PAD1〜PD3Dに相当）が選択されて、各受信・送信回路
（図示せず、前記R/S1〜R/S3に相当）等を介して当該回
線番号のアナログ音声信号AA,または画像信号VD、また
はディジタルデータ信号DDの当該着信側の回線に送出さ
れる。
また、リンク制御回路LC1を介してパケット信号がメ
モリFIFOL2に書込まれたときは、その新ヘッダ部の情報
SM,LM,AIに応じて、バスアービタ回路SELにより、各メ
モリFIFO12〜FIFOn2が選択されて、前記同様に書込まれ
て、当該着信側のラインインターフェースモジュールLI
M1〜LIMnに接続の当該着信側の回線に送出される。
モリFIFOL2に書込まれたときは、その新ヘッダ部の情報
SM,LM,AIに応じて、バスアービタ回路SELにより、各メ
モリFIFO12〜FIFOn2が選択されて、前記同様に書込まれ
て、当該着信側のラインインターフェースモジュールLI
M1〜LIMnに接続の当該着信側の回線に送出される。
（発明の効果） 以上説明したように、本発明によれば、発信側からの
情報の送出に当っては、各形態の情報を受信順位に従っ
てパケット化し多重化し、送出されて来る順位に従って
各形態の情報に戻すようにしたものであるから、これら
の機能を１つの交換機によって構成することが出来、よ
って１つの交換機によって異るメディア間の情報交換も
可能となるので交換機のコストの削減が期待できる。そ
して各情報をパケット化するに当っての記憶メモリは不
要となり、パケット化のための待時間もなくなる。また
パケット化されたヘッダ情報の着信用への変換は、該ヘ
ッダ情報の個々に対応して保持メモリに予め記憶されて
いるので、その読出しのみで変換され、そして着信のた
めの各行先指定はハード的結合のスイッチ制御回路によ
るものであるから、これらの所要時間も少なくて済む。
情報の送出に当っては、各形態の情報を受信順位に従っ
てパケット化し多重化し、送出されて来る順位に従って
各形態の情報に戻すようにしたものであるから、これら
の機能を１つの交換機によって構成することが出来、よ
って１つの交換機によって異るメディア間の情報交換も
可能となるので交換機のコストの削減が期待できる。そ
して各情報をパケット化するに当っての記憶メモリは不
要となり、パケット化のための待時間もなくなる。また
パケット化されたヘッダ情報の着信用への変換は、該ヘ
ッダ情報の個々に対応して保持メモリに予め記憶されて
いるので、その読出しのみで変換され、そして着信のた
めの各行先指定はハード的結合のスイッチ制御回路によ
るものであるから、これらの所要時間も少なくて済む。
第１図は本発明の実施例を示す統合パケット交換機の機
能ブロック図、第２図は発信側からの送出の際のパケッ
ト信号のフォーマット、第３図はパケット信号のヘッダ
変換の説明図である。 L11,L12,L13〜Ln1,Ln2,Ln3……回線 PAD1,PAD2,PAD3B,PAD3D……パケット組立・分解回路 MALT……パケット多重変換回路 M1,Mn……保持メモリ TR1〜TRn……ヘッダ変換回路 SEL……バスアービタ回路（スイッチ制御回路）
能ブロック図、第２図は発信側からの送出の際のパケッ
ト信号のフォーマット、第３図はパケット信号のヘッダ
変換の説明図である。 L11,L12,L13〜Ln1,Ln2,Ln3……回線 PAD1,PAD2,PAD3B,PAD3D……パケット組立・分解回路 MALT……パケット多重変換回路 M1,Mn……保持メモリ TR1〜TRn……ヘッダ変換回路 SEL……バスアービタ回路（スイッチ制御回路）
Claims (1)
- 【請求項１】複数の情報形態の各情報に対してそれぞれ
用意されている各回線からの発信側情報を受入れてパケ
ット化して送出しあるいは相手側から送出されたパケッ
ト化情報を前記各情報形態に変換して各回線に送出する
パケット組立・分解回路と、 前記パケット化情報を多重化しその符号列の各ヘッダ部
に前記回線の当該回線番号を付加して送出しあるいは相
手側からの多重化された情報を個々のパケット化情報に
変換して前記各パケット組立・分解回路に送出するパケ
ット多重変換回路と、 前記パケット組立・分解回路とパケット多重変換回路と
よりなるラインインターフェースモジュールを複数個収
容する複数個のスイッチモジュールからなり、スイッチ
モジュール内に着信側に対するスイッチモジュール番号
とラインインターフェースモジュール番号と回線番号の
指定番号を前記多重化されて送出された回線番号毎に対
応させて予め記憶している保持メモリ、および保持メモ
リから当該ヘッダ部の回線番号に対応する前記各指定番
号を読出して当該ヘッダ部に書き替えるヘッダ変換回路
とを設け、 当該ラインインターフェースモジュールが発信側情報を
受入れる毎にパケット化され多重化されて各ヘッダ部に
発信側の回線番号が付加され、前記回線番号に代えて各
ヘッダ部に着信側のスイッチモジュール番号とラインイ
ンターフェースモジュール番号および回線番号に対する
各指定番号が付加され、該各指定番号に従って着信の情
報伝達経路が得られ、この情報伝達経路に従ってハード
的結合によりスイッチ動作を行なうことを特徴とする 統合パケット交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP109187A JPH0828743B2 (ja) | 1987-01-08 | 1987-01-08 | 統合バケツト交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP109187A JPH0828743B2 (ja) | 1987-01-08 | 1987-01-08 | 統合バケツト交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169850A JPS63169850A (ja) | 1988-07-13 |
| JPH0828743B2 true JPH0828743B2 (ja) | 1996-03-21 |
Family
ID=11491829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP109187A Expired - Lifetime JPH0828743B2 (ja) | 1987-01-08 | 1987-01-08 | 統合バケツト交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828743B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043979A (en) | 1986-09-16 | 1991-08-27 | Hitachi, Ltd. | Time-division channel arrangement |
| US6005867A (en) * | 1986-09-16 | 1999-12-21 | Hitachi, Ltd. | Time-division channel arrangement |
| US7058062B2 (en) | 1986-09-16 | 2006-06-06 | Hitachi, Ltd. | Packet switching system having self-routing switches |
-
1987
- 1987-01-08 JP JP109187A patent/JPH0828743B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和６１年度電子通信学会総合全国大会１７６７坂川他「高速マルチメディアパケットノード」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169850A (ja) | 1988-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |