JPWO2007097008A1 - データ受信装置及びデータ送信装置 - Google Patents

Abstract

データ伝送におけるクロックステップ実行機能の信頼性を向上させる。ライトポインタ生成部２３４−１、…、２３４−ｍは、ＦＩＦＯ回路２１３−１、２１３−ｍを構成している複数のバッファのうちから、送信側ＬＳＩ１００から送られてきたデータを格納する格納先とするものを順次切り替えて指示する。クロックステップ用リングバッファ２４３は、動作の停止を指示するゲートストップ信号を遅延させる。ライトポインタ生成部２３４−１、…、２３４−ｍは、クロックステップ用リングバッファ２４３で遅延させたゲートストップ信号を受け取ると格納先の指示の切り替えを停止させる。

Description

本発明は、データ伝送技術に関し、特に、データを高速に伝送する技術に関する。

従来の高速なＬＳＩ間データ伝送方式としてソースシンクロナス（Source Synchronous）方式が挙げられる。ソースシンクロナス方式は、データとクロックとを同時に送信側ＬＳＩが送り出し、受信側ＬＳＩでは受信クロックの位相を受信データに応じて遅らせて転送データの読み取りに使用する方式である。

ところで、同一の基準クロックで動作する複数のＬＳＩで構成されるＬＳＩシステムのデバッグ手段として、クロックステップ実行機能がある。クロックステップ実行機能はクロックを１サイクルずつ進めながら各部の状態遷移を確認するという機能であり、システムの動作の詳細な調査を可能とする。クロックステップ実行機能をサポートするためには、ＬＳＩ間のデータ伝送においてデータが失われないようにする仕組みが必要となる。

ソースシンクロナス方式を採用したデータ伝送システムの構成例を図１に示す。
図１において、送信側ＬＳＩ１００の内部クロック（ＣＬＫ）は、クロックバッファ１０１を介した後に、ＩＯバッファ１０２により受信側ＬＳＩ２００へ送信される。

一方、送信側ＬＳＩ１００の内部クロックは、クロックチョッパ１１１にも入力されている。クロックチョッパ１１１は、通常はＨレベル（ハイレベル）信号を出力するが、内部クロックの片方のエッジ（例えば立下りエッジ）を検出するとチョッパ信号（Ｌレベル（ローレベル）の短時間信号）を出力する。このクロックチョッパ１１１の出力信号は、Ｄラッチ１１２−１、…、１１２−ｍ、１１３−１、…、１１３−ｍの各クロック端子に入力されている。

Ｄラッチ１１２−１、…、１１２−ｍには、ｍビットのパラレルデータである伝送データがビット毎に入力される。Ｄラッチ１１２−１、…、１１２−ｍの出力は各々Ｄラッチ１１３−１、…、１１３−ｍに入力されている。従って、Ｄラッチ１１３−１、…、１１３−ｍには、Ｄラッチ１１２−１、…、１１２−ｍよりも内部クロック１サイクル分前の伝送データがラッチされる。Ｄラッチ１１３−１、…、１１３−ｍから出力される伝送データはＩＯバッファ１１４−１、…、１１４−ｍにより受信側ＬＳＩ２００へ送信される。

なお、クロックバッファ１０１及びクロックチョッパ１１１には、ゲート（Gated ）ストップ信号が入力されている。クロックバッファ１０１は、ゲートストップ信号をＨレベル信号にすると、クロックの出力を停止する。また、クロックチョッパ１１１は、ゲートストップ信号をＨレベル信号にすると、チョッパ信号を停止しＨレベル信号を継続して出力する。

受信側ＬＳＩ２００では、送信側ＬＳＩ１００のＩＯバッファ１０２から送られてきた伝送クロックがＩＯバッファ２０１で受信され、位相調整部２０２へと送られる。位相調整部２０２は、この伝送クロックを遅延させる。このときの遅延量は、送信側ＬＳＩ１００と受信側ＬＳＩ２００との間の配線、ＬＳＩ内部での配線、プロセスばらつき等に起因する遅延量を考慮して設定されている。位相調整部２０２から出力される伝送クロックは、クロックチョッパ２０３に入力されている。

一方、送信側ＬＳＩ１００のＩＯバッファ１１４−１、…、１１４−ｍから送られてきた伝送データは、受信側ＬＳＩ２００のＩＯバッファ２１１−１、…、２１１−ｍで受信されてＤラッチ２１２−１、…、２１２−ｍへと入力される。Ｄラッチ２１２−１、…、２１２−ｍは、各クロック端子にクロックチョッパ２０３からのチョッパ信号が入力されると、その伝送データを出力する。

Ｄラッチ２１２−１、…、２１２−ｍから出力される伝送データは、ＦＩＦＯ回路２１３−１、…、２１３−ｍに送られる。ＦＩＦＯ回路２１３−１、…、２１３−ｍは、ライトポインタ生成部２０４とリードポインタ生成部２２２とで行われるポインタの生成によりリングバッファを構成している。このリングバッファは、伝送クロック（すなわち送信側ＬＳＩ１００の内部クロック）から受信側ＬＳＩ２００の内部クロックへと伝送データを乗り換えさせるために使用されている。

ライトポインタ生成部２０４は、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうちのいずれかを指し示すライトポインタを生成し、このライトポインタを、クロックチョッパ２０３からのチョッパ信号に基づいて順次他のものを指し示すように切り替える。一方、リードポインタ生成部２２２は、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうちのいずれかを指し示すリードポインタを生成し、このリードポインタを、クロックチョッパ２２１から出力されるチョッパ信号に基づいて順次他のものを指し示すように切り替える。なお、クロックチョッパ２２１には受信側ＬＳＩ２００の内部クロックが入力されている。

Ｄラッチ２１２−１、…、２１２−ｍから出力される伝送データは、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうち、ライトポインタ生成部２０４が生成するライトポインタで指し示されているものに書き込まれ、リードポインタ生成部２２２が生成するリードポインタで指し示されているものから読み出される。こうして、送信側ＬＳＩ１００の内部クロックから受信側ＬＳＩ２００の内部クロックへの伝送データの乗り換えが行われる。

ＦＩＦＯ回路２１３−１、…、２１３−ｍより出力された伝送データは、Ｄラッチ２１４−１、…、２１４−ｍで一旦ラッチされた後、クロックチョッパ２２１からのチョッパ信号に応じて、受信側ＬＳＩ２００の内部へと送られる。

なお、受信側ＬＳＩ２００内のクロックチョッパ２２１にも、送信側ＬＳＩ１００内におけるものと同一のゲートストップ信号が入力されている。クロックチョッパ２２１は、ゲートストップ信号をＨレベル信号にすると、チョッパ信号を停止しＨレベル信号を継続して出力する。

この図１に示した回路においてクロックステップ実行機能を実行した場合の動作を説明する。
送信側ＬＳＩ１００から送信された伝送データは、送信側ＬＳＩ１００における最終段のＤラッチ１１３−１、…、１１３−ｍと同一サイクルの送信側内部クロックにおいて、受信側ＬＳＩ２００における初段のＤラッチ２１２−１、…、２１２−ｍに取り込まれる。従って、ゲートストップ信号をＨレベル信号にして伝送クロックを停止させても、送信側ＬＳＩ１００から送信された伝送データは全て受信側ＬＳＩ２００で受け取ることができる。また、送信側ＬＳＩ１００から送られてくる伝送クロックが受信側ＬＳＩ２００での伝送データの受信の完了と共に停止するので、それ以降はリングバッファ（ＦＩＦＯ回路２１３−１、…、２１３−ｍ）に伝送データが上書きされてしまうことはない。

図２は、図１に示した伝送システムにおける各部のタイムチャート例を示している。
図２の各チャートと図１との対応関係は、括弧付きの番号によって示されている。但し、図２におけるチャート（０）は図１には不図示である。これは、ゲートストップ信号を無視したときの送信側ＬＳＩ１００のクロックチョッパ１１１の出力波形を示している。また、図２におけるチャート（１１）は、リングバッファ２１３−１が有している複数（ここでは１６個）のバッファ各々におけるデータの格納状況を示している。

図２において、実線の矢印は、ゲートストップ信号（チャート（２）参照）による伝送クロックの停止（チャート（５）参照）から遅れて、クロックチョッパ２０３からのチョッパ信号が停止することを示している（チャート（８）参照）。ここで、チャート（５）における伝送クロックの停止時刻とチャート（６）における伝送クロックの停止時刻との間には２．５サイクル分の遅延が生じている。これは、本チャート例における送信側ＬＳＩ１００から受信側ＬＳＩ２００へのクロック伝送の際の遅延量を示している。また、チャート（６）に示されている伝送クロックとチャート（８）に示されているクロックチョッパ２０３からのチョッパ信号との間には０．５サイクル分の遅延が生じている。これは、本チャート例における位相調整部２０２での調整遅延量を示している。

図２に示されている破線の矢印に注目する。チャート（２）に示されているゲートストップ信号により、送信側ＬＳＩ１００の最終段のＤラッチ１１３−１は、チャート（４）に示されているように、データ「ＤＴ７」を出力している状態で停止する。このデータ「ＤＴ７」は、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのデータ伝送において遅延する。しかし、図１の構成では、受信側ＬＳＩ２００の初段のＤラッチ２１２−１を、送信側ＬＳＩ１００から送られてくる伝送クロックに基づいて動作させているので、チャート（９）に示すように、このデータ「ＤＴ７」を正しく受け取ることができる。更に、この構成では、ライトポインタ生成部２０４によるライトポインタの切り替えも、送信側ＬＳＩ１００から送られてくる伝送クロックに基づいて動作させている。従って、Ｄラッチ２１２−１から出力されるデータ「ＤＴ７」を、チャート（１１）に示すように、ＦＩＦＯ回路２１３−１の適切なバッファに格納させることができる。

ところで、上述したようなソースシンクロナス方式では、パラレルデータを受信する際に各ビットデータを同一の伝送クロックでラッチする。このため、図３Ａに示すように、全てのビットに対してセットアップタイムやホールドタイムを確保するには、データ伝送における各ビット間の遅延量のバラツキを伝送クロックの周期よりも十分小さくしなければならない。この遅延量のバラツキが伝送クロックの周期に対して大きいと、図３Ｂに示すように、セットアップタイムやホールドタイムを確保できないビットが生じてしまう。つまり、ソースシンクロナス方式では、データ伝送の高スループット化に限界がある。

このような問題を克服し、ビット間のディレイバラツキが伝送クロックの周期を超えても、セットアップタイムやホールドタイムが確保される方式として、ビット毎にデータのエッジで伝送クロックの位相を調整するデータシンクロナス転送方式が提案されている。なお、この方式はデータのエッジで位相調整を行うため、送信側のクロックを使用する代わりに、受信側のクロックを使用することも可能である。

以上までに説明した技術に関し、例えば特許文献１には、受信データ信号と遅延させた受信クロック信号との位相関係の検出結果に基づいて当該受信クロック信号の遅延量を調整することで、両信号間のずれを改善する技術が開示されている。

また、例えば特許文献２には、パラレルデータの高速伝送時にビット間に生じる位相差をリングバッファで吸収する技術が開示されている。
この他、本発明に関係する技術として、例えば特許文献３には、異なる周波数のクロックを用いる装置間でのデータのシリアル伝送を可能とするために、基準クロックより生成した高周波クロックを各装置で用いるという技術が開示されている。

また、例えば特許文献４には、送信装置と受信装置とで共通の基準信号と、送信装置から受信装置へ伝送されるトレーニングパターンとを用いて、パラレルデータの高速伝送時におけるビット毎の伝送のばらつきを抑える技術が開示されている。
特開２００６−５６６５号公報 特開２００６−１９７９０号公報 国際公開第２００４／０３１９２６号パンフレット 特開２００６−５０１０２号公報

上述したデータシンクロナス方式では、受信側の初段でデータのラッチに使用する伝送クロックが、１サイクル以上ずれてしまっている可能性がある。そのため、その伝送クロックが、送信側でデータと同時に送出されたものである保証はない。また、各ビットのデータのラッチに使用するクロックの位相調整はパラレルデータのビット毎に別個に行われるため、位相調整後の各クロックの位相が同一である保証もない。このため、ラッチしたパラレルデータをどのようにして正しく読み出すかが問題となる。

また、クロックステップ実行機能を適用してクロックのストップを行うと、ビット間の伝送ばらつきにより、パラレルデータのうち受信できたビットと受信できなかったビットとが発生してしまい、伝送途中のデータの正しい受信が保証できない。

更に、高速伝送時における伝送クロックの波形を安定させるイコライザが伝送路中に設置されている場合があるが、クロックのスタート時とストップ時における波形はイコライザでは保証されないため、クロックステップ実行機能を実行するとデータ伝送の確実性が保証できない。

本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、データ伝送におけるクロックステップ実行機能の信頼性を向上させることである。

本発明の態様のひとつであるデータ受信装置は、送信元から送られてきたデータを格納する格納先を順次切り替えて指示する格納先指示手段と、動作の停止を示す停止信号を遅延させる遅延手段と、を有しており、前記格納先指示手段は、前記遅延手段で遅延させた前記停止信号を受け取ると前記格納先の指示の切り替えを停止する、ことを特徴とするものであり、この特徴によって前述した課題を解決する。

この構成によれば、停止信号が発生してから遅れて格納先指示手段の動作が停止するので、停止信号の発生時には送信元から既に送信されてしまっていたデータを格納先に無事格納することができる。従って、クロックステップ実行機能の実行による伝送データの消失が防止される。

なお、上述した本発明に係るデータ受信装置において、前記遅延手段が前記停止信号を遅延させる遅延時間は、前記データが前記送信元から送信されてから前記格納先に格納されるまでに要する時間であるとしてもよい。

この構成によれば、停止信号を遅延させるときの遅延時間を、伝送データの消失を防止し得る最短のものとすることができる。
また、前述した本発明に係るデータ受信装置において、前記送信元が有しているカウンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを決定する当該カウンタと同期してカウント動作を行う同期カウンタを更に有しており、前記遅延時間の設定は、前記送信元から送信された前記特定のパターンであるデータの前記格納先への格納を終えたときにおける前記同期カウンタのカウント値を基準にして行われるように構成してもよい。

この構成によれば、停止信号を遅延させるときの遅延時間を、伝送データの消失を防止し得る最短のものとすることができる。
また、前述した本発明に係るデータ受信装置において、前記格納先指示手段は、前記送信元から送られてくるクロックに基づいたタイミングで前記指示の切り替えを行い、前記遅延手段は、遅延させた前記停止信号の変化のタイミングを前記送信元から送られてくるクロックに同期させるように構成してもよい。

このために、前記遅延手段を、例えばリングバッファとして構成してもよい。
この構成によれば、送信元からのデータ伝送における遅延量がばらついても、送信元から送信されていたデータを格納先に確実に格納してから格納先指示手段を停止させることができる。

なお、このとき、前記格納先のうちから前記データを読み出す読み出し元とするものを、前記格納先指示手段による指示の切り替えと同一の順序で切り替えて指示する読み出し格納先指示手段と、前記送信元が有しているカウンタであって前記データを当該送信元が送り出すタイミングに応じてカウント動作を行う当該カウンタと同期してカウント動作を行う同期カウンタと、を更に有しており、前記読み出し格納先指示手段は、前記同期カウンタによるカウント動作のタイミングで前記指示の切り替えを行うように構成してもよい。

この構成によれば、送信側と受信側とでデータ授受の動作が同期するので、送信元からのデータ伝送により遅延量がばらついても、伝送データを確実に受け取ることができる。
また、前述した本発明に係るデータ受信装置において、前記送信元において前記データに同期させた上で当該送信元から送られてくるクロックを遅延させるときの遅延量を前記データに基づいて制御して、当該クロックと当該データとの位相のずれを調整する位相調整手段を更に有しており、前記位相調整手段は、前記格納先指示手段が前記格納先の切り替えの指示を停止している期間に前記送信元から送られてきた特定のパターンであるデータに基づいて、前記位相のずれを調整するように構成してもよい。

この構成によれば、格納先指示手段の動作停止期間内に位相調整が行えるので、その後の動作再開時におけるデータ伝送の失敗が防止される。
また、前述した本発明に係るデータ受信装置において、前記送信元から送られてきた特定のパターンのビット列データであってビット毎に前記格納先の各々に格納された当該ビット列データを読み出して当該ビット列データの妥当性の検査を行う検査手段を更に有し、前記ビット列データの語長は前記格納先指示手段による指示の種類の数の少なくとも２倍であるように構成してもよい。

この構成によれば、いずれの格納先に対するデータの格納及び読み出しも複数回行われるので、格納先に対する検査の信頼性が向上する。
なお、このとき、前記ビット列データの語長は前記格納先指示手段による指示の種類の数の２倍であり、当該ビット列データにおける前半分の各ビットと後半分の各ビットとは、値が反転した関係を有しているように構成してもよい。

この構成によれば、格納先に対するデータの格納と読み出しとの周回ずれの検出が可能となる上に、全ての格納先に対して、２値であるビットデータの両方の値の格納及び読み出しの検査が行える。

また、このとき、前記検査手段は、前記ビット列データが前記送信元から送信されてから当該検査手段で前記検査がされるまでに要すると推定される時間だけ遅らせて当該ビット列データを生成するパターンデータ期待値生成手段と、前記送信元から送られてきたビット列データと、前記パターンデータ期待値生成手段によって生成された特定のパターンのビット列データとが一致するか否かを判定する判定手段と、を有するように構成してもよい。

この構成によれば、送信元から送られてきたビット列データの妥当性を検査することができる。
なお、このとき、パターンデータ期待値生成手段は、前記送信元が有しているカウンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを決定する当該カウンタと同期してカウント動作を行う同期カウンタを有しているように構成してもよい。

この構成によれば、生成した当該ビット列データを上述の推定時間だけ遅らせるために、この同期カウンタを利用することができる。
なお、上述した本発明に係るデータ受信装置において実施されているデータ受信方法も、本発明に係るものである。

本発明の別の態様のひとつであるデータ送信装置は、動作の停止を示す停止信号を受け取ると送信対象データのデータ伝送路への出力を停止させる停止手段と、前記停止信号を受け取ると特定のパターンのデータを前記送信対象データに代えて前記データ伝送路へ出力する切り替え手段と、を有することを特徴とするものであり、この特徴によって前述した課題を解決する。

この構成によれば、送信対象データの主力を停止している期間内に、特定パターンのデータを利用した伝送路の検査・調整を送信対象データの受信先で行うことができるので、その後の動作再開時におけるデータ伝送の失敗が防止される。

本発明によれば、以上のようにすることにより、データ伝送におけるクロックステップ実行機能の信頼性が向上するという効果を奏する。

ソースシンクロナス方式を採用したデータ伝送システムの構成例を示す図である。 図１に示した伝送システムにおける各部のタイムチャート例を示す図である。 データ伝送における各ビット間の遅延量のバラツキが許容できる場合を示す図である。 データ伝送における各ビット間の遅延量のバラツキが許容できない場合を示す図である。 本発明を実施するデータ伝送システムの構成を示す図である。 図４における送信側ＬＳＩの構成の詳細を示す図である。 図４における受信側ＬＳＩの構成の詳細を示す図である。 図４における伝送チェック部の構成の詳細を示す図である。 ＬＳＩ−ＡとＬＳＩ−Ｂとの間でパラレルデータの送受信を並行して行う様子を示す図である。 チューニング処理の処理手順を示す図である。 ＬＳＩ−ＡとＬＳＩ−Ｂとの間でのチューニング処理の実行によるパターンデータの授受の様子を示す図である。 ポインタリセット処理の処理手順を示す図である。 ＬＳＩ−ＡとＬＳＩ−Ｂとの間でのポインタリセット処理の実行によるパターンデータの授受の様子を示す図である。 各ポインタ生成部のリセットタイミングのタイムチャート例を示した図（その１）である。 各ポインタ生成部のリセットタイミングのタイムチャート例を示した図（その２）である。 伝送チェック処理の処理手順を示す図である。 ＬＳＩ−ＡとＬＳＩ−Ｂとの間での伝送チェック処理の実行によるパターンデータの授受の様子を示す図である。 各同期カウンタのカウント動作の開始タイミングの例を示す図である。 クロックステップ実行機能時におけるタイムチャート例を示した図（その１）である。 クロックステップ実行機能時におけるタイムチャート例を示した図（その２）である。

符号の説明

１００ 送信側ＬＳＩ
１０１ クロックバッファ
１０２、１１４−１、１１４−ｍ、２０１、２１１−１、２１１−ｍ ＩＯバッファ
１１１、１２１、１２２、２０３、２２１、２３３−１、２３３−ｍ、
２４１、２５１ クロックチョッパ
１１２−１、１１２−ｍ、１１３−１、１１３−ｍ、１３１、
２１２−１、２１２−ｍ、２１４−１、２１４−ｍ、２５２、
２５７−０、２５７−１、２５７−ｎ Ｄラッチ
１２３ パターン生成回路
１２４、２４２、２７２ 同期カウンタ
１２５−１、１２５−ｍ、２３１ セレクタ
２００ 送信側ＬＳＩ
２０２ 位相調整部
２０４、２３４−１、２３４−ｍ ライトポインタ生成部
２１３−１、２１３−ｍ、２５３ ＦＩＦＯ回路
２２２ リードポインタ生成部
２３２−１、２３２−ｍ ＤＬＬ
２４３ クロックステップ用リングバッファ
２４４ 伝送チェック部
２５４ クロックステップ用ライトポインタ生成部
２５５ クロックステップ用リードポインタ生成部
２５６−１ リセットパターン検出部
２６１ シフトレジスタ
２６２ チェックパターン検出回路
２６３、２６５、２７６、２７７ フラグ回路
２６４ 伝送チェックカウンタ
２７１ ＥｘＯＲ回路
２７３ チェックパターン期待値生成回路
２７４ ＡＮＤ回路
２７５ ＯＲ回路
３００ ＬＳＩ−Ａ
４００ ＬＳＩ−Ｂ

以下、本発明の実施の形態を図面に基づいて説明する。
まず図４について説明する。同図は本発明を実施するデータ伝送システムの構成を示している。なお、同図において、図１と同様の構成要素には同一の符号を付している。

図４において、送信側ＬＳＩ１００の内部クロック（ＣＬＫ）は、クロックバッファ１０１を介した後に、ＩＯバッファ１０２により受信側ＬＳＩ２００へ送信される。
一方、送信側ＬＳＩ１００の内部クロックは、クロックチョッパ１１１、１２１、及び１２２にも入力されている。クロックチョッパ１１１の出力信号はＤラッチ１１２−１、…、１１２−ｍの各クロック端子に入力されており、クロックチョッパ１２１の出力信号は１１３−１、…、１１３−ｍの各クロック端子に入力されている。また、クロックチョッパ１２２の出力信号はパターン生成回路１２３及び同期（ＳＹＮＣ）カウンタ１２４の各クロック端子に入力されている。

Ｄラッチ１１２−１、…、１１２−ｍには、ｍビットのパラレルデータである伝送データがビット毎に入力される。Ｄラッチ１１２−１、…、１１２−ｍの各出力は、セレクタ１２５−１、…、１２５−ｍを介してＤラッチ１１３−１、…、１１３−ｍに入力されている。従って、セレクタ１２５−１、…、１２５−ｍでＤラッチ１１２−１、…、１１２−ｍの出力の選択がされている場合には、Ｄラッチ１１３−１、…、１１３−ｍでは、Ｄラッチ１１２−１、…、１１２−ｍよりも内部クロック１サイクル分前の伝送データがラッチされる。Ｄラッチ１１３−１、…、１１３−ｍから出力される伝送データはＩＯバッファ１１４−１、…、１１４−ｍにより受信側ＬＳＩ２００へ送信される。

なお、クロックチョッパ１１１にはゲート（Gated ）ストップ信号が入力されている。ゲートストップ信号は、図４に示したシステム全体の動作の停止を指示する信号である。
クロックチョッパ１１１は、ゲートストップ信号をＨレベル信号にすると、チョッパ信号を停止しＨレベル信号を継続して出力する。但し、図１の構成と異なり、図４の構成ではクロックバッファ１０１にゲートストップ信号が入力されていない。従って、クロックバッファ１０１は、ゲートストップ信号とは無関係に、送信側ＬＳＩ１００の内部クロックを、ＩＯバッファ１０２を介して受信側ＬＳＩ２００へ継続して送信する。また、図４の構成では、ゲートストップ信号はクロックチョッパ１２１にも入力されていない。従って、Ｄラッチ１１３−１、…、１１３−ｍは、ゲートストップ信号とは無関係に、伝送データを、ＩＯバッファ１１４−１、…、１１４−ｍを介して受信側ＬＳＩ２００へ継続して送信する。また、ゲートストップ信号はクロックチョッパ１２２にも入力されていないので、ゲートストップ信号は同期（ＳＹＮＣ）カウンタ１２４の動作にも影響を及ぼすことはない。

パターン生成回路１２３は、予め定められているパターンのビット列である数種類のパターンデータを生成し、クロックチョッパ１２２から送られてくるチョッパ信号に同期させて出力する。パターン生成回路１２３の出力は、セレクタ１２５−１、…、１２５−ｍを介してＤラッチ１１３−１、…、１１３−ｍに入力されている。従って、セレクタ１２５−１、…、１２５−ｍでパターン生成回路１２３の出力の選択がされている場合には、Ｄラッチ１１３−１、…、１１３−ｍには、パターン生成回路１２３から出力されるパターンデータがラッチされる。なお、パターンデータの詳細は後述する。

同期（ＳＹＮＣ）カウンタ１２４はクロックチョッパ１２２から出力されるチョッパ信号を計数するインクリメントカウンタである。同期カウンタ１２４は、受信側ＬＳＩ２００が備えている同期カウンタ２４２と巡回周期を同期させて動作させる。この同期動作は、送信側ＬＳＩ１００と受信側ＬＳＩ２００とで共通の基準信号を用いて実現させている。なお、この基準信号は外部で生成する。

パターン生成回路１２３は、同期カウンタ１２４が所定のカウント値となったタイミングでパターンデータの出力を開始する。
受信側ＬＳＩ２００では、送信側ＬＳＩ１００のＩＯバッファ１０２から送られてきた伝送クロックがＩＯバッファ２０１で受信され、セレクタ２３１を介してＤＬＬ２３２−１、…、２３２−ｍへと送られる。従って、セレクタ２３１でＩＯバッファ２０１の出力の選択がされている場合には、ＤＬＬ２３２−１、…、２３２−ｍには伝送クロックが入力される。なお、セレクタ２３１を切り替えることにより、受信側ＬＳＩ２００の内部クロックをＤＬＬ２３２−１、…、２３２−ｍに入力させることもできる。

一方、送信側ＬＳＩ１００のＩＯバッファ１１４−１、…、１１４−ｍから送られてきた伝送データは、ＩＯバッファ２１１−１、…、２１１−ｍで受信されてＤラッチ２１２−１、…、２１２−ｍへと入力されると共に、ＤＬＬ２３２−１、…、２３２−ｍにも送られる。

ＤＬＬ（Delay Locked Loop ）２３２−１、…、２３２−ｍは、ＩＯバッファ１０２から送られてきた伝送クロックを遅延させるものであるが、このときの遅延量を、ＩＯバッファ２１１−１、…、２１１−ｍから送られてくる伝送データと、遅延させた伝送クロックとの位相関係の検出結果に基づいて制御することにより、伝送データと伝送クロックとの位相ずれを調整し改善する。ＤＬＬ２３２−１、…、２３２−ｍから出力される伝送クロックは、クロックチョッパ２３３−１、…、２３３−ｍに入力されている。

Ｄラッチ２１２−１、…、２１２−ｍは、各クロック端子にクロックチョッパ２３３−１、…、２３３−ｍからのチョッパ信号が入力されると、その伝送データを出力する。
Ｄラッチ２１２−１、…、２１２−ｍから出力される伝送データは、ＦＩＦＯ回路２１３−１、…、２１３−ｍに送られる。ＦＩＦＯ回路２１３−１、…、２１３−ｍは、ライトポインタ生成部２３４−１、…、２３４−ｍとリードポインタ生成部２２２とで行われるポインタの生成によりリングバッファを構成している。このリングバッファは、ＤＬＬ２３２−１、…、２３２−ｍにより伝送データのパラレルビット毎に位相の調整がされている伝送クロックから、受信側ＬＳＩ２００の内部クロックへと、伝送データを乗り換えさせるために使用されている。なお、以降の説明においては、このリングバッファを「データ用リングバッファ」と称することとする。

ライトポインタ生成部２３４−１、…、２３４−ｍは、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうちのいずれかを指し示すライトポインタを生成し、このライトポインタを、クロックチョッパ２３３−１、…、２３３−ｍからのチョッパ信号のタイミングに従って順次他のものを指し示すように切り替える。一方、リードポインタ生成部２０４は、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうちのいずれかを指し示すリードポインタを生成し、このリードポインタを、クロックチョッパ２２１から出力されるチョッパ信号のタイミングに従って順次他のものを指し示すように切り替える。なお、このときの切り替え順は、ライトポインタ生成部２３４−１、…、２３４−ｍの切り替え順と同一とする。

なお、クロックチョッパ２２１には、受信側ＬＳＩ２００の内部クロックが入力されている。
Ｄラッチ２１２−１、…、２１２−ｍから出力される伝送データは、ＦＩＦＯ回路２１３−１、…、２１３−ｍの有する複数のバッファのうち、ライトポインタ生成部２３４−１、…、２３４−ｍが生成するライトポインタで指し示されているものに格納され、リードポインタ生成部２２２が生成するリードポインタで指し示されているものより読み出される。こうして、送信側ＬＳＩ１００の内部クロックから受信側ＬＳＩ２００の内部クロックへと伝送データの乗り換えが行われる。

なお、ＦＩＦＯ回路２１３−１、…、２１３−ｍには、送信側ＬＳＩ１００のパターン生成部１２３で生成されて受信側ＬＳＩ２００へと送られてくるパターンデータのうちのひとつである、リセットパターンの受信を検出する回路が備えられている。ライトポインタ生成部２３４−１、…、２３４−ｍは、ＦＩＦＯ回路２１３−１、…、２１３−ｍでリセットパターンの受信が検出されると、生成するライトポインタを初期化（リセット）する。

ＦＩＦＯ回路２１３−１、…、２１３−ｍより出力された伝送データは、Ｄラッチ２１４−１、…、２１４−ｍで一旦ラッチされた後、クロックチョッパ２２１から出力されるラッチ信号に応じて、受信側ＬＳＩ２００の内部へと送られる。

なお、受信側ＬＳＩ２００内のクロックチョッパ２２１にも、送信側ＬＳＩ１００内におけるものと同一のゲートストップ信号が入力されている。クロックチョッパ２２１は、ゲートストップ信号をＨレベル信号にすると、チョッパ信号を停止しＨレベル信号を継続して出力する。

受信側ＬＳＩ２００には、この他に、クロックチョッパ２４１、同期（ＳＹＮＣ）カウンタ２４２、クロックステップ用リングバッファ２４３、及び転送チェック部２４４が備えられている。

クロックチョッパ２４１には、受信側ＬＳＩ２００の内部クロックが入力されている。
同期（ＳＹＮＣ）カウンタ２４２は、クロックチョッパ２４１から出力されるチョッパ信号を計数するインクリメントカウンタである。前述したように、同期カウンタ２４２は、送信側ＬＳＩ１００が備えている同期カウンタ１２４と巡回周期を同期させて動作させる。リードポインタ生成部２２２は、同期カウンタ２４２が所定のカウント値となったときに、生成するリードポインタを初期化（リセット）する。

クロックステップ用リングバッファ２４３は、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのデータ伝送において生じる遅延量に対応させて、ゲートストップ信号を遅延させるためのものである。クロックステップ用リングバッファ２４３で遅延させたゲートストップ信号は、ライトポインタ生成部２３４−１、…、２３４−ｍ及びＦＩＦＯ回路２１３−１、…、２１３−ｍへと送られており、ライトポインタの切り替えとＦＩＦＯ回路２１３−１、…、２１３−ｍの有する各バッファへの伝送テータの書き込みとをゲートストップ信号に応じて停止させる。

伝送チェック部２４４は、送信側ＬＳＩ１００のパターン生成部１２３で生成されて受信側ＬＳＩ２００へと送られてくるパターンデータのうちのひとつである、チェックパターンの受信結果の検査を行い、受け取ったチェックパターンの妥当性を判定する。

図４のシステムは以上のように構成されている。
次に図５について説明する。同図は、図４における送信側ＬＳＩ１００の構成の詳細を示している。なお、図４に示した構成要素のうち、Ｄラッチ１１２−１、…、１１２−ｍ、セレクタ１２５−１、…、１２５−ｍ、Ｄラッチ１１３−１、…、１１３−ｍ、及びＩＯバッファ１１４−１、…、１１４−ｍについては、構成が同一であるので、図５においては、簡単のため、それぞれＤラッチ１１２−１、セレクタ１２５−１、及びＤラッチ１１３−１のみを表している。なお、以下の説明においても、この図５に示した構成に従って説明する。

図５に示した構成において、Ｄラッチ１３１にはゲートストップ信号が入力されており、Ｄラッチ１３１のクロック端子には、クロックチョッパ１２２から送られてくるチョッパ信号が入力されている。Ｄラッチ１３１の出力は、パターン生成回路１２３及びセレクタ１２５−１へと送られている。従って、ゲートストップ信号に応じ、パターン生成回路１２３でのパターンデータの生成とセレクタ１２５−１からＤラッチ１１３−１へのデータの伝送とを停止させることができる。このＤラッチ１３１の用途については後述する。

次に図６及び図７について説明する。これらの図は、図４における受信側ＬＳＩ２００の構成の詳細を示している。ここで、図６は、受信側ＬＳＩ２００のうち伝送チェック部２４４を除いた部分の構成の詳細を示しており、図７は、伝送チェック部２４４の構成の詳細を示している。

まず、図６について説明する。なお、図４に示した構成要素のうち、ＤＬＬ２３２−１、…、２３２−ｍ、クロックチョッパ２３３−１、…、２３３−ｍ、ＩＯバッファ２１１−１、…、２１１−ｍ、Ｄラッチ２１２−１、…、２１２−ｍ、ＦＩＦＯ回路２１３−１、…、２１３−ｍ、ライトポインタ生成部２３４−１、…、２３４−ｍ、及びＤラッチ２１４−１、…、２１４−ｍについては、構成が同一であるので、図６においては、簡単のため、それぞれＤＬＬ２３２−１、クロックチョッパ２３３−１、ＩＯバッファ２１１−１、Ｄラッチ２１２−１、ＦＩＦＯ回路２１３−１、ライトポインタ生成部２３４−１、及びＤラッチ２１４−１のみを表している。なお、以下の説明においても、この図６に示した構成に従って説明する。

クロックステップ用リングバッファ２４３は、クロックチョッパ２５１、Ｄラッチ２５２、ＦＩＦＯ回路２５３、クロックステップ用ライトポインタ生成部２５４、及びクロックステップ用リードポインタ生成部２５５を備えて構成されている。

クロックチョッパ２５１には受信側ＬＳＩ２００の内部クロックが入力されている。Ｄラッチ２５２にはゲートストップ信号が入力されている。Ｄラッチ２５２は、クロック端子にクロックチョッパ２５１からのチョッパ信号が入力されると、ゲートストップ信号を出力してＦＩＦＯ回路２５３へ入力する。

クロックステップ用ライトポインタ生成部２５４は、ＦＩＦＯ回路２５３の有する複数のバッファのうちのいずれかを指し示すライトポインタを生成し、このライトポインタを、クロックチョッパ２５１からのチョッパ信号のタイミングに従って順次他のものを指し示すように切り替える。一方、クロックステップ用リードポインタ生成部２５５は、ＦＩＦＯ回路２５３の有する複数のバッファのうちのいずれかを指し示すリードポインタを生成し、このリードポインタを、クロックチョッパ２３３−１から出力されるチョッパ信号のタイミングに従って順次他のものを指し示すように切り替える。なお、このときの切り替え順は、クロックステップ用ライトポインタ生成部２５４の切り替え順と同一とする。

このクロックステップ用リングバッファ２４３によって遅延させるゲートストップ信号は、信号変化のタイミングが伝送クロックに同期したものとなる。
なお、クロックステップ用ライトポインタ生成部２５４は、生成するライトポインタを、リードポインタ生成部２２２の初期化と同一のタイミングで初期化（リセット）する。また、クロックステップ用リードポインタ生成部２５５は、生成するリードポインタを、ライトポインタ生成部２３４−１の初期化と同一のタイミングで初期化（リセット）する。こうすることにより、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのデータ伝送で生じるものに相当する遅延量の遅延をゲートストップ信号に与えることができる。

なお、クロックステップ用リングバッファ２４３との区別を容易なものとするため、以降の説明においては、ＦＩＦＯ回路２１３−１、…、２１３−ｍにより構成されているリングバッファを「データ用リングバッファ」と称することとし、ライトポインタ生成部２３４−１、…、２３４−ｍを「データ用ライトポインタ生成部２３４−１、…、２３４−ｍ」と称することとし、リードポインタ生成部２２２を「データ用リードポインタ生成部２２２」と称することとする。

なお、クロックステップ用リングバッファ２４３とデータ用リングバッファとは同一段数のバッファより構成する。
次に、図６のＦＩＦＯ回路２１３−１内のリセットパターン検出部２５６−１について説明する。なお、ＦＩＦＯ回路２１３−１、…、２１３−ｍは、いずれも同様の内部構成を有している。

Ｄラッチ２５７−０、２５７−１、…２５７−ｎは、ＦＩＦＯ回路２１３−１が有している（ｎ＋１）個のバッファである。ＦＩＦＯ回路２１３−１でリセットパターンの検出を行う場合には、セレクタ２５８−１、…、２５８−ｎの切り替えが行われ、Ｄラッチ２５７−０、２５７−１、…２５７−ｎが縦列接続されて（ｎ＋１）ビットのシフトレジスタが構成される。

リセットパターン検出部２５６−１は、Ｄラッチ２５７−０、２５７−１、…２５７−ｎからなるシフトレジスタにおける各ビットの出力と、予め定められているリセットパターンとの一致検出を行う。ここで、両者の一致が検出されたときには検出信号を出力する。前述したように、この検出信号に応じて、データ用ライトポインタ生成部２３４−１とクロックステップ用リードポインタ生成部２５５との初期化が行われる。

次に図７に示す伝送チェック部２４４の構成の詳細について説明する。なお、同図において、ＥｘＯＲ回路２７１、ＡＮＤ回路２７４、及びフラグ回路２７７は、Ｄラッチ２１４−１、…、２１４−ｍの各々毎に設けられている。

送信側ＬＳＩ１００から受信側ＬＳＩ２００へと送られてきたチェックパターンは、図４に示されているＤラッチ２１４−１、…、２１４−ｍのうちのいずれかより伝送チェック部２４４に入力される。このチェックパターンは、シフトレジスタ２６１とＥｘＯＲ（エクスクルーシブ・オア）回路２７１の一方の入力とに入力される。

チェックパターン検出回路２６２は、シフトレジスタ２６１における各ビットの出力（すなわちチェックパターン）と、予め定められているチェックパターンとの一致検出を行う。ここで、両者の一致が検出されたときには、検出信号を出力する。

フラグ回路２６３は、チェックパターン検出回路２６２から検出信号を受け取ると、フラグＣＨＫ＿ＶＡＬをセットする。伝送チェックカウンタ２６４は、フラグＣＨＫ＿ＶＡＬがセットされてからの経過時間を計時するカウンタであり、所定時間ｋを経過すると終了信号を出力する。フラグ回路２６５は、この終了信号を受け取ると、フラグＣＯＭＰＬＥＴＥをセットして、チェックパターンの検査終了を表示する。なお、ＯＲ回路２６６は、チェックパターンの検査終了をフラグ回路２６３に伝えてフラグＣＨＫ＿ＶＡＬをリセットさせるためのものである。

同期カウンタ２７２は、送信側ＬＳＩ１００の同期カウンタ１２４と巡回周期が同期して動作するカウンタである。チェックパターン期待値生成回路２７３は、チェックパターンを生成すると共に、送信側ＬＳＩ１００のパターン生成回路１２３で生成されてからＥｘＯＲ回路２７１に入力されるまでのチェックパターンの伝送時に論理的に生じる遅延量と同一量の遅延を生成したチェックパターンに対して与えたもの（これを「チェックパターン期待値」と称することとする）を出力する。なお、このときの遅延量は、同期カウンタ２７２を基準にして与えられる。

ＥｘＯＲ回路２７１のもう一方の入力には、チェックパターン期待値生成回路２７２から出力されるチェックパターン期待値が入力される。従って、ＥｘＯＲ回路２７１は、チェックパターンとチェックパターン期待値との不一致の検出を行う。

ＡＮＤ回路２７４は、フラグＣＨＫ＿ＶＡＬがセットされている期間内、すなわち、チェックパターンの検査が実行中である期間内におけるＥｘＯＲ回路２７１による検出の結果を有効なものとして抽出する。この抽出結果がチェックパターンの検査結果であり、チェックパターン期待値と伝送されてきたチェックパターンとの不一致は、伝送エラーの発生を意味している。

ＯＲ回路２７５は、Ｄラッチ２１４−１、…、２１４−ｍの各々を通るデータ伝送路において行われる上述したチェックパターンの検査において、ひとつでも伝送エラーが検出された場合には検出信号を出力する。フラグ回路２７６は、ＯＲ回路２７５から検出信号を受け取ると、フラグＥＲＲＯＲをセットしてエラーの検出を表示する。また、上述した伝送路毎に設けられているフラグ回路２７７は、ＡＮＤ回路２７４の出力に応じてフラグを表示するものであり、エラーの検出されたチェックパターンが上述したデータ伝送路のうちのどれを用いて送られてきたものであるかを表す。

なお、同期カウンタ１２４、２４２、及び２７２のカウント周期は、クロックステップ用リングバッファ２４３及びデータ用リングバッファが有するバッファ段数の２倍とする。

次に、図４に示したデータ伝送システムでデータ伝送を行う際に行う必要のある、初期化シーケンスについて説明する。
この初期化シーケンスは、チューニング処理、ポインタリセット処理、及び伝送チェック処理の３つの処理を逐次実行することによって行われる。ここで、チューニング処理は、ＤＬＬ２３２−１、…、２３２−ｍによる伝送クロックの遅延量の調整を行うものである。ポインタリセット処理は、クロックステップ用ライトポインタ生成部２５４、クロックステップ用リードポインタ生成部２５５、データ用ライトポインタ生成部２３４−１、…、２３４−ｍ、及びデータ用リードポインタ生成部２２２の初期化を行うものである。また、伝送チェック処理は、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのデータ伝送の検査を行うものである。

なお、以下の説明においては、図８に示すＬＳＩ−Ａ３００とＬＳＩ−Ｂ４００との間でパラレルデータの送受信を並行して行うデータバスによるデータ伝送のための初期化シーケンスを説明する。この場合、ＬＳＩ−Ａ３００及びＬＳＩ−Ｂ４００はどちらも、図４に示した送信側ＬＳＩ１００の構成と受信側ＬＳＩ２００の構成との両方を有している。

まず、チューニング処理を説明する。チューニング処理の処理手順を図９にフローチャートで示す。また、ＬＳＩ−Ａ３００とＬＳＩ−Ｂ４００との間でのチューニング処理の実行によるパターンデータの授受の様子を図１０に示す。

まず、外部の制御装置より、ＬＳＩ−Ａ３００に対してチューニング処理の開始指示が行われる。ＬＳＩ−Ａ３００は、Ｓ３０１において、この開始指示を取得する処理を行う。

この開始指示を取得すると、ＬＳＩ−Ａ３００は、Ｓ３０２において、予め定められているパターンデータのひとつであるチューニングパターンをパターン生成回路１２３で生成させると共にセレクタ１２５−１、…、１２５−ｍの切り替えを行い、チューニングパターンをＬＳＩ−Ｂ４００へ送出する処理が開始される。また、Ｓ３０３において、ＬＳＩ−Ｂ４００から送られてくるチューニングパターンを受信してＤＬＬ２３２−１、…、２３２−ｍに与え、このチューニングパターンと遅延させた伝送クロックとの位相関係の検出結果に基づいて、伝送クロックに対して与える遅延量を制御させる処理（キャリブレーション処理）が、Ｓ３０２の処理と並行して行われる。

一方、外部の制御装置より、ＬＳＩ−Ｂ４００に対してもチューニング処理の開始指示が行われる。ＬＳＩ−Ｂ４００は、Ｓ４０１において、この開始指示を取得する処理を行う。この開始指示を取得すると、Ｓ４０２において、チューニングパターンをＬＳＩ−Ａ３００へ送出させる処理がＳ３０２と同様に開始される。また、Ｓ４０３において、ＬＳＩ−Ａ３００から送られてくるチューニングパターンに基づいたＳ３０３と同様のキャリブレーション処理が、Ｓ４０２の処理と並行して行われる。

その後、ＬＳＩ−Ａ３００では、Ｓ３０４において、予め定められている一定時間（キャリブレーション処理の完了に十分な時間）が経過するまで、Ｓ３０２及びＳ３０３の処理が継続される。この一定時間の経過が検出されると、Ｓ３０５において、チューニングパターンの送出処理とキャリブレーション処理とを終了してチューニング処理を終了する。一方、ＬＳＩ−Ｂ４００においても、Ｓ４０４において、予め定められている一定時間（キャリブレーション処理の完了に十分な時間）が経過するまで、Ｓ４０２及びＳ４０３の処理が継続される。この一定時間の経過が検出されると、Ｓ４０５において、チューニングパターンの送出処理とキャリブレーション処理とを終了してチューニング処理を終了する。

なお、図１０においては、ＬＳＩ−Ａ３００をＬＳＩ−Ｂ４００よりも先にチューニング処理を起動させているが、この起動順は逆でもよい。
次に、ポインタリセット処理を説明する。ポインタリセット処理の処理手順を図１１にフローチャートで示す。また、ＬＳＩ−Ａ３００とＬＳＩ−Ｂ４００との間でのポインタリセット処理の実行によるパターンデータの授受の様子を図１２に示す。

なお、以下の説明においては、表記を容易にするため、データ用ライトポインタ生成部２３４−１、…、２３４−ｍを「ＷＴ−ＰＴ−Ａ」と示し、データ用リードポインタ生成部２２２を「ＲＤ−ＰＴ−Ａ」と示し、クロックステップ用ライトポインタ生成部２５４を「ＷＴ−ＰＴ−Ｂ」と示し、クロックステップ用リードポインタ生成部２５５を「ＲＤ−ＰＴ−Ｂ」と示すこととする。

まず、外部の制御装置より、ＬＳＩ−Ａ３００に対してポインタリセット処理の開始指示が行われる。ＬＳＩ−Ａ３００は、Ｓ３１１において、この開始指示を取得する処理を行う。

この開始指示を取得すると、ＬＳＩ−Ａ３００は、Ｓ３１２において、予め定められているパターンデータのひとつであるリセットパターンをパターン生成回路１２３で生成させると共にセレクタ１２５−１、…、１２５−ｍの切り替えを行い、リセットパターンをＬＳＩ−Ｂ４００へ送出する処理が開始される。また、Ｓ３１３において、ＦＩＦＯ回路２１３−１、…、２１３−ｍが各自有しているリセットパターン検出部２５６−１を動作させる処理が、Ｓ３１２の処理と並行して行われる。なお、リセットパターン検出部２５６−１を動作させる際には、セレクタ２５８−１、…、２５８−ｎを切り替えてＤラッチ２５７−０、２５７−１、…２５７−ｎでシフトレジスタを構成する処理が併せて行われる。

続くＳ３１４では、ＬＳＩ−Ａ３００の内部クロックに従って生成ポインタを切り替えるポインタ生成部であるＲＤ−ＰＴ−Ａ及びＷＴ−ＰＴ−Ｂのリセット（初期化）を、同期カウンタ２４２の周期一巡のタイミングに従って行う処理が行われる。そして、このリセットを行った直後に、Ｓ３１５において、ＬＳＩ−Ｂ４００からのリセットパターンをリセットパターン検出部２５６−１が検出したか否かを判定する処理が行われる。ここで、リセットパターンを検出していないときには、Ｓ３１４に処理を戻し、同期カウンタ２４２に基づくＲＤ−ＰＴ−Ａ及びＷＴ−ＰＴ−Ｂのリセットを改めて実行する。

一方、リセットパターンを検出したときには直ちにＳ３１６に処理が進み、ＬＳＩ−Ｂ４００から送られてくる伝送クロックに従って生成ポインタを切り替えるポインタ生成部であるＷＴ−ＰＴ−Ａ及びＲＤ−ＰＴ−Ｂをリセット（初期化）する処理が行われる。

この結果、ＬＳＩ−Ａ３００のクロックステップ用リングバッファ２４３は、ＬＳＩ−Ｂ４００のパターン生成回路１２３でリセットパターンが生成されてからＬＳＩ−Ａ３００のリセットパターン検出部２５６−１でリセットパターンが検出されるまでの時間に相当する時間だけ、ゲートストップ信号を遅延させるようになる。この遅延させたゲートストップ信号を、クロックステップ実行機能におけるデータ用リングバッファの動作を停止させるために使用するので、本実施形態によれば、ＬＳＩ−Ｂ４００からＬＳＩ−Ａ３００への伝送データが失われることなく確実にデータ用リングバッファへ格納することができるのである。

一方、ＬＳＩ−Ｂ４００でも、上述したＬＳＩ−Ａ３００におけるもの同様の処理が行われる。
すなわち、まず、外部の制御装置より、ＬＳＩ−Ｂ４００に対してポインタリセット処理の開始指示が行われると、ＬＳＩ−Ｂ４００は、Ｓ４１１において、この開始指示を取得する処理を行う。

この開始指示を取得すると、ＬＳＩ−Ｂ４００は、Ｓ４１２において、リセットパターンをパターン生成回路１２３で生成させてＬＳＩ−Ａ３００へ送出する処理が開始される。また、Ｓ４１３において、ＦＩＦＯ回路２１３−１、…、２１３−ｍが各自有しているリセットパターン検出部２５６−１を動作させる処理が、Ｓ４１２の処理と並行して行われる。

続くＳ４１４では、ＲＤ−ＰＴ−Ａ及びＷＴ−ＰＴ−Ｂのリセットを、同期カウンタ２４２の周期一巡のタイミングに従って行う処理が行われる。そして、このリセットを行った直後に、Ｓ４１５において、ＬＳＩ−Ａ３００からのリセットパターンをリセットパターン検出部２５６−１が検出したか否かを判定する処理が行われる。ここで、リセットパターンを検出していないときには、Ｓ４１４に処理を戻し、同期カウンタ２４２に基づくＲＤ−ＰＴ−Ａ及びＷＴ−ＰＴ−Ｂのリセットを改めて実行する。

一方、リセットパターンを検出したときには直ちにＳ４１６に処理が進み、ＷＴ−ＰＴ−Ａ及びＲＤ−ＰＴ−Ｂをリセット（初期化）する処理が行われる。
この結果、ＬＳＩ−Ｂ４００のクロックステップ用リングバッファ２４３は、ＬＳＩ−Ａ３００のパターン生成回路１２３でリセットパターンが生成されてからＬＳＩ−Ｂ４００のリセットパターン検出部２５６−１でリセットパターンが検出されるまでの時間に相当する時間だけ、ゲートストップ信号を遅延させるようになる。この遅延させたゲートストップ信号を、クロックステップ実行機能におけるデータ用リングバッファの動作を停止させるために使用するので、本実施形態によれば、ＬＳＩ−Ａ３００からＬＳＩ−Ｂ４００への伝送データが失われることなく確実にデータ用リングバッファへ格納することができるのである。

なお、図１２においては、ＬＳＩ−Ａ３００をＬＳＩ−Ｂ４００よりも先にポインタリセット処理を起動させているが、この起動順は逆でもよい。
ここで図１３及び図１４について説明する。これらの図は、各ポインタ生成部のリセットタイミングのタイムチャート例を示したものである。なお、図１３及び図１４に示した各チャートと図５及び図６との対応関係は、括弧付きの番号（１）〜（１７）によって示されている。また、これらのタイムチャート例では、クロックステップ用リングバッファ２４３及びデータ用リングバッファは１６段のバッファより構成されており、従って、同期カウンタのカウント周期は３２としている。また、パターン生成回路１２３で生成されるリセットパターンのビット長は８ビット（ＲＳＴ０〜ＲＳＴ７）としている。

図１３はＷＴ−ＰＴ−Ａ及びＲＤ−ＰＴ−ＢとＲＤ−ＰＴ−Ａとのリセットタイミングを示している。
まず、図１３のチャート（１）からチャート（４）の各チャートに注目する。

チャート（１）は、同期カウンタ１２４、２４２、及び２７２のカウント周期を表しており、チャート（３）は、セレクタ１２５−１の出力データを示している。また、チャート（４）は、送信側ＬＳＩ１００の最終段のＤラッチ１１３−１の出力データを示している。なお、チャート（５）は送信側ＬＳＩ１００の内部クロックを示しており、チャート（２）は、クロックチョッパ１２１の出力信号を示している。

パターン生成回路１２３は、同期カウンタ１２４（チャート（１））のカウント値が「１」のときにリセットパターンの出力を開始する（チャート（３）参照）。このリセットパターンの先頭ビットは、同期カウンタ１２４のカウント値が「２」となるタイミングでＤラッチ１１３−１にラッチされる（チャート（４）参照）。

次にチャート（６）からチャート（１２）の各チャートに注目する。
チャート（６）はＩＯバッファ２０１の出力信号を示しており、チャート（８）はクロックチョッパ２３３−１から出力される出力信号を示している。図１３においては、これらの信号の位相関係が反転しているように描かれているが、これは、ＤＬＬ２３２−１により、チャート（８）の上段に示した伝送データに基づいた伝送クロックの位相調整がなされていることによるものである。従って、チャート（８）の波形は、送信側ＬＳＩ１００におけるクロックチョッパ１２１の出力信号波形（チャート（２））と位相が一致している。

チャート（７）及びチャート（９）からチャート（１２）までの各チャートには、各々３つのチャートが示されている。まず、このうちの上段の各チャートにのみ注目する。
チャート（７）は受信側ＬＳＩ２００のバッファ２１１−１の出力を示しており、これは、受信側ＬＳＩ２００で受信した送信側ＬＳＩ１００からの伝送データを示している。また、チャート（９）は、受信側ＬＳＩ２００の初段のＤラッチ２１２−１の出力データを示している。更に、チャート（１０）は、リセットパターン検出部２５６−１から出力される検出信号、すなわち、ＷＴ−ＰＴ−ＡとＲＤ−ＰＴ−Ｂとで共通のリセット信号を示している。

送信側ＬＳＩ１００から送られてきた伝送データ（チャート（７））は、Ｄラッチ２１２−１でラッチされる（チャート（９）参照）。このＤラッチ２１２−１が、リセットパターンであるビット列（ＲＳＴ０〜ＲＳＴ７）を全て出力し、シフトレジスタを構成しているＤラッチ２５７−０、…、２５７−ｎ（ここではｎ＝７）に格納されると、リセットパターン検出部２５６−１は検出信号としてＨレベル信号を出力する（チャート（１０）参照）。なお、このときの同期カウンタ２４２のカウント値は「１３」である（チャート（１）参照）。

チャート（１１）は、ＷＴ−ＰＴ−Ａから出力されるデータ用ライトポインタを示している。また、チャート（１２）は、Ｄラッチ２５７−０に格納されているデータを示している。なお、Ｄラッチ２５７−０は、データ用リングバッファを構成しているＤラッチ２５７−０、…、２５７−ｎのうちポインタが「０」のときに指し示されるものである。

ＷＴ−ＰＴ−Ａは、チャート（１０）のＨレベル信号によってリセットされ、その後Ｈレベル信号がＬレベル信号へと遷移するとポインタ値「０」から順次ポインタ値をインクリメントする（チャート（１１）参照）。

ここで、図１３に破線矢印を付している「ＤＴ０」のデータに注目する。このデータは、パターン生成部１２３がリセットパターンを送出した後にセレクタ１２５−１が切り替えられて送信側ＬＳＩ１００から送信される最初の伝送データである（チャート（２）参照）。このデータは受信側ＬＳＩ２００で受信されてＩＯバッファ２０１を通過し（チャート（７）参照）、その後Ｄラッチ２１２−１に格納される（チャート（９）参照）。このとき、リセット直後のＷＴ−ＰＴ−Ａはポインタ値「０」を出力しているので（チャート（１１）参照）、このデータ「ＤＴ０」はＤラッチ２５７−０へと格納される（チャート（１２参照）。

チャート（１３）はＲＤ−ＰＴ−Ａのリセット信号を示している。また、チャート（１４）は、ＲＤ−ＰＴ−Ａから出力されるデータ用リードポインタを示している。また、チャート（１５）は、Ｄラッチ２１４−０に格納されているデータを示している。

図４に示した伝送システムでは、送信側ＬＳＩ１００の最終段のＤラッチ１１３−１から、受信側ＬＳＩ２００の内部クロックで動作する初段のＤラッチ２１４−１までを、送信側ＬＳＩ１００の内部クロックの７サイクル（７τ）で転送されるものとしている。従って、ＲＤ−ＰＴ−Ａは、同期カウンタ２４２を利用し、パターン生成部１２３で生成されたリセットパターンの出力をＤラッチ１１３−１が終えてから７サイクル後にリセットを行うようにする（パターン（４）及び（１３）参照）。なお、このときの同期カウンタ２４２のカウント値は、「９」の７サイクル後である「１６」である（チャート（１）参照）。

この結果、当該リセット後にＲＤ−ＰＴ−Ａの出力するポインタ値が「０」となり（パターン（１４）参照）、その時点でＤラッチ２１４−０に格納されていたデータ「ＤＴ０」が無事にＤラッチ２１４−１に格納される（パターン（１５）参照）。

なお、チャート（７）及びチャート（９）からチャート（１２）までの各チャートに示されている各々３つのチャートのうち、中段及び下段のチャートは、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのパラレルデータ伝送において各ビットの伝送路上で生じる遅延が上段のチャートで示されているビットの伝送路でのものと異なっている場合を示している。具体的には、中段のチャートは上段のチャートよりも遅延が伝送クロックの半クロック分短い場合を示しており、下段のチャートは、上段のチャートよりも遅延が伝送クロックの半クロック分長い場合を示している。

図４に示した伝送システムでは、チャート（１０）に示されているように、パラレルデータの伝送遅延がビット間で異なっている場合には、ＷＴ−ＰＴ−Ａのリセットのタイミングが伝送データの遅延に応じて変化する。この結果、データ用ライトポインタの切り替えのタイミングが伝送データの遅延に応じて変化する（チャート（１１）参照）。従って、このような場合であっても、データ用リングバッファが伝送データの取りこぼしを起こすことはない（チャート（１２）参照）。

次に図１４について説明する。図１４は、ＷＴ−ＰＴ−ＢとＲＤ−ＰＴ−Ａとのリセットタイミングを示している。
図１４において、チャート（１６）はＷＴ−ＰＴ−Ｂのリセット信号を示している。また、チャート（１７）は、ＷＴ−ＰＴ−Ｂから出力されるクロックステップ用ライトポインタを示している。

前述したように、図４に示した伝送システムでは、送信側ＬＳＩ１００の最終段のＤラッチ１１３−１から、受信側ＬＳＩ２００の内部クロックで動作する初段のＤラッチ２１４−１までを、送信側ＬＳＩ１００の内部クロックの７サイクル（７τ）で転送されるものとしている。従って、ＲＤ−ＰＴ−Ａは、同期カウンタ２４２を利用し、パターン生成部１２３で生成されたリセットパターンの出力をＤラッチ１１３−１が終えてから７サイクル後にリセットを行うようにしている（パターン（４）及び（１３）参照）。これに対し、ＷＴ−ＰＴ−Ｂは、同期カウンタ２４２を利用し、ＲＤ−ＰＴ−Ａのリセットタイミングに対し、送信側ＬＳＩ１００の内部クロックの７サイクル（７τ）前にリセットを行う（パターン（１６）及び（１３）参照）。なお、このときの同期カウンタ２４２のカウント値は、「１６」の７サイクル前である「９」である（チャート（１）参照）。

この結果、ゲートストップ信号発行時において、送信側ＬＳＩ１００から受信側ＬＳＩ２００へと既に送出されてしまっている伝送データのうちＤラッチ１１３−１でまだラッチされていないものを全てデータ用リングバッファに格納した上で、ＷＴ−ＰＴ−Ａを停止させることできるようになる。つまり、この結果、クロックステップ用リングバッファは、伝送データが送信側ＬＳＩ２００から送信されてからＦＩＦＯ２１３−１に格納されるまでに要する時間だけ、ゲートストップ信号を遅延させるようになる。

次に、伝送チェック処理を説明する。伝送チェック処理の処理手順を図１５にフローチャートで示す。また、ＬＳＩ−Ａ３００とＬＳＩ−Ｂ４００との間での伝送チェック処理の実行によるパターンデータの授受の様子を図１６に示す。

まず、外部の制御装置より、ＬＳＩ−Ａ３００に対して伝送チェック処理の開始指示が行われる。ＬＳＩ−Ａ３００は、Ｓ３２１において、この開始指示を取得する処理を行う。

この開始指示を取得すると、ＬＳＩ−Ａ３００は、Ｓ３２２において、予め定められているパターンデータのひとつであるチェックパターンをパターン生成回路１２３で生成させると共にセレクタ１２５−１、…、１２５−ｍの切り替えを行い、チェックパターンをＬＳＩ−Ｂ４００へ送出する処理が開始される。また、Ｓ３２３において、伝送チェック部２４４を初期化して動作させる処理が、Ｓ３２２の処理と並行して行われる。

続くＳ３２４では、ＬＳＩ−Ｂ４００から送られてくるチェックパターンをチェックパターン検出回路２６２で検出させる処理が行われる。ここで、チェックパターンが検出されたときにはＳ３２５に処理が進む。

Ｓ３２５では、検出されたチェックパターンと前述したチェックパターン期待値とを比較する伝送チェックが開始される。ここで、Ｓ３２６において、所定時間の経過を待つ処理が伝送チェックカウンタ２６４を用いて行われ、当該所定時間が経過したらＳ３２７に処理が進む。

Ｓ３２７では、フラグ回路２６５、２７６、及び２７７にセットされている各種のフラグが外部の制御装置によって参照されて伝送チェックが終了する。その後、Ｓ３２８において、Ｓ３２２で開始されたチェックパターンの送出を所定時間継続させた後、Ｓ３２９において、チェックパターンの送出を終了してこの伝送チェック処理を終了する。

一方、ＬＳＩ−Ｂ４００でも、上述したＬＳＩ−Ａ３００におけるもの同様の処理が行われる。
すなわち、まず、外部の制御装置より、ＬＳＩ−Ｂ４００に対して伝送チェック処理の開始指示が行われる。ＬＳＩ−Ｂ４００は、Ｓ４２１において、この開始指示を取得する処理を行う。

この開始指示を取得すると、ＬＳＩ−Ｂ４００は、Ｓ４２２において、チェックパターンをＬＳＩ−Ａ３００へ送出する処理が開始される。また、Ｓ４２３において、伝送チェック部２４４を初期化して動作させる処理が、Ｓ４２２の処理と並行して行われる。

続くＳ４２４では、ＬＳＩ−Ａ３００から送られてくるチェックパターンの検出処理が行われる。ここで、チェックパターンが検出されたときにはＳ４２５に処理が進む。
Ｓ４２５では、検出されたチェックパターンと前述したチェックパターン期待値とを比較する伝送チェックが開始される。ここで、Ｓ４２６において、所定時間の経過を待つ処理が行われ、当該所定時間が経過したらＳ４２７に処理が進む。

Ｓ４２７では、フラグ回路２６５、２７６、及び２７７にセットされている各種のフラグが外部の制御装置によって参照されて伝送チェックが終了する。その後、Ｓ４２８においてチェックパターンの送出を所定時間継続させた後、Ｓ４２９において、チェックパターンの送出を終了してこの伝送チェック処理を終了する。

なお、図１６においては、ＬＳＩ−Ａ３００をＬＳＩ−Ｂ４００よりも先に転送チェック処理を起動させているが、この起動順は逆でもよい。
外部の制御装置は、フラグ回路２６５、２７６、及び２７７にセットされている各種のフラグより伝送チェックの結果を認識する。フラグＣＯＭＰＬＥＴＥがセットされている状態においてフラグＥＲＲＯＲがセットされていない状態であれば、伝送チェックの結果は「良好」であり、フラグＥＲＲＯＲがセットされていれば、伝送チェックの結果は「不良」である。

なお、上述した伝送チェック処理においてパターン生成回路１２３で生成させるチェックパターンとして、データ用リングバッファを構成するバッファの段数（すなわち、ＷＴ−ＰＴ−Ａが生成するポインタの種類の数）の少なくとも２倍とすることが好ましい。こうすることにより、いずれのバッファに対するデータの格納及び読み出しも複数回行われるので、バッファに対する検査の信頼性が向上する。

また、このチェックパターンとして、例えば下記のビット列を用いると、更なる特段の効果を有する。
データ用リングバッファを構成するバッファの段数（Ｄラッチ２５７−０、…、２５７−ｍ）が１６段である場合には、
00011101 00011101 11100010 11100010
とする。また、データ用リングバッファを構成するバッファの段数が２４段である場合には、
00011101 00011101 00011101 11100010 11100010 11100010
とする。これらのチェックパターンは、パターン長がリングバッファの周期（バッファの段数）の２倍であって、パターンを２分したときの後半部分が前半部分の各ビットにおける「０」若しくは「１」である２値の値を各々反転させたものになっている。

このようなビット列をチェックパターンとして採用することにより、データ用リングバッファの周回ずれを伝送チェック部２４４で検出することができる。また、チェック中、データ用リングバッファを構成する全てのバッファにデータ「０」とデータ「１」との両方の値の書き込み検査・読み出し検査を行うことができる。

なお、チェックパターンを前述したチューニングパターンと共通のビット列としてもよい。
ところで、上述したポインタリセット処理及び伝送チェック処理は、どちらも同期カウンタ１２４、２４２、及び２７２により行われる同期カウントを前提としている。この同期カウントのために、外部で生成する基準信号を同期カウンタ１２４、２４２、及び２７２の各々に同時に印加することができれば、同期動作は可能である。しかし、同期カウンタ１２４、２４２、及び２７２のカウント動作を同時に開始させると電源の安定性に影響を及ぼすことが考えられる。従って、図１７に示すように、同期カウンタ１２４、２４２、及び２７２のカウント動作を別々のタイミングで開始させるようにすると、電源の安定性への影響を軽減させる点において有効である。ここで、各カウンタの開始タイミングをカウンタの巡回周期（図１７のタイミング例では８カウント）の整数倍の間隔を持たせることにより、各カウンタの巡回周期を同期させて動作させることができる。

次に、クロックステップ実行機能時における図４に示した伝送システムの各部の動作を説明する。
図１８及び図１９は、クロックステップ実行機能時におけるタイムチャート例を示したものである。なお、図１３及び図１４に示した各チャートと図５及び図６との対応関係は、括弧付きの番号（１）〜（１７）及び（２１）〜（２６）によって示されている。なお、図１９におけるチャート（０）は、図５及び図６のどちらにも不図示である。このチャート（０）は、送信側ＬＳＩ１００の内部クロック（チャート（５））の反転信号を示しているが、以下の説明では参照しない。

なお、これらのタイムチャート例では、クロックステップ用リングバッファ２４３及びデータ用リングバッファは１６段のバッファより構成されており、従って、同期カウンタのカウント周期は３２としている。また、パターン生成回路１２３で生成されるチューニングパターンのビット長は１６ビット（ＰＴＮ０〜ＰＴＮ１５）としている。

まず図１８に注目する。同図において、チャート（２１）はクロックチョッパ１１１の出力波形を示しており、チャート（２２）はゲートストップ信号を示している。また、チャート（２３）は、クロックステップ用リングバッファ２４３を構成する各バッファにおける格納データの内容を示している。

図１８において、ゲートストップ信号はＷＴ−ＰＴ−Ｂがライトポインタ値「８」を出力するタイミングでＨレベル信号に遷移している（チャート（２２）及び（１７）参照）。従って、チャート（２３）においては、ＷＴ−ＰＴ−Ｂによるライトポインタ値の切り替えに応じ、［８］、［９］、…、［１５］、［０］、［１］、…の順に、格納データをＬレベルからＨレベルへと遷移させている。

チャート（２４）は、ＲＤ−ＰＴ−Ｂから出力されるクロックステップ用リードポインタを示しており、チャート（２５）は、クロックステップ用リングバッファ２４３の出力信号、すなわち、ＷＴ−ＰＴ−Ａを停止させる遅延ゲートストップ信号である。なお、このチャート（２４）及び（２５）には各々３つのチャートが示されている。これらは、図１３と同様、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのパラレルデータ伝送において各ビットの伝送路上で生じる遅延が異なっている様子を示している。具体的には、上段のチャートを基準とし、中段のチャートは上段のチャートよりも遅延が伝送クロックの半クロック分短い場合を、また、下段のチャートは、上段のチャートよりも遅延が伝送クロックの半クロック分長い場合を、それぞれ示している。

前述したように、ゲートストップ信号であるＨレベル信号は、クロックステップ用リングバッファ２４３を構成しているバッファのうちポインタ値が「８」であるバッファから順次格納されている。従って、ＷＴ−ＰＴ−Ａを停止させる遅延ゲートストップ信号は、ＲＤ−ＰＴ−Ｂから出力されるポインタ値が「８」となったときにＨレベル信号への遷移が生じる（チャート（２４）及び（２５）参照）。

次に図１９に注目する。同図において、チャート（２６）は、送信側ＬＳＩ１００のＤラッチ１１２−１の出力データ（セレクタ１２５−１への入力データ）である。また、チャート（２７）は、データ用リングバッファを構成する各バッファにおける格納データの内容を示している。

なお、図１９において、チャート（７）、（９）、（１１）、（２５）、（２７）には各々３つのチャートが示されている。これらは、図１３及び図１８と同様、送信側ＬＳＩ１００から受信側ＬＳＩ２００へのパラレルデータ伝送において各ビットの伝送路上で生じる遅延が異なっている様子を示している。具体的には、上段のチャートを基準とし、中段のチャートは上段のチャートよりも遅延が伝送クロックの半クロック分短い場合を、また、下段のチャートは、上段のチャートよりも遅延が伝送クロックの半クロック分長い場合を、それぞれ示している。

図１９において、破線矢印を付しているデータ「ＤＴ７」に注目する。このデータ「ＤＴ７」は、ゲートストップ信号（チャート（２２））がＨレベル信号へと遷移したことにより、Ｄラッチ１１２−１が保持し続けているデータである（チャート（２６）参照）。ここで、Ｄラッチ１１３−１は、ゲートストップ信号とは無関係に動作を継続するので、データ「ＤＴ７」は、受信側ＬＳＩへと送信される（チャート（４）参照）。

なお、チャート（４）に示されているように、Ｄラッチ１１３−１は、データ「ＤＴ７」の出力に続いてチューニングパターンＰＴＮ０〜ＰＴＮ１５と順次出力している。これは、図５のＤラッチ１３１がゲートストップ信号を１サイクル遅らせた上で、セレクタ１２５−１の切り替えとパターン生成回路１２３の起動とを行わせていることによるものである。このように、ゲートストップ信号でクロックを停止させている期間にチューニングパターンを送出するようにしたことにより、当該クロックの停止期間内に受信側ＬＳＩ２００のＤＬＬ２３２−１で位相の調整が可能となり、その後のクロック再開時におけるデータ伝送の失敗が防止される。

受信側ＬＳＩでは、データ「ＤＴ７」及び後続するチューニングパターンが受信されると、Ｄラッチ２１２−１で順次ラッチされる（チャート（７）及び（９）参照）。ところが、図１８において説明した遅延ゲートストップ信号が、チャート（２５）に示されているタイミングでＨレベル信号となり、ＷＴ−ＰＴ−Ａは、ポインタ値「８」を生成した後にデータ用ライトポインタの切り替えを停止する（チャート（１１）参照）。

Ｄラッチ２１２−１がデータ「ＤＴ７」を出力している時点では、ＷＴ−ＰＴ−Ａは、ポインタ値「７」を生成しているので、データ「ＤＴ７」は、データ用リングバッファを構成するバッファのうちポインタ値が「７」であるバッファに格納される（チャート（９）及び（１１）並びにチャート（２７）の［７］参照）。

一方、Ｄラッチ２１２−１がチューニングパターンＰＴＮ０〜ＰＴＮ１５を出力している間、ＷＴ−ＰＴ−Ａは、ポインタ値「８」を出力し続けるので、チューニングパターンのビット列は、データ用リングバッファを構成するバッファのうちポインタ値が「８」であるバッファに順次格納される（チャート（９）及び（１１）並びにチャート（２７）の［８］参照）。従って、チューニングパターンのビット列が、ポインタ値が「７」であるバッファに格納されているデータ「ＤＴ７」を消してしまうことはない（チャート（１１）及びチャート（２７）の［７］参照）。

以上のような制御が行われることにより、ゲートストップ信号発行時において、送信側ＬＳＩ１００から受信側ＬＳＩ２００へと既に送出されてしまっている伝送データのうちＤラッチ１１３−１でまだラッチされていないものが全てデータ用リングバッファに格納されるので、図４の伝送システムにおいてクロックステップ実行機能を使用しても、ＬＳＩ−Ａ３００からＬＳＩ−Ｂ４００への伝送データが失われることがない。

その他、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

Claims (15)

1. 送信元から送られてきたデータを格納する格納先を順次切り替えて指示する格納先指示手段と、
   動作の停止を指示する停止信号を遅延させる遅延手段と、
   を有しており、
   前記格納先指示手段は、前記遅延手段で遅延させた前記停止信号を受け取ると前記格納先の指示の切り替えを停止する、
   ことを特徴とするデータ受信装置。
2. 前記遅延手段が前記停止信号を遅延させる遅延時間は、前記データが前記送信元から送信されてから前記格納先に格納されるまでに要する時間であることを特徴とする請求項１に記載のデータ受信装置。
3. 前記送信元が有しているカウンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを決定する当該カウンタと同期してカウント動作を行う同期カウンタを更に有しており、
   前記遅延時間の設定は、前記送信元から送信された前記特定のパターンであるデータの前記格納先への格納を終えたときの前記同期カウンタのカウント値を基準にして行われる、
   ことを特徴とする請求項１に記載のデータ受信装置。
4. 前記格納先指示手段は、前記送信元から送られてくるクロックに基づいたタイミングで前記指示の切り替えを行い、
   前記遅延手段は、遅延させた前記停止信号の変化のタイミングを前記送信元から送られてくるクロックに同期させる、
   ことを特徴とする請求項１に記載のデータ受信装置。
5. 前記遅延手段は、リングバッファであることを特徴とする請求項４に記載のデータ受信装置。
6. 前記格納先のうちから前記データを読み出す読み出し元とするものを、前記格納先指示手段による指示の切り替えと同一の順序で切り替えて指示する読み出し格納先指示手段と、
   前記送信元が有しているカウンタであって前記データを当該送信元が送り出すタイミングに応じてカウント動作を行う当該カウンタと同期してカウント動作を行う同期カウンタと、
   を更に有しており、
   前記読み出し格納先指示手段は、前記同期カウンタによるカウント動作のタイミングで前記指示の切り替えを行う、
   ことを特徴とする請求項４に記載のデータ受信装置。
7. 前記送信元において前記データに同期させた上で当該送信元から送られてくるクロックを遅延させるときの遅延量を前記データに基づいて制御して、当該クロックと当該データとの位相のずれを調整する位相調整手段を更に有しており、
   前記位相調整手段は、前記格納先指示手段が前記格納先の切り替えの指示を停止している期間に前記送信元から送られてきた特定のパターンであるデータに基づいて、前記位相のずれを調整する、
   ことを特徴とする請求項１に記載のデータ受信装置。
8. 前記送信元から送られてきた特定のパターンのビット列データであってビット毎に前記格納先の各々に格納された当該ビット列データを読み出して当該ビット列データの妥当性の検査を行う検査手段を更に有し、
   前記ビット列データの語長は前記格納先指示手段による指示の種類の数の少なくとも２倍である、
   ことを特徴とする請求項１に記載のデータ受信装置。
9. 前記ビット列データの語長は前記格納先指示手段による指示の種類の数の２倍であり、当該ビット列データにおける前半分の各ビットと後半分の各ビットとは、値が反転した関係を有していることを特徴とする請求項８に記載のデータ受信装置。
10. 前記検査手段は、
    前記ビット列データが前記送信元から送信されてから当該検査手段で前記検査がされるまでに要すると推定される時間だけ遅らせて当該ビット列データを生成するパターンデータ期待値生成手段と、
    前記送信元から送られてきたビット列データと、前記パターンデータ期待値生成手段によって生成された特定のパターンのビット列データとが一致するか否かを判定する判定手段と、
    を有することを特徴とする請求項８に記載のデータ受信装置。
11. パターンデータ期待値生成手段は、前記送信元が有しているカウンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを決定する当該カウンタと同期してカウント動作を行う同期カウンタを有していることを特徴とする請求項１０に記載のデータ受信装置。
12. 動作の停止を指示する停止信号を遅延させ、
    遅延させた前記停止信号を受け取ったときに、送信元から送られてきたデータを格納する格納先を順次切り替える指示を停止させる、
    ことを特徴とするデータ受信方法。
13. 前記停止信号を遅延させる遅延時間は、前記データが前記送信元から送信されてから前記格納先に格納されるまでに要する時間であることを特徴とする請求項１２に記載のデータ受信方法。
14. 前記送信元において前記データに同期させた上で当該送信元から送られてくるクロックを遅延させる際の遅延量を、前記格納先の切り替えの指示を停止している期間に当該送信元から送られてきた特定のパターンであるデータに基づいて制御して、当該クロックと当該データとの位相のずれを調整することを特徴とする請求項１２に記載のデータ受信方法。
15. 動作の停止を指示する停止信号を受け取ると送信対象データのデータ伝送路への出力を停止させる停止手段と、
    前記停止信号を受け取ると特定のパターンのデータを前記送信対象データに代えて前記データ伝送路へ出力する切り替え手段と、
    を有することを特徴とするデータ送信装置。

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