JP4176720B2

JP4176720B2 - 同期制御装置および同期制御方法

Info

Publication number: JP4176720B2
Application number: JP2004541171A
Authority: JP
Inventors: 勝義吉村; 和枝山口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-09-30
Filing date: 2002-09-30
Publication date: 2008-11-05
Anticipated expiration: 2022-09-30
Also published as: WO2004031926A1; JPWO2004031926A1; US20050123086A1; US7185218B2

Description

本発明は、情報処理システムを構成する装置間（例えば、ＣＰＵ（Central Processing Unit）と主記憶装置との間）でクロック同期をとるための同期制御装置および同期制御方法に関するものであり、特に、異なる周波数で動作する装置間でクロック同期をとり、シリアル転送等を行うための同期制御装置および同期制御方法に関するものである。

第７図は、従来の情報処理システムの構成を示すブロック図である。同図に示した情報処理システムは、クロック制御装置１０、装置２０および装置３０から構成されている。クロック制御装置１０は、第８図に示した所定のタイミングのクロック信号ＣＬを生成し、これを装置２０および装置３０へ供給する。

装置２０は、例えば、主記憶装置であり、クロック制御装置１０からのクロック信号ＣＬで動作する。一方、装置３０は、例えば、ＣＰＵであり、同クロック信号ＣＬで動作する。

このように、同図に示した情報処理システムでは、装置２０および装置３０が同一の周波数のクロック信号ＣＬで動作し、同期がとられた状態とされる。この同期を利用して、装置２０と装置３０との間では信号やデータのシリアル転送が行われる。

装置２０において、カウンタ２１は、１ビットカウンタであり、第８図に示したように、１周期分のクロック信号ＣＬが入力される毎にカウントされ、０と１とを交互に出力する。

アンド回路２２は、カウンタ２１の出力と信号Ａとのアンドをとる。アンド回路２３は、カウンタ２１の出力がノット回路２４により反転されたものと、信号Ｂとのアンドをとる。信号Ａおよび信号Ｂは、装置２０と装置３０との間でシリアル転送される信号である。

オア回路２５は、アンド回路２２の出力とアンド回路２３の出力とのオアをとる。ＦＦ（フリップフロップ）回路２６は、クロック制御装置１０からクロック信号ＣＬにより制御され、オア回路２５の出力を記憶する回路である。このＦＦ回路２６は、装置３０のＦＦ回路３２とのシリアル転送に用いられる。ＦＦ回路２６からは、第８図に示したように、クロック信号ＣＬに同期して、信号Ｂと信号Ａとが交互に出力される。

一方、装置３０において、カウンタ３１は、１ビットカウンタであり、第８図に示したように、カウンタ２１と同期がとられた状態で、１周期分のクロック信号ＣＬが入力される毎にカウントされ、０と１とを交互に出力する。

ＦＦ回路３２は、装置２０のＦＦ回路２６に対応して設けられており、クロック制御装置１０からのクロック信号ＣＬにより制御され、ＦＦ回路２６の出力を記憶する回路である。このＦＦ回路３２からは、第８図に示したように、クロック信号ＣＬに同期して、信号Ｂと信号Ａとが交互に出力される。

アンド回路３３は、カウンタ３１の出力とＦＦ回路３２の出力（信号Ａまたは信号Ｂ）とのアンドをとる。アンド回路３４は、カウンタ３１の出力がノット回路３５により反転されたものと、ＦＦ回路３２の出力（信号Ａまたは信号Ｂ）とのアンドをとる。

ＦＦ回路３６は、クロック制御装置１０からクロック信号ＣＬにより制御され、アンド回路３３の出力を記憶する回路である。このＦＦ回路３６からは、第８図に示したように、信号Ａ’が出力される。ＦＦ回路３７は、同クロック信号ＣＬにより制御され、アンド回路３４の出力を記憶する回路である。このＦＦ回路３７からは、第８図に示したように、信号Ｂ’が出力される。

ところで、前述したように従来の情報処理システムにおいては、第７図に示した装置２０と装置３０とで同一周波数のクロック信号ＣＬで同期が取られたことが前提となってシリアル転送が行われていた。

しかしながら、装置２０と装置３０とで異なる周波数のクロック信号を使った場合（例えば、装置３０のクロック信号の周波数を高くする）には、シリアル転送を行うことが困難になるという問題があった。

本発明は、上記に鑑みてなされたもので、クロック信号の周波数が異なる場合であっても、装置間でデータ通信を容易に行うことができる同期制御装置および同期制御方法を提供することを目的としている。

上記目的を達成するために、本発明は、複数の装置へ供給される基準クロック信号により動作する情報処理システムに適用される同期制御装置であって、前記複数の装置のうち一つの装置に供給される基準クロック信号から高周波クロック信号を生成する生成手段と、前記高周波クロック信号に基づいて動作し、前記基準クロック信号を複数のレジスタにシフト保持するシフト保持手段と、前記複数のレジスタの状態の組合せに基づいて、前記基準クロック信号と前記高周波クロック信号との同期をとる同期手段と、前記同期手段での同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行う通信手段と、を備えたことを特徴とする。

また、本発明は、複数の装置へ供給される基準クロック信号により動作する情報処理システムに適用される同期制御方法であって、前記複数の装置のうち一つの装置に供給される基準クロック信号から高周波クロック信号を生成する生成工程と、前記高周波クロック信号に基づいて動作し、前記基準クロック信号を複数のレジスタにシフト保持するシフト保持工程と、前記複数のレジスタの状態の組合せに基づいて、前記基準クロック信号と前記高周波クロック信号との同期をとる同期工程と、前記同期工程での同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行う通信工程と、を備えたことを特徴とする。

かかる発明によれば、基準クロック信号の周波数が逓倍された高周波クロック信号に基づいて動作し、基準クロック信号をシフト保持し、この保持内容に基づいて、基準クロック信号と高周波クロック信号との同期をとり、同期情報に基づいて、一つの装置と他の装置との間でデータ通信を行うこととしたので、クロック信号の周波数が異なる場合であっても、装置間でデータ通信を容易に行うことができる。

以下、図面を参照して本発明にかかる一実施の形態について詳細に説明する。

第１図は、本発明にかかる一実施の形態の構成を示すブロック図である。同図に示した情報処理システム１００は、クロック制御装置２００、複数の装置ａ、・・・、装置ｙから構成されている。

クロック制御装置２００は、所定のタイミングの基準クロック信号clock-a〜yを生成し、これらを装置ａ〜装置ｙへそれぞれ供給する。基準クロック信号clock-a〜yのそれぞれは、同一の周波数とされている。基準クロック信号clock-aは、装置ａへ供給される。以下同様にして、基準クロック信号clock-yは、装置ｙへ供給される。

また、クロック制御装置２００は、クロック信号のストップ制御を行うためのストップ信号stop-a〜y（第３図参照）を生成し、これらを装置ａ〜装置ｙへそれぞれ供給する。ストップ信号stop-aは、装置ａへ供給される。以下同様にして、ストップ信号stop-yは、装置ｙへ供給される。

装置ａは、例えば、ＣＰＵであり、クロック制御装置２００から供給される基準クロック信号clock-aの周波数をＮ逓倍し、このＮ逓倍されたクロック信号pll-fr-clockに基づいて動作する。

一方、装置ｙは、例えば、主記憶装置であり、クロック制御装置２００からの基準クロック信号clock-yで動作する。このように、情報処理システム１００においては、装置ａと装置ｙとが異なる周波数のクロック信号で動作している。従って、このままの状態では、装置ａと装置ｙとの間で同期がとられないため、シリアル転送ができない。

そこで、一実施の形態では、装置ａ側に、装置ａと装置ｙとの間で同期をとるための同期手段が設けられており、異なる周波数のクロック信号の環境下においてもシリアル転送を可能としている。

装置ａにおいて、アンド回路３００は、クロック制御装置２００からの基準クロック信号clock-aとデフォルト信号”１”とのアンドをとり、クロック信号fr-clock-a（第２図および第３図参照）を生成する。

カウンタ３０１は、１周期分のクロック信号fr-clock-aが入力される毎にカウントし、Ntau-FR-CNTR<0>（第２図では、2tau-FR-CNTR<0>）を出力する。周波数逓倍回路３０２は、基準クロック信号clock-aの周波数をＮ逓倍（以下では、２逓倍として説明）する。

アンド回路３０３は、周波数逓倍回路３０２の出力と、ｃｃｒ（clock control register）の出力がノット回路３０４により反転されたものとのアンドをとり、クロック信号pll-fr-clock（第２図および第３図参照）を出力する。

レジスタ３０４0 〜３０４x は、ｘ段のシフトレジスタを構成しており、第２図に示したクロック信号pll-fr-clockに同期して動作し、カウンタ３０１の出力（2tau-FR-CNTR<0>）をシフト保持する。

クリア回路３０５は、後述する条件を満たした場合にカウンタ３０６をクリアする回路である。カウンタ３０６は、クロック信号pll-fr-clockをカウントする。アンド回路３１０は、クロック制御装置２００からの基準クロック信号clock-aと、ストップ信号stop-aがノット回路３１１により反転されたものとのアンドをとり、クロック信号gt-clock-a（第３図参照）を生成する。

カウンタ３１２は、１周期分のクロック信号gt-clock-aが入力される毎にカウントし、Ntau-GT-CNTR<0>（第３図では、2tau-GT-CNTR<0>）を出力する。

レジスタ３１３0 〜３１３x は、ｘ段のシフトレジスタを構成しており、第３図に示したクロック信号pll-fr-clockに同期して動作し、カウンタ３１２の出力（2tau-GT-CNTR<0>）をシフト保持する。

ストップ回路３１４は、装置ａで用いられているクロック信号pll-gt-clockと、装置ｙで用いられているクロック信号gt-clock-yとの同期をとる場合に用いられる回路である。

アンド回路３１５は、ストップ回路３１４からのストップ信号stop-gt-a（第３図参照）がノット回路３１６により反転されたものと、周波数逓倍回路３０２の出力とのアンドをとり、クロック信号pll-gt-clock（第３図参照）を出力する。カウンタ３１７は、クロック信号pll-gt-clockをカウントし、カウント結果を1tau-GT-CNTR<0:m>（第３図では、1tau-GT-CNTR<0:1>）とする。

装置ｙにおいて、アンド回路４００は、クロック制御装置２００からの基準クロック信号clock-yとデフォルト信号”１”とのアンドをとり、クロック信号fr-clock-y（第２図および第３図参照）を生成する。

カウンタ４０１は、１周期分のクロック信号fr-clock-yが入力される毎にカウントし、Ntau-FR-xxxxを出力する。

アンド回路４１０は、クロック制御装置２００からの基準クロック信号clock-yと、ストップ信号stop-yがノット回路４１１により反転されたものとのアンドをとり、クロック信号gt-clock-yを生成する。カウンタ４１２は、１周期分のクロック信号gt-clock-yが入力される毎にカウントし、Ntau-GT-xxxxを出力する。

つぎに、第２図を参照して、一実施の形態における第１の同期動作について説明する。この第１の同期動作は、第１図に示した装置ａで用いられているクロック信号pll-fr-clockと、装置ｙで用いられているクロック信号fr-clock-y（基準クロック信号clock-y）との同期をとるための動作である。

第２図に示したように、クロック信号pll-fr-clockは、基準クロック信号clock-aが２逓倍されたものである。この状態で、カウンタ３０１からの出力2tau-FR-CNTR<0>は、クロック信号pll-fr-clockに同期して、レジスタ３０４0 および３０４1（２逓倍のため二つのレジスタが使用される）に順次シフト保持される。

すなわち、レジスタ３０４0 の保持データは、第２図に示した1tau-FR-SHIFT0<0>である。また、レジスタ３０４1 の保持データは、第２図に示した1tau-FR-SHIFT1<0>である。これらの保持データは、Ｃ０およびＣ１として、クリア回路３０５に入力される。

1tau-FR-SHIFT0（Ｃ０）が「１」かつ1tau-FR-SHIFT1（Ｃ１）が「１」の条件になると、第２図に「＊１」で示したように、クリア回路３０５は、カウンタ３０６をクリアし、1tau-FR-CNTR<0:1>を「０」にする。このタイミングが同期の起点となる。

以後、1tau-FR-SHIFT0（Ｃ０）が「１」かつ1tau-FR-SHIFT1（Ｃ１）が「１」の条件になると、第２図に「＊２」で示したように、同期信号Ｅ（第１図参照）がチェックされる。この同期信号Ｅは、1tau-FR-CNTR<0:1>が「３」になるタイミングであり、クロック信号fr-clock-yに同期している。

これにより、装置ａで用いられているクロック信号pll-fr-clockと、装置ｙで用いられているクロック信号fr-clock-yとの同期がとられ、装置ａと装置ｙとの間でシリアル転送が可能となる。

つぎに、第３図を参照して、一実施の形態における第２の同期動作について説明する。この第２の同期動作は、第１図に示した装置ａで用いられているクロック信号pll-gt-clockと、装置ｙで用いられているクロック信号gt-clock-y（ストップ信号stop-y）との同期をとるための動作である。

第３図に示したように、クロック信号pll-gt-clockは、クロック信号gt-clock-aが２逓倍されたものである。この状態で、クロック制御装置２００から第３図に示したゲート幅を有するストップ信号stop-aが、装置ａのノット回路３１１を経由してアンド回路３１０に入力されると、アンド回路３１０からは、第３図に示したgt-clock-aが出力される。このgt-clock-aは、ストップ信号stop-aのゲート幅に含まれるクロック信号fr-clock-a（clock-a）に対応している。

また、クロック制御装置２００から第３図に示したゲート幅を有するストップ信号stop-yが、装置ｙのノット回路４１１を経由してアンド回路４１０に入力されると、アンド回路４１０からは、第３図に示したクロック信号gt-clock-yが出力される。

そして、装置ａにおいて、カウンタ３１２からの出力2tau-GT-CNTR<0>は、クロック信号pll-fr-clockに同期して、レジスタ３１３0 および３１３1（２逓倍のため二つのレジスタが使用される）に順次シフト保持される。

すなわち、レジスタ３１３0 の保持データは、第３図に示した1tau-GT-SHIFT0である。また、レジスタ３１３1 の保持データは、第３図に示した1tau-GT-SHIFT1である。これらの保持データは、Ｄ０およびＤ１として、ストップ回路３１４に入力される。このストップ回路３１４には、カウンタ３０６からの同期信号Ｅ（1tau-FR-CNTR<1>）が入力される。

ストップ回路３１４は、同期信号Ｅが入力されるタイミング、すなわち、第３図に示した1tau-FR-CNTR<1>が「０」のタイミングで、1tau-GT-SHIFT0および1tau-GT-SHIFT1の変化点を監視する。

つまり、1tau-GT-SHIFT0（Ｄ０）が「０」（または「１」）かつ1tau-GT-SHIFT1（Ｄ１）が「１」（または「０」）という条件（すなわち、1tau-GT-SHIFT0（Ｄ０）≠1tau-GT-SHIFT1（Ｄ１））になると、ストップ回路３１４は、第３図に「＊１」で示したように、「Ｃ」（チェンジ）を認識する。

ここで、ストップ回路３１４は「Ｃ」（チェンジ）を認識した際に、ストップ信号stop-gt-aが「１」である場合、ストップ信号stop-gt-aをリセット（１から０）する。

また、ストップ回路３１４は、1tau-GT-SHIFT0（Ｄ０）が「０」（または１」）かつ1tau-GT-SHIFT1（Ｄ１）が「０」（または「１」）である条件（すなわち、1tau-GT-SHIFT0（Ｄ０）＝1tau-GT-SHIFT1（Ｄ１））になると、第３図に「＊２」で示したように、「Ｈ」（ホールド）を認識する。

ここで、ストップ回路３１４は「Ｈ」（ホールド）を認識した際に、ストップ信号stop-gt-aが「０」である場合、ストップ信号stop-gt-aをセット（０から１）する。

アンド回路３１５からは、第３図に示したクロック信号pll-gt-clockが出力される。このクロック信号pll-gt-clockは、装置ｙで用いられているクロック信号gt-clock-yとの同期がとられている。また、カウンタ３１７からは、第３図に示した1tau-GT-CNTR<0:1>が出力される。

第４図（ａ）は、第１図に示したストップ回路３１４におけるクロック単位制御回路の構成を示す図である。この図に示したクロック単位制御回路は、第４図（ｂ）に示した動作を行い、ラッチ回路３２０、アンド回路３２１、ラッチ回路３２２、ラッチ回路３２３、アンド回路３２４、ノット回路３２５、アンド回路３２６およびオア回路３２７から構成されている。

さて、上述においては、第１の同期動作（第２図参照）および第２の同期動作（第３図）により、装置ａと装置ｙとの間で同期をとる例について説明したが、この同期をシリアル転送に利用できることは言うまでもない。

第１図に示した装置ａと装置ｙとの間でシリアル転送を行う場合には、第５図に示した構成を装置ａおよび装置ｙ（第１図参照）に設ければよい。同図において、第１図および第７図の各部に対応する部分には同一の符号を付ける。

同図に示した装置ｙは、前述したように、クロック制御装置２００から供給される基準クロック信号clock-yで動作する。一方、装置ａは、周波数逓倍回路３３０により基準クロック信号clock-aがＮ逓倍されたクロック信号pll-fr-clockで動作する。周波数逓倍回路３３０は、周波数逓倍回路３０２（第１図参照）に対応している。

装置ｙにおいて、カウンタ４２０は、第６図に示したように基準クロック信号clock-yをカウントし、第１図に示したカウンタ４０１に対応している。装置ａにおいて、カウンタ３４０は、第６図に示したように、クロック信号pll-fr-clockをカウントし、第１図に示したカウンタ３０６に対応している。このカウンタ４２０とカウンタ３４０とは、前述した第１の同期動作により、同期がとられている。

ＦＦ回路２６は、基準クロック信号clock-yにより制御され、オア回路２５の出力を記憶する回路である。このＦＦ回路２６は、装置ａのＦＦ回路３２とのシリアル転送に用いられる。ＦＦ回路２６からは、第６図に示したように、信号Ｂと信号Ａとが交互に出力される。

一方、装置ａにおいて、ＦＦ回路３２は、装置ｙのＦＦ回路２６に対応して設けられており、ＦＦ回路２６の出力を記憶する回路である。このＦＦ回路３２からは、第６図に示したように、信号Ｂ、信号Ｂと信号Ａ、信号Ａとが交互に出力される。

ＦＦ回路３６からは、第６図に示したように、信号Ａ’が出力される。ＦＦ回路３７からは、第６図に示したように、信号Ｂ’が出力される。

以上説明したように、一実施の形態によれば、装置ａ内において、基準クロック信号clock-aの周波数が逓倍されたクロック信号pll-fr-clockに基づいて動作し、基準クロック信号clock-aに対応するシフトレジスタ（レジスタ３０４0 〜３０４x ）の保持内容に基づいて、装置ｙで用いられる基準クロック信号clock-yとクロック信号pll-fr-clockとの同期をとり、同期情報に基づいて、装置ａと装置ｙとの間でシリアル転送を行うこととしたので、クロック信号の周波数が異なる場合であっても、装置間でデータ通信を容易に行うことができる。

また、一実施の形態によれば、クロック制御装置２００から供給されるストップ信号stop-a〜yに基づいて、装置ａ内におけるクロック信号pll-fr-clockを停止させるタイミングと、装置ｙ内における基準クロック信号clock-yを停止させるタイミングとの同期をとることとしたので、クロック信号の周波数が異なる場合であっても、装置間で停止のタイミングを図ることができる。

また、一実施の形態によれば、クロック信号pll-fr-clockの分解能にあわせて同期をとることとしたので、よりきめ細かい同期制御を行うことができる。

以上本発明にかかる一実施の形態について図面を参照して詳述してきたが、具体的な構成例はこの一実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。

以上説明したように、本発明によれば、基準クロック信号の周波数が逓倍された高周波クロック信号に基づいて動作し、基準クロック信号をシフト保持し、この保持内容に基づいて、基準クロック信号と高周波クロック信号との同期をとり、同期情報に基づいて、一つの装置と他の装置との間でデータ通信を行うこととしたので、クロック信号の周波数が異なる場合であっても、装置間でデータ通信を容易に行うことができるという効果を奏する。

また、本発明によれば、外部から供給される停止情報に基づいて、一つの装置内における高周波クロック信号を停止させるタイミングと、他の装置内における基準クロック信号を停止させるタイミングとの同期をとることとしたので、クロック信号の周波数が異なる場合であっても、装置間で停止のタイミングを図ることができるという効果を奏する。

また、本発明によれば、高周波クロック信号の分解能にあわせて同期をとることとしたので、よりきめ細かい同期制御を行うことができるという効果を奏する。

以上のように、本発明にかかる同期制御装置および同期制御方法は、異なる周波数のクロック信号を用いてそれぞれ動作する複数の装置からなる情報処理システムにおける装置間のシリアル転送に対して有用である。

第１図は、本発明にかかる一実施の形態の構成を示すブロック図である。第２図は、同一実施の形態における第１の同期動作を説明するタイミングチャートである。第３図は、同一実施の形態における第２の同期動作を説明するタイミングチャートである。第４図は、第１図に示したストップ回路３１４におけるクロック単位制御回路の構成および動作を説明する図である。第５図は、同一実施の形態におけるシリアル転送を説明するブロック図である。第６図は、同一実施の形態におけるシリアル転送を説明するタイミングチャートである。第７図は、従来の情報処理システムの構成を示すブロック図である。第８図は、第７図に示した情報処理システムの動作を説明するタイミングチャートである。

Claims

複数の装置へ供給される基準クロック信号により動作する情報処理システムに適用される同期制御装置であって、
前記複数の装置のうち一つの装置に供給される基準クロック信号から高周波クロック信号を生成する生成手段と、
前記高周波クロック信号に基づいて動作し、前記基準クロック信号を複数のレジスタにシフト保持するシフト保持手段と、
前記複数のレジスタの状態の組合せに基づいて、前記基準クロック信号と前記高周波クロック信号との同期をとる同期手段と、
前記同期手段での同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行う通信手段と、
を備えたことを特徴とする同期制御装置。
前記同期手段は、外部から供給される停止情報に基づいて、前記一つの装置内における前記高周波クロック信号を停止させるタイミングと、前記他の装置内における前記基準クロック信号を停止させるタイミングとの同期をとることを特徴とする請求の範囲第１項に記載の同期制御装置。
前記同期手段は、
前記高周波クロック信号に基づいて値が更新されるカウンタと、
前記複数のレジスタの状態の組合せに基づいて前記カウンタをクリアするクリア手段と、
を含み、
前記通信手段は、前記カウンタから得られる同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行うことを特徴とする請求の範囲第１項または第２項に記載の同期制御装置。
複数の装置へ供給される基準クロック信号により動作する情報処理システムに適用される同期制御方法であって、
前記複数の装置のうち一つの装置に供給される基準クロック信号から高周波クロック信号を生成する生成工程と、
前記高周波クロック信号に基づいて動作し、前記基準クロック信号を複数のレジスタにシフト保持するシフト保持工程と、
前記複数のレジスタの状態の組合せに基づいて、前記基準クロック信号と前記高周波クロック信号との同期をとる同期工程と、
前記同期工程での同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行う通信工程と、
を備えたことを特徴とする同期制御方法。
前記同期工程では、外部から供給される停止情報に基づいて、前記一つの装置内における前記高周波クロック信号を停止させるタイミングと、前記他の装置内における前記基準クロック信号を停止させるタイミングとの同期をとることを特徴とする請求の範囲第４項に記載の同期制御方法。
前記同期工程は、
前記高周波クロック信号に基づいてカウンタの値が更新される工程と、
前記複数のレジスタの状態の組合せに基づいて前記カウンタがクリアされる工程と、
を含み、
前記通信工程は、前記カウンタから得られる同期情報に基づいて、前記一つの装置と他の装置との間でデータ通信を行うことを特徴とする請求の範囲第４項または第５項に記載の同期制御方法。