JP2003046492A - データ伝送システム試験装置 - Google Patents
データ伝送システム試験装置Info
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- JP2003046492A JP2003046492A JP2001231399A JP2001231399A JP2003046492A JP 2003046492 A JP2003046492 A JP 2003046492A JP 2001231399 A JP2001231399 A JP 2001231399A JP 2001231399 A JP2001231399 A JP 2001231399A JP 2003046492 A JP2003046492 A JP 2003046492A
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Abstract
(57)【要約】
【課題】 時刻情報を用いた試験を正確に行えるように
する。 【解決手段】 時刻情報抽出回路３３は、入力端子３１
に入力される多重化クロック信号Ｃｍ′から時刻情報Ｔ
Ｍ′を抽出し、時刻合わせ回路３４はこの抽出された時
刻情報ＴＭ′で時計回路２７の時刻を合わせる。また、
クロック同期回路３５は、入力された多重化クロック信
号Ｃｍ′のクロック信号成分にクロック信号発生回路２
６が発生するクロック信号Ｃを同期させる。多重化回路
３２は、このクロック信号Ｃに時計回路２７が出力する
時刻情報ＴＭを多重化して、その多重化クロック信号Ｃ
ｍを出力端子３０から出力する。このため、複数台の試
験装置の入力端子と出力端子の間を接続することで、複
数台の試験装置の時刻情報を同期させることができ、時
刻情報を用いる試験を正確に行うことができる。
する。 【解決手段】 時刻情報抽出回路３３は、入力端子３１
に入力される多重化クロック信号Ｃｍ′から時刻情報Ｔ
Ｍ′を抽出し、時刻合わせ回路３４はこの抽出された時
刻情報ＴＭ′で時計回路２７の時刻を合わせる。また、
クロック同期回路３５は、入力された多重化クロック信
号Ｃｍ′のクロック信号成分にクロック信号発生回路２
６が発生するクロック信号Ｃを同期させる。多重化回路
３２は、このクロック信号Ｃに時計回路２７が出力する
時刻情報ＴＭを多重化して、その多重化クロック信号Ｃ
ｍを出力端子３０から出力する。このため、複数台の試
験装置の入力端子と出力端子の間を接続することで、複
数台の試験装置の時刻情報を同期させることができ、時
刻情報を用いる試験を正確に行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ伝送システ
ムに対する時刻情報を用いた試験を正確に行うための技
術に関する。
ムに対する時刻情報を用いた試験を正確に行うための技
術に関する。
【０００２】
【従来の技術】ネットワークやそれを構成するルータや
ハブ等のようなデータ伝送システムの試験には、時刻情
報を用いるものがある。
ハブ等のようなデータ伝送システムの試験には、時刻情
報を用いるものがある。
【０００３】例えば、ルータやハブ等の機器の内部処理
時間をポート毎に調べる場合には、時刻情報が含まれた
試験用データを生成して試験対象機器の一つのポートに
順次入力し、その試験対象機器が他のポートから出力す
る試験用データを受信し、その受信時刻と受信した試験
用データに含まれている時刻情報との差を各ポート毎に
求める。
時間をポート毎に調べる場合には、時刻情報が含まれた
試験用データを生成して試験対象機器の一つのポートに
順次入力し、その試験対象機器が他のポートから出力す
る試験用データを受信し、その受信時刻と受信した試験
用データに含まれている時刻情報との差を各ポート毎に
求める。
【０００４】図８は、上記のように時刻情報を用いた試
験を行うことができる従来のデータ伝送システム試験装
置（以下、試験装置と記す）１０の構成を示している。
験を行うことができる従来のデータ伝送システム試験装
置（以下、試験装置と記す）１０の構成を示している。
【０００５】この試験装置１０は、試験対象のデータ伝
送システム１の各ポート２１〜２ｍに接続するための複
数ｎのポート１１１〜１１ｎと、これらのポート１１１
〜１１ｎを介してデータの送受信を行うインタフェース
１２と、図示しない操作部等から指定された試験項目に
応じて試験用のデータを生成し、インタフェース１２お
よびポート１１１〜１１ｎを介してデータ伝送システム
１に出力し、また、データ伝送システム１から出力され
るデータの解析を指定された試験項目に応じて行うデー
タ処理部１３とを有している。
送システム１の各ポート２１〜２ｍに接続するための複
数ｎのポート１１１〜１１ｎと、これらのポート１１１
〜１１ｎを介してデータの送受信を行うインタフェース
１２と、図示しない操作部等から指定された試験項目に
応じて試験用のデータを生成し、インタフェース１２お
よびポート１１１〜１１ｎを介してデータ伝送システム
１に出力し、また、データ伝送システム１から出力され
るデータの解析を指定された試験項目に応じて行うデー
タ処理部１３とを有している。
【０００６】また、この試験装置１０には、クロック信
号発生回路１４およびクロック信号発生回路１４から出
力されるクロック信号Ｃに基づいて時刻情報ＴＭを出力
する時計回路１５とが設けられており、データ処理部１
３は、データ伝送システム１に対して時刻情報を用いた
試験を行なう際には、この時計回路１５から出力される
時刻情報ＴＭを用いる。
号発生回路１４およびクロック信号発生回路１４から出
力されるクロック信号Ｃに基づいて時刻情報ＴＭを出力
する時計回路１５とが設けられており、データ処理部１
３は、データ伝送システム１に対して時刻情報を用いた
試験を行なう際には、この時計回路１５から出力される
時刻情報ＴＭを用いる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ように構成された従来の試験装置１０では、試験装置１
０が有するポート数ｎより多いポートを有するデータ伝
送システム１に対する時刻情報を用いた試験を正確に行
うことができないという問題があった。
ように構成された従来の試験装置１０では、試験装置１
０が有するポート数ｎより多いポートを有するデータ伝
送システム１に対する時刻情報を用いた試験を正確に行
うことができないという問題があった。
【０００８】即ち、試験装置１０のポート数ｎより多い
ポートを有するデータ伝送システム１に対して、上記の
ような伝送遅延時間の試験を行う場合には、図９に示し
ているように、複数（Ｐ）の試験装置１０（１）〜１０
（Ｐ）の各ポートを、データ伝送システム１の全てのポ
ート２１〜２ｍに接続して、そのうちの一つの試験装置
１０（１）からデータ伝送システム１の一つのポート２
１に時刻情報ＴＭを含む他の各ポート２２〜２ｍ宛ての
試験用データＤを順次出力し、データ伝送システム１の
他のポート２２〜２ｍから順次出力される試験用データ
Ｄを各試験装置１０（１）〜１０（Ｐ）で受信して、そ
れぞれの受信時刻と受信した試験用データＤに含まれる
時刻情報ＴＭとの差を求める必要がある。
ポートを有するデータ伝送システム１に対して、上記の
ような伝送遅延時間の試験を行う場合には、図９に示し
ているように、複数（Ｐ）の試験装置１０（１）〜１０
（Ｐ）の各ポートを、データ伝送システム１の全てのポ
ート２１〜２ｍに接続して、そのうちの一つの試験装置
１０（１）からデータ伝送システム１の一つのポート２
１に時刻情報ＴＭを含む他の各ポート２２〜２ｍ宛ての
試験用データＤを順次出力し、データ伝送システム１の
他のポート２２〜２ｍから順次出力される試験用データ
Ｄを各試験装置１０（１）〜１０（Ｐ）で受信して、そ
れぞれの受信時刻と受信した試験用データＤに含まれる
時刻情報ＴＭとの差を求める必要がある。
【０００９】ところが、各試験装置１０（１）〜１０
（Ｐ）の時計回路１５が出力する時刻情報ＴＭは正確に
一致していないため、試験用データＤを出力している試
験装置１０（１）で検出される伝送遅延時間の精度に対
して、他の試験装置１０（２）〜１０（Ｐ）で検出され
る伝送遅延時間の精度は低くなってしまう。
（Ｐ）の時計回路１５が出力する時刻情報ＴＭは正確に
一致していないため、試験用データＤを出力している試
験装置１０（１）で検出される伝送遅延時間の精度に対
して、他の試験装置１０（２）〜１０（Ｐ）で検出され
る伝送遅延時間の精度は低くなってしまう。
【００１０】このような測定精度の低下は、上記した内
部処理時間の試験だけでなく、複数台の試験装置１０で
データ伝送システム１に対する時刻情報を用いた他の試
験を行う際にも生じる。
部処理時間の試験だけでなく、複数台の試験装置１０で
データ伝送システム１に対する時刻情報を用いた他の試
験を行う際にも生じる。
【００１１】本発明は、この問題を解決して、データ伝
送システムに対する時刻情報を用いた試験を複数台の試
験装置で行う場合でも、正確な試験が行えるデータ伝送
試験装置を提供することを目的としている。
送システムに対する時刻情報を用いた試験を複数台の試
験装置で行う場合でも、正確な試験が行えるデータ伝送
試験装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明の請求項１のデータ伝送システム試験装置
は、クロック信号発生回路（２６）と、該クロック信号
発生回路から出力されるクロック信号を受けて時刻情報
を出力する時計回路（２７）と、試験対象のデータ伝送
システムに接続するためのポート（２１１〜２１ｎ）と
を有し、前記時計回路が出力する時刻情報を用いて前記
ポートに接続されたデータ伝送システムの試験を行うデ
ータ伝送システム試験装置において、前記クロック信号
発生回路から出力されるクロック信号に前記時計回路が
出力する時刻情報を多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外
部へ出力するための出力端子（３０）とを備えたことを
特徴としている。
に、本発明の請求項１のデータ伝送システム試験装置
は、クロック信号発生回路（２６）と、該クロック信号
発生回路から出力されるクロック信号を受けて時刻情報
を出力する時計回路（２７）と、試験対象のデータ伝送
システムに接続するためのポート（２１１〜２１ｎ）と
を有し、前記時計回路が出力する時刻情報を用いて前記
ポートに接続されたデータ伝送システムの試験を行うデ
ータ伝送システム試験装置において、前記クロック信号
発生回路から出力されるクロック信号に前記時計回路が
出力する時刻情報を多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外
部へ出力するための出力端子（３０）とを備えたことを
特徴としている。
【００１３】また、本発明の請求項２のデータ伝送シス
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）とを備えたことを特徴としている。
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）とを備えたことを特徴としている。
【００１４】また、本発明の請求項３のデータ伝送シス
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）と、前記クロック信号発生回路から出力
されるクロック信号に前記時計回路が出力する時刻情報
を多重化する多重化回路（３２）と、前記多重化回路か
ら出力される多重化クロック信号を外部へ出力するため
の出力端子（３０）とを備えたことを特徴としている。
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）と、前記クロック信号発生回路から出力
されるクロック信号に前記時計回路が出力する時刻情報
を多重化する多重化回路（３２）と、前記多重化回路か
ら出力される多重化クロック信号を外部へ出力するため
の出力端子（３０）とを備えたことを特徴としている。
【００１５】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態を説明する。図１は、本発明を適用したデータ
伝送システム試験装置（以下、試験装置と記す）２０の
構成を示している。
施の形態を説明する。図１は、本発明を適用したデータ
伝送システム試験装置（以下、試験装置と記す）２０の
構成を示している。
【００１６】この試験装置２０は、試験対象のデータ伝
送システムの各ポートに接続するための複数ｎのポート
２１１〜２１ｎと、これらのポート２１１〜２１ｎを介
してデータの送受信を行うインタフェース２２と、指定
された試験項目に応じて試験用のデータを生成してデー
タ伝送システムに出力し、また、データ伝送システムか
ら出力されるデータの解析を指定された試験項目に応じ
て行うデータ処理部２３と、データ処理部２３に対して
試験項目や試験条件等のパラメータを設定するための操
作部２４と、データ処理部２３が行った試験の結果等を
表示する表示器２５とを有している。
送システムの各ポートに接続するための複数ｎのポート
２１１〜２１ｎと、これらのポート２１１〜２１ｎを介
してデータの送受信を行うインタフェース２２と、指定
された試験項目に応じて試験用のデータを生成してデー
タ伝送システムに出力し、また、データ伝送システムか
ら出力されるデータの解析を指定された試験項目に応じ
て行うデータ処理部２３と、データ処理部２３に対して
試験項目や試験条件等のパラメータを設定するための操
作部２４と、データ処理部２３が行った試験の結果等を
表示する表示器２５とを有している。
【００１７】また、この試験装置２０には、クロック信
号発生回路２６およびクロック信号発生回路２６から出
力される所定周波数（例えば１０ＭＨｚ）のクロック信
号Ｃに基づいて時刻情報ＴＭを出力する時計回路２７と
が設けられており、データ処理部２３は、試験対象のデ
ータ伝送システムに対して時刻情報を用いた試験が指定
された場合には、この時計回路２７から出力される時刻
情報ＴＭを用いる。なお、時計回路２７が出力する時刻
情報ＴＭには、時、分、秒の情報だけでなく年、月、日
の情報が含まれていてもよい。
号発生回路２６およびクロック信号発生回路２６から出
力される所定周波数（例えば１０ＭＨｚ）のクロック信
号Ｃに基づいて時刻情報ＴＭを出力する時計回路２７と
が設けられており、データ処理部２３は、試験対象のデ
ータ伝送システムに対して時刻情報を用いた試験が指定
された場合には、この時計回路２７から出力される時刻
情報ＴＭを用いる。なお、時計回路２７が出力する時刻
情報ＴＭには、時、分、秒の情報だけでなく年、月、日
の情報が含まれていてもよい。
【００１８】試験装置２０には、この試験装置２０を複
数台使って時刻情報を用いた試験を行う際に各試験装置
２０の時刻情報ＴＭを正確に合わせるための多重化クロ
ック信号Ｃｍを外部へ出力するための出力端子３０と、
外部から多重化クロック信号を入力するための入力端子
３１とが設けられている。
数台使って時刻情報を用いた試験を行う際に各試験装置
２０の時刻情報ＴＭを正確に合わせるための多重化クロ
ック信号Ｃｍを外部へ出力するための出力端子３０と、
外部から多重化クロック信号を入力するための入力端子
３１とが設けられている。
【００１９】多重化回路３２は、クロック信号発生回路
２６から出力されるクロック信号Ｃに、時計回路２７か
ら出力されるＫビットの時刻情報ＴＭとスタートビット
ＳＴとを、例えば所定周期Ｔｓで多重化して多重化クロ
ック信号Ｃｍを生成して、出力端子３０に出力する。
２６から出力されるクロック信号Ｃに、時計回路２７か
ら出力されるＫビットの時刻情報ＴＭとスタートビット
ＳＴとを、例えば所定周期Ｔｓで多重化して多重化クロ
ック信号Ｃｍを生成して、出力端子３０に出力する。
【００２０】この多重化回路３２は、例えば図２に示す
ように構成されている。図２において、多重化指示信号
発生回路３２ａは、図３の（ａ）に示すクロック信号Ｃ
を受け、図３の（ｂ）のようにクロック信号Ｃの立ち上
がりに同期して立ち上がってからクロック信号ＣがＫ＋
１回立ち下がるまでハイレベルとなる多重化指示信号Ａ
を所定周期Ｔｓで出力する。
ように構成されている。図２において、多重化指示信号
発生回路３２ａは、図３の（ａ）に示すクロック信号Ｃ
を受け、図３の（ｂ）のようにクロック信号Ｃの立ち上
がりに同期して立ち上がってからクロック信号ＣがＫ＋
１回立ち下がるまでハイレベルとなる多重化指示信号Ａ
を所定周期Ｔｓで出力する。
【００２１】この多重化指示信号Ａは、アンド回路３２
ｂおよびパラレルシリアル変換回路３２ｃに入力され
る。アンド回路３２ｂは、多重化指示信号Ａがハイレベ
ルの間に入力されるクロック信号Ｃをシフト用クロック
Ｃｓとしてパラレルシリアル変換回路３２ｃに出力す
る。
ｂおよびパラレルシリアル変換回路３２ｃに入力され
る。アンド回路３２ｂは、多重化指示信号Ａがハイレベ
ルの間に入力されるクロック信号Ｃをシフト用クロック
Ｃｓとしてパラレルシリアル変換回路３２ｃに出力す
る。
【００２２】パラレルシリアル変換回路３２ｃは、パラ
レル入力シリアル出力のＫ＋１段のシフトレジスタから
なり、時計回路２７からパラレル出力されるＫビットの
時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）と
「１」のスタートビットＳＴとを多重化指示信号Ａの立
ち上がりタイミングにラッチし、そのラッチしたデータ
をシフト用クロックＣｓの立ち上がりに同期して図３の
（ｃ）に示すように、スタートビットＳＴを先頭に１ビ
ットずつラッチ回路３２ｄに出力する。
レル入力シリアル出力のＫ＋１段のシフトレジスタから
なり、時計回路２７からパラレル出力されるＫビットの
時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）と
「１」のスタートビットＳＴとを多重化指示信号Ａの立
ち上がりタイミングにラッチし、そのラッチしたデータ
をシフト用クロックＣｓの立ち上がりに同期して図３の
（ｃ）に示すように、スタートビットＳＴを先頭に１ビ
ットずつラッチ回路３２ｄに出力する。
【００２３】ラッチ回路３２ｄは、パラレルシリアル変
換回路３２ｃから１ビットずつ出力されるデータを図３
の（ｄ）のようにクロック信号Ｃの立ち下がりタイミン
グでラッチし、そのラッチしたデータをアンド回路３２
ｅに出力する。
換回路３２ｃから１ビットずつ出力されるデータを図３
の（ｄ）のようにクロック信号Ｃの立ち下がりタイミン
グでラッチし、そのラッチしたデータをアンド回路３２
ｅに出力する。
【００２４】アンド回路３２ｅは、ラッチ回路３２ｂの
出力を多重化指示信号Ａがハイレベルの間だけ通過させ
てオア回路３２ｆに入力する。
出力を多重化指示信号Ａがハイレベルの間だけ通過させ
てオア回路３２ｆに入力する。
【００２５】オア回路３２ｆは、アンド回路３２ｅの出
力とクロック信号Ｃとの論理和を出力する。
力とクロック信号Ｃとの論理和を出力する。
【００２６】したがって、このオア回路３２ｆからは、
図３の（ｅ）に示すように、スタートビットＳＴとＫビ
ットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，
ｂＫ−１）からなるＫ＋１ビットの各ビットデータが、
クロック信号Ｃのローレベル期間に順番に挿入された多
重化クロック信号Ｃｍが出力されることになる。なお、
図３の（ｅ）に示した多重化クロック信号Ｃｍは、時刻
情報ＴＭが（０１００…０１）のときの例を示したもの
である。また、ここでは、スタートビットＳＴおよび時
刻情報ＴＭのビットデータが「１」のときにはハイレベ
ル、ビットデータが「０」のときにはローレベルを挿入
しているが、逆にビットデータが「０」のときにはハイ
レベル、ビットデータが「１」のときにはローレベルを
挿入してもよい。
図３の（ｅ）に示すように、スタートビットＳＴとＫビ
ットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，
ｂＫ−１）からなるＫ＋１ビットの各ビットデータが、
クロック信号Ｃのローレベル期間に順番に挿入された多
重化クロック信号Ｃｍが出力されることになる。なお、
図３の（ｅ）に示した多重化クロック信号Ｃｍは、時刻
情報ＴＭが（０１００…０１）のときの例を示したもの
である。また、ここでは、スタートビットＳＴおよび時
刻情報ＴＭのビットデータが「１」のときにはハイレベ
ル、ビットデータが「０」のときにはローレベルを挿入
しているが、逆にビットデータが「０」のときにはハイ
レベル、ビットデータが「１」のときにはローレベルを
挿入してもよい。
【００２７】一方、外部から入力端子３１に入力される
多重化クロック信号Ｃｍ′は、時刻情報抽出回路３３お
よびクロック同期回路３５に出力される。
多重化クロック信号Ｃｍ′は、時刻情報抽出回路３３お
よびクロック同期回路３５に出力される。
【００２８】時刻情報抽出回路３３は、入力される多重
化クロック信号Ｃｍ′に時刻情報ＴＭが含まれていると
き、その多重化クロック信号Ｃｍ′から時刻情報ＴＭを
抽出して時刻合わせ回路３４に出力する。
化クロック信号Ｃｍ′に時刻情報ＴＭが含まれていると
き、その多重化クロック信号Ｃｍ′から時刻情報ＴＭを
抽出して時刻合わせ回路３４に出力する。
【００２９】この時刻抽出回路３３は、例えば図４に示
すように構成されている。図４において、遅延回路３３
ａは、図５の（ａ）に示すクロック信号Ｃを受けて、図
５の（ｂ）のようにクロック信号Ｃをその周期Ｔｃのほ
ぼ１／４だけ遅延したクロック信号Ｃ′をラッチ回路３
３ｂおよびシリアルパラレル変換回路３３ｃに出力す
る。
すように構成されている。図４において、遅延回路３３
ａは、図５の（ａ）に示すクロック信号Ｃを受けて、図
５の（ｂ）のようにクロック信号Ｃをその周期Ｔｃのほ
ぼ１／４だけ遅延したクロック信号Ｃ′をラッチ回路３
３ｂおよびシリアルパラレル変換回路３３ｃに出力す
る。
【００３０】ラッチ回路３３ｂは、図５の（ｃ）のよう
に入力される多重化クロック信号Ｃｍ′を図５の（ｄ）
のようにクロック信号Ｃ′の立ち下がりでラッチして、
そのラッチしたデータをシリアルパラレル変換回路３３
ｃおよびフリップフロップ３３ｄのセット端子Ｓに出力
する。
に入力される多重化クロック信号Ｃｍ′を図５の（ｄ）
のようにクロック信号Ｃ′の立ち下がりでラッチして、
そのラッチしたデータをシリアルパラレル変換回路３３
ｃおよびフリップフロップ３３ｄのセット端子Ｓに出力
する。
【００３１】シリアルパラレル変換回路３３ｃは、シリ
アル入力パラレル出力型のＫ＋１段のシフトレジスタか
らなり、シフト／ホールド端子Ｓ／Ｈにハイレベルの信
号が入力されている間は、ラッチ回路３３ｂの出力を図
５の（ｅ）のようにクロック信号Ｃ′の立ち下がりに同
期して順番に取り込み、最終段目（Ｋ＋１段目）の出力
をフリップフロップ３３ｄのリセット端子Ｒおよび時刻
合わせ回路３４に出力する。また、シフト／ホールド端
子Ｓ／Ｈにローレベルの信号が入力されている間は、ク
ロック信号Ｃ′が入力されても内部の状態を変えないホ
ールド状態となる。
アル入力パラレル出力型のＫ＋１段のシフトレジスタか
らなり、シフト／ホールド端子Ｓ／Ｈにハイレベルの信
号が入力されている間は、ラッチ回路３３ｂの出力を図
５の（ｅ）のようにクロック信号Ｃ′の立ち下がりに同
期して順番に取り込み、最終段目（Ｋ＋１段目）の出力
をフリップフロップ３３ｄのリセット端子Ｒおよび時刻
合わせ回路３４に出力する。また、シフト／ホールド端
子Ｓ／Ｈにローレベルの信号が入力されている間は、ク
ロック信号Ｃ′が入力されても内部の状態を変えないホ
ールド状態となる。
【００３２】また、フリップフロップ３３ｄは、図５の
（ｇ）のように、ラッチ回路３３ｂの出力がハイレベル
（「１」）に上がってからシリアルパラレル変換回路３
３ｃの最終段の出力がハイレベル（「１」）立ち上がる
までの間、シリアルパラレル変換回路３３ｃのシフト／
ホールド端子Ｓ／Ｈにハイレベルの信号を出力し、シリ
アルパラレル変換回路３３ｃの最終段の出力がハイレベ
ル（「１」）立ち上がるとシフト／ホールド端子Ｓ／Ｈ
にローレベルの信号を出力する。
（ｇ）のように、ラッチ回路３３ｂの出力がハイレベル
（「１」）に上がってからシリアルパラレル変換回路３
３ｃの最終段の出力がハイレベル（「１」）立ち上がる
までの間、シリアルパラレル変換回路３３ｃのシフト／
ホールド端子Ｓ／Ｈにハイレベルの信号を出力し、シリ
アルパラレル変換回路３３ｃの最終段の出力がハイレベ
ル（「１」）立ち上がるとシフト／ホールド端子Ｓ／Ｈ
にローレベルの信号を出力する。
【００３３】したがって、多重化クロック信号Ｃｍ′に
挿入されているスタートビットＳＴが入力されて、その
スタートビットＳＴがラッチ回路３３ｂでラッチされ
て、図５の（ｄ）のようにその出力が「１」（ハイレベ
ル）になると、シリアルパラレル変換回路３３ｃのシフ
ト／ホールド端子Ｓ／Ｈがハイレベルとなり、そのスタ
ートビットＳＴとそれに続く時刻情報ＴＭは、クロック
信号Ｃ′が立ち下がる毎にシリアルパラレル変換回路３
３ｃに順番に取り込まれる。
挿入されているスタートビットＳＴが入力されて、その
スタートビットＳＴがラッチ回路３３ｂでラッチされ
て、図５の（ｄ）のようにその出力が「１」（ハイレベ
ル）になると、シリアルパラレル変換回路３３ｃのシフ
ト／ホールド端子Ｓ／Ｈがハイレベルとなり、そのスタ
ートビットＳＴとそれに続く時刻情報ＴＭは、クロック
信号Ｃ′が立ち下がる毎にシリアルパラレル変換回路３
３ｃに順番に取り込まれる。
【００３４】そして、時刻情報ＴＭの最後のビットデー
タ（図では「１」）が図５の（ｅ）のようにシリアルパ
ラレル変換回路３３ｃに取り込まれると、図５の（ｆ）
のようにその最終段にスタートビットＳＴがシフトさ
れ、そのスタートビットＳＴの「１」がフリップフロッ
プ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に
入力される。
タ（図では「１」）が図５の（ｅ）のようにシリアルパ
ラレル変換回路３３ｃに取り込まれると、図５の（ｆ）
のようにその最終段にスタートビットＳＴがシフトさ
れ、そのスタートビットＳＴの「１」がフリップフロッ
プ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に
入力される。
【００３５】このとき、シリアルパラレル変換回路３３
ｃの１段目からＫ段目までには、多重化クロック信号Ｃ
ｍ′に挿入されていた時刻情報ＴＭの全てのビットデー
タが記憶されており、シリアルパラレル変換回路３３ｃ
の最終段から出力されたスタートビットＳＴの「１」の
信号を受けた時刻合わせ回路３４は、シリアルパラレル
変換回路３３ｃの１段目からＫ段目までのデータを正し
い時刻情報ＴＭ′として、時計回路２７にセットする。
ｃの１段目からＫ段目までには、多重化クロック信号Ｃ
ｍ′に挿入されていた時刻情報ＴＭの全てのビットデー
タが記憶されており、シリアルパラレル変換回路３３ｃ
の最終段から出力されたスタートビットＳＴの「１」の
信号を受けた時刻合わせ回路３４は、シリアルパラレル
変換回路３３ｃの１段目からＫ段目までのデータを正し
い時刻情報ＴＭ′として、時計回路２７にセットする。
【００３６】一方、クロック同期回路３５は、クロック
信号発生回路２６が出力するクロック信号Ｃの位相を、
多重化クロック信号Ｃｍ′のクロック信号成分の位相に
同期させる。
信号発生回路２６が出力するクロック信号Ｃの位相を、
多重化クロック信号Ｃｍ′のクロック信号成分の位相に
同期させる。
【００３７】したがって、入力端子３１から入力される
多重化クロック信号Ｃｍ′に含まれる時刻情報ＴＭ′で
時刻合わせされた時計回路２７は、その後に入力される
多重化クロック信号Ｃｍ′のクロック信号成分に同期し
て歩進することになる。
多重化クロック信号Ｃｍ′に含まれる時刻情報ＴＭ′で
時刻合わせされた時計回路２７は、その後に入力される
多重化クロック信号Ｃｍ′のクロック信号成分に同期し
て歩進することになる。
【００３８】以上のように構成された試験装置２０を複
数（Ｐ）台使って時刻情報を用いた試験を行う場合に
は、図６に示すように、試験装置２０（１）の出力端子
３０を次の試験装置２０（２）の入力端子３１にケーブ
ル接続し、試験装置２０（２）の出力端子３０をさらに
次の試験装置２０（３）の入力端子３１にケーブル接続
するという作業を、Ｐ台目の試験装置２０（Ｐ）まで行
い、各試験装置２０（１）〜２０（Ｐ）の各ポートを、
試験対象のデータ伝送システム１の全てのポート２１〜
２ｍにそれぞれ接続する。
数（Ｐ）台使って時刻情報を用いた試験を行う場合に
は、図６に示すように、試験装置２０（１）の出力端子
３０を次の試験装置２０（２）の入力端子３１にケーブ
ル接続し、試験装置２０（２）の出力端子３０をさらに
次の試験装置２０（３）の入力端子３１にケーブル接続
するという作業を、Ｐ台目の試験装置２０（Ｐ）まで行
い、各試験装置２０（１）〜２０（Ｐ）の各ポートを、
試験対象のデータ伝送システム１の全てのポート２１〜
２ｍにそれぞれ接続する。
【００３９】このように接続すると、試験装置２０
（１）から時刻情報ＴＭが多重化された多重化クロック
信号Ｃｍ１を受けた試験装置２０（２）の時計回路２７
は、試験装置２０（１）の時計回路２７と同一時刻にセ
ットされ且つその後の歩進位相も完全に一致するので、
試験装置２０（１）と試験装置２０（２）の時刻情報は
常に一致した状態となる。
（１）から時刻情報ＴＭが多重化された多重化クロック
信号Ｃｍ１を受けた試験装置２０（２）の時計回路２７
は、試験装置２０（１）の時計回路２７と同一時刻にセ
ットされ且つその後の歩進位相も完全に一致するので、
試験装置２０（１）と試験装置２０（２）の時刻情報は
常に一致した状態となる。
【００４０】また、試験装置２０（２）から時刻情報Ｔ
Ｍが多重化された多重化クロック信号Ｃｍ２を受けた試
験装置２０（３）の時計回路２７は、試験装置２０
（２）の時計回路２７と同一時刻にセットされ且つその
後の歩進位相も完全に一致するので、試験装置２０
（２）と試験装置２０（３）の時刻情報は常に一致した
状態となる。
Ｍが多重化された多重化クロック信号Ｃｍ２を受けた試
験装置２０（３）の時計回路２７は、試験装置２０
（２）の時計回路２７と同一時刻にセットされ且つその
後の歩進位相も完全に一致するので、試験装置２０
（２）と試験装置２０（３）の時刻情報は常に一致した
状態となる。
【００４１】この関係は、試験装置２０（Ｐ）まで続い
ているので、図６のように接続した状態から最長でもＴ
ｓ×（Ｐ−１）が経過するまでに、Ｐ台の試験装置２０
（１）〜２０（Ｐ）の各時計回路２７が出力する時刻情
報とその歩進位相は一致した状態となる。
ているので、図６のように接続した状態から最長でもＴ
ｓ×（Ｐ−１）が経過するまでに、Ｐ台の試験装置２０
（１）〜２０（Ｐ）の各時計回路２７が出力する時刻情
報とその歩進位相は一致した状態となる。
【００４２】したがって、この状態で、例えばデータ伝
送システム１の伝送遅延時間の試験を行う場合、試験装
置２０（１）については、伝送遅延時間の試験に必要な
各ポート毎の試験用データの送信と、その試験装置２０
（１）が受け持つポートについての試験用データの受信
および遅延時間検出を指定し、他の試験装置２０（２）
〜２０（Ｐ）については、それぞれの試験装置が受け持
つポートについての試験用データの受信および遅延時間
検出を指定してから測定を開始すれば、データ伝送シス
テム１の各ポート毎の伝送遅延時間を相対誤差が極めて
少ない状態で検出することができる。
送システム１の伝送遅延時間の試験を行う場合、試験装
置２０（１）については、伝送遅延時間の試験に必要な
各ポート毎の試験用データの送信と、その試験装置２０
（１）が受け持つポートについての試験用データの受信
および遅延時間検出を指定し、他の試験装置２０（２）
〜２０（Ｐ）については、それぞれの試験装置が受け持
つポートについての試験用データの受信および遅延時間
検出を指定してから測定を開始すれば、データ伝送シス
テム１の各ポート毎の伝送遅延時間を相対誤差が極めて
少ない状態で検出することができる。
【００４３】また、時計回路２７の基準となるクロック
信号Ｃに時刻情報ＴＭを多重化して他の試験装置に伝達
するようにしているので、１芯構造のケーブルで簡単に
接続することができる。
信号Ｃに時刻情報ＴＭを多重化して他の試験装置に伝達
するようにしているので、１芯構造のケーブルで簡単に
接続することができる。
【００４４】なお、図６では、複数台の試験装置２０
（１）〜２０（Ｐ）の出力端子３０と入力端子３１の間
を直列に接続していたが、図７に示すように、１台の試
験装置２０（１）の出力端子３０から出力される多重化
クロック信号Ｃｍ１を他の試験装置２０（２）〜２０
（Ｐ）の各入力端子３１に共通に入力した場合でも、全
ての試験装置２０（１）〜２０（Ｐ）の時刻情報とその
歩進位相を一致させることができる。
（１）〜２０（Ｐ）の出力端子３０と入力端子３１の間
を直列に接続していたが、図７に示すように、１台の試
験装置２０（１）の出力端子３０から出力される多重化
クロック信号Ｃｍ１を他の試験装置２０（２）〜２０
（Ｐ）の各入力端子３１に共通に入力した場合でも、全
ての試験装置２０（１）〜２０（Ｐ）の時刻情報とその
歩進位相を一致させることができる。
【００４５】また、図７のような接続方法を想定した場
合、試験装置２０（１）では、図１に示した構成要件の
うち、信号入力端子３１、時刻情報抽出回路３３、時刻
合わせ回路３４およびクロック同期回路３５を省略する
ことができ、また、試験装置２０（２）〜２０（Ｐ）で
は、図１に示した構成要件のうち、出力端子３０および
多重化回路３２を省略することができる。
合、試験装置２０（１）では、図１に示した構成要件の
うち、信号入力端子３１、時刻情報抽出回路３３、時刻
合わせ回路３４およびクロック同期回路３５を省略する
ことができ、また、試験装置２０（２）〜２０（Ｐ）で
は、図１に示した構成要件のうち、出力端子３０および
多重化回路３２を省略することができる。
【００４６】また、前記した試験装置２０の多重化回路
３２は、クロック信号Ｃに対する時刻情報ＴＭの多重化
を所定周期Ｔｓで行うようにしているが、これは本発明
を限定するものではない。
３２は、クロック信号Ｃに対する時刻情報ＴＭの多重化
を所定周期Ｔｓで行うようにしているが、これは本発明
を限定するものではない。
【００４７】例えば、前記したように他の試験装置から
多重化クロック信号Ｃｍ′を受ける側の試験装置２０
（２）〜２０（Ｐ）としては、外部から入力端子３１を
介して入力される多重化クロック信号Ｃｍ′から時刻情
報ＴＭ′が抽出されて、時計回路２７の時刻合わせが終
了したときに、多重化回路３２がクロック信号Ｃに対す
る時刻情報ＴＭの多重化を行うようにしてもよい。
多重化クロック信号Ｃｍ′を受ける側の試験装置２０
（２）〜２０（Ｐ）としては、外部から入力端子３１を
介して入力される多重化クロック信号Ｃｍ′から時刻情
報ＴＭ′が抽出されて、時計回路２７の時刻合わせが終
了したときに、多重化回路３２がクロック信号Ｃに対す
る時刻情報ＴＭの多重化を行うようにしてもよい。
【００４８】
【発明の効果】以上説明したように、本発明の請求項１
のデータ伝送システム試験装置は、クロック信号発生回
路（２６）と、該クロック信号発生回路から出力される
クロック信号を受けて時刻情報を出力する時計回路（２
７）と、試験対象のデータ伝送システムに接続するため
のポート（２１１〜２１ｎ）とを有し、前記時計回路が
出力する時刻情報を用いて前記ポートに接続されたデー
タ伝送システムの試験を行うデータ伝送システム試験装
置において、前記クロック信号発生回路から出力される
クロック信号に前記時計回路が出力する時刻情報を多重
化する多重化回路（３２）と、前記多重化回路から出力
される多重化クロック信号を外部へ出力するための出力
端子（３０）とを備えたことを特徴としている。
のデータ伝送システム試験装置は、クロック信号発生回
路（２６）と、該クロック信号発生回路から出力される
クロック信号を受けて時刻情報を出力する時計回路（２
７）と、試験対象のデータ伝送システムに接続するため
のポート（２１１〜２１ｎ）とを有し、前記時計回路が
出力する時刻情報を用いて前記ポートに接続されたデー
タ伝送システムの試験を行うデータ伝送システム試験装
置において、前記クロック信号発生回路から出力される
クロック信号に前記時計回路が出力する時刻情報を多重
化する多重化回路（３２）と、前記多重化回路から出力
される多重化クロック信号を外部へ出力するための出力
端子（３０）とを備えたことを特徴としている。
【００４９】このため、データ伝送システムに対して時
刻情報を用いた試験を他の試験装置を併用して行う場合
に、他の試験装置に自装置のクロック信号成分と時刻情
報とを伝達することができ、正確な試験を行うことがで
きる。
刻情報を用いた試験を他の試験装置を併用して行う場合
に、他の試験装置に自装置のクロック信号成分と時刻情
報とを伝達することができ、正確な試験を行うことがで
きる。
【００５０】また、本発明の請求項２のデータ伝送シス
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）とを備えたことを特徴としている。
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）とを備えたことを特徴としている。
【００５１】このため、データ伝送システムに対して時
刻情報を用いた試験を他の試験装置を併用して行う場合
に、他の試験装置からの多重化クロック信号を受けて、
その多重化クロック信号に多重化されている時刻情報に
自装置の時刻情報を合わせ、且つ、多重化クロック信号
のクロック信号成分に自装置のクロック信号を同期させ
ることができ、自装置の時刻情報を他の試験装置の時刻
情報に常に一致させた状態で試験が行える。
刻情報を用いた試験を他の試験装置を併用して行う場合
に、他の試験装置からの多重化クロック信号を受けて、
その多重化クロック信号に多重化されている時刻情報に
自装置の時刻情報を合わせ、且つ、多重化クロック信号
のクロック信号成分に自装置のクロック信号を同期させ
ることができ、自装置の時刻情報を他の試験装置の時刻
情報に常に一致させた状態で試験が行える。
【００５２】また、本発明の請求項３のデータ伝送シス
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）と、前記クロック信号発生回路から出力
されるクロック信号に前記時計回路が出力する時刻情報
を多重化する多重化回路（３２）と、前記多重化回路か
ら出力される多重化クロック信号を外部へ出力するため
の出力端子（３０）とを備えたことを特徴としている。
テム試験装置は、クロック信号発生回路（２６）と、該
クロック信号発生回路から出力されるクロック信号を受
けて時刻情報を出力する時計回路（２７）と、試験対象
のデータ伝送システムに接続するためのポート（２１１
〜２１ｎ）とを有し、前記時計回路が出力する時刻情報
を用いて前記ポートに接続されたデータ伝送システムの
試験を行うデータ伝送システム試験装置において、クロ
ック信号に時刻情報が多重化された多重化クロック信号
を外部から入力させるための入力端子（３１）と、前記
入力端子に入力される多重化クロック信号から時刻情報
を抽出する時刻情報抽出手段（３３）と、前記時刻情報
抽出手段によって抽出された時刻情報で前記時計回路の
時刻を合わせる時刻合わせ手段（３４）と、前記多重化
クロック信号のクロック信号成分に前記クロック信号発
生回路が発生するクロック信号を同期させるクロック同
期手段（３５）と、前記クロック信号発生回路から出力
されるクロック信号に前記時計回路が出力する時刻情報
を多重化する多重化回路（３２）と、前記多重化回路か
ら出力される多重化クロック信号を外部へ出力するため
の出力端子（３０）とを備えたことを特徴としている。
【００５３】このため、他の一つの試験装置の時刻情報
に自装置の時刻情報を常に一致した状態にでき、また、
他の別の試験装置に対して多重化クロック信号を伝達し
て、その他の別の試験装置の時刻情報を自装置の時刻情
報に常に一致させることができるので、データ伝送シス
テムに対して時刻情報を用いた試験を複数の試験装置を
併用して行う場合でも正確な試験が行える。
に自装置の時刻情報を常に一致した状態にでき、また、
他の別の試験装置に対して多重化クロック信号を伝達し
て、その他の別の試験装置の時刻情報を自装置の時刻情
報に常に一致させることができるので、データ伝送シス
テムに対して時刻情報を用いた試験を複数の試験装置を
併用して行う場合でも正確な試験が行える。
【図１】本発明の実施形態の構成を示す図
【図２】実施形態の要部の構成例を示す図
【図３】実施形態の要部の動作を説明するためのタイミ
ング図
ング図
【図４】実施形態の要部の構成を示す図
【図５】実施形態の要部の動作を説明するためのタイミ
ング図
ング図
【図６】実施形態の試験装置を複数台用いて試験を行う
際の接続状態を示す図
際の接続状態を示す図
【図７】実施形態の試験装置を複数台用いて試験を行う
際の他の接続状態を示す図
際の他の接続状態を示す図
【図８】従来装置の構成を示す図
【図９】従来装置を複数台用いて試験を行う際の接続状
態を示す図
態を示す図
１ データ伝送システム
２ ポート
２０ データ伝送システム試験装置
２１ ポート
２２ インタフェース
２３ データ処理部
２４ 操作部
２５ 表示器
２６ クロック信号発生回路
２７ 時計回路
３０ 出力端子
３１ 入力端子
３２ 多重化回路
３３ 時刻情報抽出回路
３４ 時計合わせ回路
３５ クロック同期回路
Claims (3)
- 【請求項１】クロック信号発生回路（２６）と、該クロ
ック信号発生回路から出力されるクロック信号を受けて
時刻情報を出力する時計回路（２７）と、試験対象のデ
ータ伝送システムに接続するためのポート（２１１〜２
１ｎ）とを有し、前記時計回路が出力する時刻情報を用
いて前記ポートに接続されたデータ伝送システムの試験
を行うデータ伝送システム試験装置において、 前記クロック信号発生回路から出力されるクロック信号
に前記時計回路が出力する時刻情報を多重化する多重化
回路（３２）と、 前記多重化回路から出力される多重化クロック信号を外
部へ出力するための出力端子（３０）とを備えたことを
特徴とするデータ伝送システム試験装置。 - 【請求項２】クロック信号発生回路（２６）と、該クロ
ック信号発生回路から出力されるクロック信号を受けて
時刻情報を出力する時計回路（２７）と、試験対象のデ
ータ伝送システムに接続するためのポート（２１１〜２
１ｎ）とを有し、前記時計回路が出力する時刻情報を用
いて前記ポートに接続されたデータ伝送システムの試験
を行うデータ伝送システム試験装置において、 クロック信号に時刻情報が多重化された多重化クロック
信号を外部から入力させるための入力端子（３１）と、 前記入力端子に入力される多重化クロック信号から時刻
情報を抽出する時刻情報抽出手段（３３）と、 前記時刻情報抽出手段によって抽出された時刻情報で前
記時計回路の時刻を合わせる時刻合わせ手段（３４）
と、 前記多重化クロック信号のクロック信号成分に前記クロ
ック信号発生回路が発生するクロック信号を同期させる
クロック同期手段（３５）とを備えたことを特徴とする
データ伝送システム試験装置。 - 【請求項３】クロック信号発生回路（２６）と、該クロ
ック信号発生回路から出力されるクロック信号を受けて
時刻情報を出力する時計回路（２７）と、試験対象のデ
ータ伝送システムに接続するためのポート（２１１〜２
１ｎ）とを有し、前記時計回路が出力する時刻情報を用
いて前記ポートに接続されたデータ伝送システムの試験
を行うデータ伝送システム試験装置において、 クロック信号に時刻情報が多重化された多重化クロック
信号を外部から入力させるための入力端子（３１）と、 前記入力端子に入力される多重化クロック信号から時刻
情報を抽出する時刻情報抽出手段（３３）と、 前記時刻情報抽出手段によって抽出された時刻情報で前
記時計回路の時刻を合わせる時刻合わせ手段（３４）
と、 前記多重化クロック信号のクロック信号成分に前記クロ
ック信号発生回路が発生するクロック信号を同期させる
クロック同期手段（３５）と、 前記クロック信号発生回路から出力されるクロック信号
に前記時計回路が出力する時刻情報を多重化する多重化
回路（３２）と、 前記多重化回路から出力される多重化クロック信号を外
部へ出力するための出力端子（３０）とを備えたことを
特徴とするデータ伝送システム試験装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001231399A JP3555941B2 (ja) | 2001-07-31 | 2001-07-31 | データ伝送システム試験装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001231399A JP3555941B2 (ja) | 2001-07-31 | 2001-07-31 | データ伝送システム試験装置 |
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|---|---|
| JP2003046492A true JP2003046492A (ja) | 2003-02-14 |
| JP3555941B2 JP3555941B2 (ja) | 2004-08-18 |
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311571A (ja) * | 2005-04-29 | 2006-11-09 | Tektronix Internatl Sales Gmbh | 測定装置及び同期方法 |
| JP2009032787A (ja) * | 2007-07-25 | 2009-02-12 | Anritsu Corp | データ伝送システム試験装置 |
-
2001
- 2001-07-31 JP JP2001231399A patent/JP3555941B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006311571A (ja) * | 2005-04-29 | 2006-11-09 | Tektronix Internatl Sales Gmbh | 測定装置及び同期方法 |
| JP4718366B2 (ja) * | 2005-04-29 | 2011-07-06 | テクトロニクス・インターナショナル・セールス・ゲーエムベーハー | 測定装置及び同期方法 |
| JP2009032787A (ja) * | 2007-07-25 | 2009-02-12 | Anritsu Corp | データ伝送システム試験装置 |
| JP4567030B2 (ja) * | 2007-07-25 | 2010-10-20 | アンリツ株式会社 | データ伝送システム試験装置 |
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| Publication number | Publication date |
|---|---|
| JP3555941B2 (ja) | 2004-08-18 |
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