JP2011010184A - 固体撮像装置、固体撮像装置の駆動方法および電子機器 - Google Patents
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Abstract
【解決手段】繰り返し配列パターン回路31を第1のチップ32に形成し、調整回路33を第2のチップ34に形成し、第1,第2のチップ32,34相互間の電気的な接続を接続部35による3次元接続とする。これにより、繰り返し配列パターン回路31と調整回路33とを接続する端子(ピン)数の制約が無くして、画素アレイ部12の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を実現できるようにする。
【選択図】図5
Description
光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第1のチップと、
前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含む調整回路が形成され、前記第1のチップに対して積層された第2のチップとを備え、
前記第1のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第2のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続してなる
固体撮像装置において、
前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを前記調整回路の対応する単位回路で個別に調整する
構成を採っている。
1.本発明が適用される固体撮像装置(CMOSイメージセンサの例)
2.本実施形態の特徴部分
2−1.実施例1(繰り返し配列パターン回路が行走査部の例)
2−2.実施例2(モニタフィードバック機能を持つ例)
2−3.実施例3(BIST構成の例)
2−4.実施例4(画素アレイ部と行走査部が別チップの例)
2−5.変形例
3.他の適用例
4.電子機器(撮像装置の例)
(システム構成)
図1は、本発明が適用される固体撮像装置、例えばX−Yアドレス型固体撮像装置の一種であるCMOSイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、CMOSイメージセンサとは、CMOSプロセスを応用して、または部分的に使用して作成されたイメージセンサである。
図2は、単位画素20の回路構成の一例を示す回路図である。図2に示すように、本回路例に係る単位画素20は、光電変換部である例えばフォトダイオード21に加えて、例えば転送トランジスタ22、リセットトランジスタ23、増幅トランジスタ24および選択トランジスタ25の4つのトランジスタを有する画素回路となっている。
上記構成のCMOSイメージセンサ10において、行走査部13が垂直方向の繰り返し配列パターン回路となる。そして、デコーダ部131およびドライバ部132が、垂直方向で規則的に繰り返して配列される単位回路となる。また、カラム処理部14や列走査部15などが水平方向の繰り返し配列パターン回路となる。そして、コンパレータ部141およびカウンタ部142や、列走査部15の画素列ごとの単位回路が、水平方向で規則的に繰り返して配列される単位回路となる。また、水平方向の繰り返し配列パターン回路としては、画素列ごとに垂直信号線18の一端に接続される定電流源なども挙げられる。
このドライバ部132において、全画素駆動信号ENvbを伝送する伝送線1323の配線長による寄生抵抗および寄生容量の違いによって遅延時間差が生じたり、電源パッド1324からの距離よってIRドロップの大きさの差が生じたりする。そして、遅延時間差やIRドロップ量の差の発生により、図4に示すように、画素駆動信号(vb1〜vbm)の活性/非活性タイミングに、垂直方向の位置(行位置)に応じて差が生じる。
本発明は、繰り返し配列パターン回路に関する信号の活性/非活性タイミングの差について、SIP(system in package)では不可能な、画素アレイ部12の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を可能とする。そして、本発明は、SOC構造で生じる耐圧などのプロセス的に困難を伴わずに、多数箇所のチューニング補正を実現することを目的とする。
上記構成の本実施形態に係る固体撮像装置30において、第1のチップ32上の繰り返し配列パターン回路31では、当該パターン回路31内の配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるIRドロップ量の違いは避けられない。そして、これらの違いのために、垂直方向や水平方向の位置によって繰り返し配列パターン回路31に関する信号SIG1〜SIGmの活性/非活性タイミングの遅延が発生する。
図6は、本発明の実施例1に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図6において、図1および図5と同等部分(対応する部分)には同一符号を付して示し、重複説明は省略する。
実施例1の場合、シミュレーションなどで予測される予測値、即ち垂直方向の遅延量のコードCODE1[x:1]〜CODEm[x:1]を、不揮発性メモリ332にあらかじめ記憶しておく必要がある。このように、遅延量を不揮発性メモリ332にあらかじめ格納しておく場合、チップごとのばらつきなどによって実測値が予想値よりも大きくずれると、所望の補正結果が得られない可能性がある。
次に、上記構成の実施例2に係る固体撮像装置30Bのモニタフィードバック機能について説明する。このモニタフィードバック機能は、製造試験時に信号SIGD1〜SIGDmを一括して活性化し、モニタパッド43,45から出力される信号の遷移タイミングを測定系60でモニタすることによって実現される。
以下に、図8のフローチャートを用いて、製造試験時におけるモニタフィードバックのチューニング処理の一例について具体的に説明する。この一連の処理は、測定系60の制御部、例えばマイクロコンピュータによる制御の下に実行される。
実施例2では、調整回路33を多くのピン(パッド/端子)を介して測定系(テスタ)60と接続するためピン数に制限が生じる。このピン数が行数分や列数分よりも少ない数に制限される場合には、行数分、列数分を等長配線で外部モニタ用のピンにつなげることは難しい。このため、行方向、列方向の一部のモニタフィードバックは可能であっても、行数分、列数分のモニタフィードバックは難しくなる。
先述した実施例1では、行走査部13が画素アレイ部12と同じ第1のチップ32に形成された構成となっている。これに対して、実施例4では、行走査部13を画素アレイ部12とは別の基板(チップ)に形成する構成を採る。
ところで、実施例1〜4では、可変遅延回路331−1〜331−mおよび不揮発性メモリ332を同一のチップ34に形成する構成を採っているが、これらを別チップに形成し、両チップ間を3次元接続にて電気的に接続する構成を採ることも可能である。
以上説明した実施形態では、CMOSイメージセンサ(CMOS型の固体撮像装置)に適用した場合を例に挙げて説明したが、本発明はCMOSイメージセンサへの適用に限られるものではない。すなわち、本発明は、可視光の入射光量に応じた電荷を物理量として検知して電気信号として出力する単位画素が行列状に配置されてなる固体撮像装置全般に適用可能である。
本発明に係る固体撮像装置は、画像取込部(光電変換部)に固体撮像装置を用いる電子機器全般に搭載して用いることができる。電子機器としては、デジタルスチルカメラやビデオカメラ等の撮像装置(カメラシステム)や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などが挙げられる。なお、電子機器に搭載されるカメラモジュールを撮像装置とする場合もある。
図13は、本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。図13に示すように、本発明に係る撮像装置100は、レンズ群101等を含む光学系、撮像素子102、カメラ信号処理部であるDSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108等を有している。そして、DSP回路103、フレームメモリ104、表示装置105、記録装置106、操作系107および電源系108がバスライン109を介して相互に接続された構成となっている。
Claims (15)
- 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第1のチップと、
前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含み、前記個々の単位回路に関する信号のタイミングを個別に調整する調整回路が形成され、前記第1のチップに対して積層された第2のチップと、
前記第1のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第2のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続する3次元接続構成の接続部と
を備える固体撮像装置。 - 全画素同時にシャッタ動作を行う機能を有し、
前記繰り返し配列パターン回路は、前記画素アレイ部の各画素を駆動する画素駆動信号を出力する行走査部であり、前記全画素同時にシャッタ機能を実現するときは前記画素駆動信号を全画素行に対して同時に出力する
請求項1記載の固体撮像装置。 - 前記調整回路は、前記行走査部の個々の単位回路から出力される前記画素駆動信号のタイミングを調整することによって同時化する
請求項2記載の固体撮像装置。 - 前記調整回路は、前記複数の単位回路として遅延量が可変な複数の可変遅延回路を有する
請求項1記載の固体撮像装置。 - 前記可変遅延回路と前記記憶素子とは別のチップに形成され、
前記可変遅延回路が形成されたチップと前記記憶素子が形成されたチップとは、3次元接続によって電気的に接続されている
請求項4記載の固体撮像装置。 - 前記調整回路は、前記記憶素子にあらかじめ格納されている予測値に基づいて前記複数の可変遅延回路の遅延量を調整することによって前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを調整する
請求項4記載の固体撮像装置。 - 前記繰り返し配列パターン回路の個々の単位回路から出力される信号の活性タイミングをモニタし、その実測値を前記記憶素子に記憶するフィードバックモニタ機能を有し、
前記調整回路は、前記フィードバックモニタ機能にて前記記憶素子に記憶された実測値に基づいて前記複数の可変遅延回路の遅延量を調整することによって前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを調整する
請求項4記載の固体撮像装置。 - 前記フィードバックモニタ機能では、前記繰り返し配列パターン回路の個々の単位回路から出力される信号のうちの一つを基準信号とし、当該基準信号の活性タイミングに対する他の信号の活性タイミングの時間差を前記実測値として前記記憶素子に記憶する
請求項7記載の固体撮像装置。 - 前記調整回路は、前記フィードバックモニタ機能を持つテスト回路を内蔵する
請求項7記載の固体撮像装置。 - 前記調整回路は、前記フィードバックモニタ機能を実現するに際して前記繰り返し配列パターン回路の個々の単位回路から出力される信号を複数の組として、当該組内の複数の信号を選択して出力するセレクタを有する
請求項7または9記載の固体撮像装置。 - 前記繰り返し配列パターン回路は、前記画素アレイ部とは別のチップに形成され、
前記繰り返し配列パターン回路が形成されたチップは、前記画素アレイ部が形成されたチップに対して積層されている
請求項1記載の固体撮像装置。 - 前記繰り返し配列パターン回路は、前記画素アレイ部の画素列ごとまたは複数の画素列ごとに1:1の対応関係を持つ複数の単位回路からなり、当該複数の単位回路の各々が前記画素アレイ部の各画素列または複数の画素列に対して3次元接続によって電気的に接続されている
請求項11記載の固体撮像装置。 - 前記調整回路は、前記繰り返し配列パターン回路の単位回路ごとまたは複数の単位回路ごとに1:1の対応関係を持つ複数の単位回路からなり、当該複数の単位回路の各々が前記繰り返し配列パターン回路の各単位回路または複数の単位回路に対して3次元接続によって電気的に接続されている
請求項12記載の固体撮像装置。 - 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第1のチップと、
前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含む調整回路が形成され、前記第1のチップに対して積層された第2のチップとを備え、
前記第1のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第2のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続してなる
固体撮像装置の駆動に当たって、
前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを前記調整回路の対応する単位回路で個別に調整する
固体撮像装置の駆動方法。 - 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第1のチップと、
前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含み、前記個々の単位回路に関する信号のタイミングを個別に調整する調整回路が形成され、前記第1のチップに対して積層された第2のチップと、
前記繰り返し配列パターン回路の各単位回路と前記調整回路の各単位回路とを対応関係をもって電気的に接続する接続部と
を備える固体撮像装置を有する電子機器。
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