JPWO2016151792A1 - 固体撮像装置 - Google Patents

Abstract

固体撮像装置は、第１の基板と、第２の基板と、接続部とを有する。前記第２の基板は前記第１の基板に積層されている。前記接続部は、前記第１の基板と前記第２の基板との間に配置されている。前記第１の基板は、複数の画素と、複数の第１の制御信号線とを有する。前記複数の画素は、行列状に配置され、制御信号に応じて画素信号を出力する。前記複数の第１の制御信号線は、前記複数の画素の配列におけるそれぞれの行の前記画素に接続されている。前記第２の基板は、複数の第２の制御信号線と、制御回路とを有する。前記制御回路は、前記複数の第２の制御信号線に接続され、前記制御信号を出力する。前記接続部は、複数の制御接続部と、複数の読み出し接続部とを有する。前記複数の制御接続部のそれぞれは前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されている。

Description

本発明は、固体撮像装置に関する。

固体撮像装置を小型化するための技術が特許文献１に開示されている。特許文献１に開示された固体撮像装置は、積層された複数の基板を有し、画素とその他の回路とが複数の基板に分散している。電子機器の小型化の要請により、固体撮像装置のさらなる小型化が要求されている。

日本国特開２０１３−９０１２７号公報

特許文献１に開示された固体撮像装置では、読み出し接続部と制御接続部とが２つの基板の間に配置されている。読み出し接続部は、画素から出力された画素信号を２つの基板の間で伝送する。制御接続部は、２つの基板の間で制御信号を伝送する。画素は制御信号により制御される。複数の画素は第１の基板に行列状に配置されている。画素から出力された画素信号は、垂直信号線によって伝送される。垂直信号線によって伝送された画素信号は、読み出し接続部を介して第２の基板に出力される。第２の基板に出力された画素信号は、列処理回路に入力される。一方、制御信号を出力する制御回路すなわち垂直走査回路が第２の基板に配置されている。垂直走査回路から出力された制御信号は、制御接続部を介して第１の基板に出力される。第１の基板に入力された制御信号は、画素に接続された制御信号線によって伝送される。

複数の画素の配列における列毎に１つの読み出し接続部が配置されている。複数の列毎に１つの読み出し接続部が配置されてもよい。一方、画素を制御するために複数の制御信号が必要であるため、複数の画素の配列における行毎に複数の制御接続部が配置されている。複数の行毎に複数の制御接続部が配置されてもよい。

上記の事情により、制御接続部の数が読み出し接続部の数よりも多くなりうる。また、制御接続部を配置可能な領域は、垂直走査回路が配置された領域のみである。このため、制御接続部のピッチが読み出し接続部のピッチよりも狭くなりやすい。したがって、２つの制御接続部が接触することにより、２つの基板間の電気的な接続の不良が発生しやすい。

本発明は、２つの基板間の電気的な接続の不良を低減することができる固体撮像装置を提供することを目的とする。

本発明の第１の態様によれば、固体撮像装置は、第１の基板と、第２の基板と、接続部とを有する。前記第２の基板は前記第１の基板に積層されている。前記接続部は、前記第１の基板と前記第２の基板との間に配置されている。前記第１の基板は、複数の画素と、複数の第１の制御信号線とを有する。前記複数の画素は、行列状に配置され、制御信号に応じて画素信号を出力する。前記複数の第１の制御信号線は、前記複数の画素の配列におけるそれぞれの行の前記画素に接続されている。前記第２の基板は、複数の第２の制御信号線と、制御回路とを有する。前記複数の第２の制御信号線は、前記複数の第１の制御信号線に対応するように配置されている。前記制御回路は、前記複数の第２の制御信号線に接続され、前記制御信号を出力する。前記接続部は、複数の制御接続部と、複数の読み出し接続部とを有する。前記複数の制御接続部のそれぞれは前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されている。前記複数の読み出し接続部は、前記複数の画素から出力された前記画素信号を前記第２の基板に出力する。

本発明の第２の態様によれば、第１の態様において、前記第１の基板はさらに、前記複数の画素の配列におけるそれぞれの列の前記画素に接続された複数の第１の読み出し信号線を有してもよい。前記複数の読み出し接続部のそれぞれは前記複数の第１の読み出し信号線の１つに接続されてもよい。

本発明の第３の態様によれば、第２の態様において、前記第２の基板はさらに、前記複数の第１の読み出し信号線に対応するように配置された複数の第２の読み出し信号線を有してもよい。前記複数の読み出し接続部のそれぞれは、前記複数の第１の読み出し信号線の１つと前記複数の第２の読み出し信号線の対応する１つとに接続されてもよい。

本発明の第４の態様によれば、第１の態様において、前記複数の画素の配列における同一の行の前記画素に接続された１つの前記第１の制御信号線に接続された前記制御接続部の数は、前記複数の画素の配列における列の数よりも少なくてもよい。

本発明の第５の態様によれば、第１の態様において、前記複数の画素の配列における同一の列の前記画素から出力された前記画素信号が入力される前記読み出し接続部の数は、前記複数の画素の配列における行の数よりも少なくてもよい。

本発明の第６の態様によれば、第１の態様において、２つ以上の前記制御接続部が前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続されてもよい。

本発明の第７の態様によれば、第１の態様において、前記複数の読み出し接続部のそれぞれの断面積は、前記複数の制御接続部のそれぞれの断面積よりも大きくてもよい。

本発明の第８の態様によれば、第１の態様において、前記制御回路は、前記複数の画素のそれぞれに供給される複数の前記制御信号を出力してもよい。前記制御回路から前記複数の画素のそれぞれまでの複数の前記制御信号の経路の長さは、複数の前記制御信号毎に異なってもよい。

上記の各態様によれば、複数の第１の制御信号線が第１の基板に配置され、複数の第２の制御信号線が第２の基板に配置されている。複数の制御接続部は、複数の第１の制御信号線の１つと複数の第２の制御信号線の対応する１つとに接続されている。このため、複数の制御接続部を配置可能な領域が拡大する。この結果、制御接続部のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。

本発明の第１の実施形態の撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置の断面図である。 本発明の第１の実施形態の固体撮像装置の断面図である。 本発明の第１の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第１の実施形態の固体撮像装置が有する共有画素の構成を示す回路図である。 本発明の第２の実施形態の固体撮像装置の構成を示すブロック図である。 本発明の第２の実施形態の固体撮像装置の断面図である。 本発明の第２の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第２の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第３の実施形態の固体撮像装置の断面図である。 本発明の第３の実施形態の固体撮像装置が有する第１の基板の構成を示すブロック図である。 本発明の第３の実施形態の固体撮像装置が有する第２の基板の構成を示すブロック図である。 本発明の第４の実施形態の固体撮像装置の断面図である。

図面を参照し、本発明の実施形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の撮像装置７の構成を示している。撮像装置７は、撮像機能を有する電子機器であればよい。例えば、撮像装置７は、デジタルカメラと、デジタルビデオカメラと、内視鏡と、顕微鏡とのいずれか１つである。図１に示すように、撮像装置７は、固体撮像装置１と、レンズユニット部２と、画像信号処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６とを有する。

固体撮像装置１は、受光面に結像された被写体像を撮像信号等の信号に変換し、その信号を出力する。レンズユニット部２は、ズームレンズとフォーカスレンズとを有する。レンズユニット部２は、被写体からの光に基づく被写体像を固体撮像装置１の受光面に形成する。レンズユニット部２を介して取り込まれた光は固体撮像装置１の受光面に結像される。

画像信号処理装置３は、固体撮像装置１から出力された信号に対して、予め定められた処理を行う。画像信号処理装置３によって行われる処理は、画像データへの変換、画像データの各種の補正、および画像データの圧縮などである。

記録装置４は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置４は、撮像装置７に対して着脱可能である。表示装置６は、画像信号処理装置３によって処理された画像データ、または記録装置４から読み出された画像データに基づく画像を表示する。

カメラ制御装置５は、撮像装置７全体の制御を行う。カメラ制御装置５の動作は、撮像装置７に内蔵されたＲＯＭに格納されているプログラムに規定されている。カメラ制御装置５は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。

図２は、固体撮像装置１の構成を示している。図２に示すように、固体撮像装置１は、垂直読み出し回路１０（制御回路）と、水平読み出し回路２０と、画素部３０と、メモリ部３１と、信号処理回路５０と、出力部７０とを有する。

画素部３０は、複数の画素４０を有する。図２では複数の画素４０が配置されているが、代表として１つの画素４０の符号が示されている。複数の画素４０は行列状に配置されている。複数の画素４０は、制御信号に応じて画素信号を出力する。複数の画素４０はメモリ部３１に接続されている。複数の画素４０は、画素信号をメモリ部３１に出力する。メモリ部３１は、複数の画素４０から出力された画素信号を保持する。メモリ部３１に保持された画素信号は、信号処理回路５０に出力される。

垂直読み出し回路１０は、複数の画素４０からの画素信号の読み出しを制御する。より具体的には、垂直読み出し回路１０は、画素信号の読み出しを制御するための制御信号を制御信号線８０に出力する。制御信号は、制御信号線８０によって複数の画素４０に伝送される。この制御信号によって、複数の画素４０の配列における同一の行に配置された２つ以上の画素４０から同時に画素信号が読み出される。

信号処理回路５０は、水平読み出し回路２０による制御に従って、画素信号に対して信号処理を行う。例えば、信号処理回路５０は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）によるノイズ抑圧などの処理を行う。

水平読み出し回路２０は、信号処理回路５０によって処理された画素信号を水平信号線６０に読み出す。より具体的には、水平読み出し回路２０は、信号処理回路５０による信号処理と、画素信号の読み出しとを制御するための制御信号を信号処理回路５０に出力する。この制御によって、複数の画素４０の配列における同一の行に配置された２つ以上の画素４０から出力された画素信号が水平信号線６０に順次読み出される。

出力部７０は、信号処理回路５０によって処理された画素信号を外部に出力する。より具体的には、出力部７０は、信号処理回路５０によって処理された画素信号に対して、適宜、増幅処理などの処理を行う。出力部７０は、処理された画素信号を外部に出力する。

図３と図４とは、固体撮像装置１の異なる断面を示している。図３と図４とに示すように、固体撮像装置１は、第１の基板１００と、第２の基板１１０と、接続部１２０とを有する。第２の基板１１０は、第１の基板１００に積層されている。接続部１２０は、第１の基板１００と第２の基板１１０との間に配置されている。

接続部１２０は、複数の制御接続部１３と複数の読み出し接続部１４とを有する。図３では、１つの制御接続部１３が示されている。複数の制御接続部１３と複数の読み出し接続部１４とは、第１の基板１００と第２の基板１１０とを電気的に接続する。複数の制御接続部１３は、第１の基板１００と第２の基板１１０との間で制御信号を伝送する。複数の読み出し接続部１４は、第１の基板１００と第２の基板１１０との間で画素信号を伝送する。

第１の基板１００はさらに、複数の第１の制御信号線８０Ａを有する。図３では、１つの第１の制御信号線８０Ａが示されている。第２の基板１１０はさらに、複数の第２の制御信号線８０Ｂを有する。図３では、１つの第２の制御信号線８０Ｂが示されている。複数の第１の制御信号線８０Ａと複数の第２の制御信号線８０Ｂとは、図２における制御信号線８０に対応する。複数の第１の制御信号線８０Ａは、第１の基板１００において制御信号を伝送する。複数の第２の制御信号線８０Ｂは、第２の基板１１０において制御信号を伝送する。

図５は、第１の基板１００の構成を示している。図５に示すように、第１の基板１００は、画素部３０と、複数の第１の制御信号線８０Ａとを有する。図５では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図５では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図５では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図５では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図５では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。

画素部３０は、複数の画素４０を有する。図５では複数の画素４０が配置されているが、代表として１つの画素４０の符号が示されている。複数の画素４０は行列状に配置されている。複数の画素４０は、制御信号に応じて画素信号を出力する。画素部３０は、複数の共有画素３５を有する。図５では複数の共有画素３５が配置されているが、代表として１つの共有画素３５の符号が示されている。複数の共有画素３５のそれぞれは２つ以上の画素４０を含む。図５では、複数の共有画素３５のそれぞれは、複数の画素４０の配列における列方向に配置された２つの画素４０を含む。１つの共有画素３５に含まれる２つの画素４０は、画素４０を構成する回路の一部を共有する。

複数の第１の制御信号線８０Ａは、複数の画素４０の配列における行方向に配置されている。複数の第１の制御信号線８０Ａは、複数の画素４０の配列におけるそれぞれの行の画素４０に接続されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つに接続されている。図５では、１つの制御接続部１３が１つの第１の制御信号線８０Ａに接続されている。複数の制御接続部１３を介して第１の基板１００に転送された制御信号は、複数の第１の制御信号線８０Ａによって複数の画素４０に転送される。

図５では、４つの制御信号が示されている。４つの制御信号は、制御信号φＴＸ１と、制御信号φＴＸ２と、制御信号φＲＳＴと、制御信号φＳＥＬとである。これらの制御信号については後述する。複数の第１の制御信号線８０Ａの少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に接続されている。このため、複数の制御信号の少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に供給される。

複数の画素４０の配列における同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は、複数の画素４０の配列における列の数よりも少なくてもよい。図５では、同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は１である。図５では、複数の画素４０の配列における列の数は４である。

複数の画素４０は、制御信号に応じて画素信号を出力する。複数の画素４０のそれぞれは、複数の読み出し接続部１４の１つに接続されている。つまり、複数の読み出し接続部１４のそれぞれは、１つの共有画素３５に含まれる２つの画素４０のそれぞれに対応するように配置されている。複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１０に出力する。つまり、複数の画素４０から出力された画素信号は、複数の読み出し接続部１４によって第２の基板１１０に転送される。

図６は、第２の基板１１０の構成を示している。図６に示すように、第２の基板１１０は、垂直読み出し回路１０と、水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂとを有する。図６では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図６では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図６では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図６では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図６では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。

複数の第２の制御信号線８０Ｂは、複数の画素４０の配列における行方向に配置されている。複数の第２の制御信号線８０Ｂは、複数の第１の制御信号線８０Ａに対応するように配置されている。複数の制御接続部１３のそれぞれは、複数の第２の制御信号線８０Ｂの１つに接続されている。図６では、１つの制御接続部１３が１つの第２の制御信号線８０Ｂに接続されている。図５と図６とに示すように、複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。異なる複数の制御信号に対応する複数の制御接続部１３の、行方向の位置は互いに異なる。例えば、制御信号φＴＸ１に対応する制御接続部１３の、行方向の位置と、制御信号φＴＸ２に対応する制御接続部１３の、行方向の位置とは異なる。２つ以上の制御接続部１３が複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されてもよい。

垂直読み出し回路１０は、複数の第２の制御信号線８０Ｂに接続されている。垂直読み出し回路１０は、制御信号を出力する。垂直読み出し回路１０から出力された制御信号は、複数の第２の制御信号線８０Ｂによって複数の制御接続部１３に転送される。複数の制御接続部１３は、垂直読み出し回路１０から出力された制御信号を第１の基板１００に出力する。

複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１０に出力する。複数の読み出し接続部１４は、メモリ部３１に接続されている。複数の読み出し接続部１４によって転送された画素信号は、メモリ部３１に入力される。水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０とについては既に説明したので、それらについての説明を省略する。

垂直読み出し回路１０は、複数の画素４０のそれぞれに供給される複数の制御信号を出力する。図６では、４つの制御信号が示されている。４つの制御信号は、制御信号φＴＸ１と、制御信号φＴＸ２と、制御信号φＲＳＴと、制御信号φＳＥＬとである。制御信号φＴＸ１と制御信号φＴＸ２とはそれぞれ、共有画素３５を構成する２つの画素４０の１つに対応する。制御信号φＲＳＴと制御信号φＳＥＬとは、共有画素３５を構成する２つの画素４０に共通に対応する。

垂直読み出し回路１０から複数の画素４０のそれぞれまでの複数の制御信号の経路の長さは、複数の制御信号毎に異なる。複数の制御信号の経路の長さは、垂直読み出し回路１０から制御接続部１３までの第２の制御信号線８０Ｂの長さと、制御接続部１３から画素４０までの第１の制御信号線８０Ａの長さとの和である。例えば、制御信号φＴＸ１の経路の長さと制御信号φＴＸ２の経路の長さとは異なる。

制御接続部１３は、第１の制御信号線８０Ａと第２の制御信号線８０Ｂとの任意の位置に配置可能である。このため、図５と図６とに示すように、異なる複数の制御信号に対応する複数の制御接続部１３の、行方向の位置が互いに異なるように、複数の制御接続部１３を配置することが可能である。したがって、複数の制御接続部１３を配置可能な領域が拡大する。

図７は、共有画素３５の構成を示している。図７に示すように、共有画素３５は、複数の画素回路４０ａと、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとを有する。複数の画素４０のそれぞれは画素回路４０ａを有する。複数の画素４０は、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとを共有する。図７では、各要素の配置が複雑にならないようにするために、共有画素３５を構成する複数の画素回路４０ａが図７における横方向に並んでいる。

画素回路４０ａは、光電変換素子ＰＤｋと転送トランジスタＭｔｘｋとを有する。ｋは、１からｎのいずれかの整数である。ｎは、２以上の整数である。ｎは、共有画素３５を構成する画素４０の数である。転送トランジスタＭｔｘｋと、増幅トランジスタＭａと、リセットトランジスタＭｒｓｔと、選択トランジスタＭｓｅｌとは、Ｎ型のトランジスタである。これらのトランジスタがＰ型のトランジスタであってもよい。

光電変換素子ＰＤｋの入力端子はグランドに接続されている。転送トランジスタＭｔｘｋのドレインは光電変換素子ＰＤｋの出力端子に接続されている。転送トランジスタＭｔｘｋのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＴＸｋが転送トランジスタＭｔｘｋのゲートに入力される。

リセットトランジスタＭｒｓｔのソースは電源端子に接続されている。電源電圧ＶＤＤが電源端子に入力される。リセットトランジスタＭｒｓｔのドレインは、複数の転送トランジスタＭｔｘｋのソースに接続されている。リセットトランジスタＭｒｓｔのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＲＳＴがリセットトランジスタＭｒｓｔに供給される。

増幅トランジスタＭａのドレインは電源端子に接続されている。増幅トランジスタＭａのゲートは、複数の転送トランジスタＭｔｘｋのソースに接続されている。選択トランジスタＭｓｅｌのドレインは増幅トランジスタＭａのソースに接続されている。選択トランジスタＭｓｅｌのソースは読み出し接続部１４に接続されている。選択トランジスタＭｓｅｌのゲートは第１の制御信号線８０Ａに接続されている。制御信号φＳＥＬが選択トランジスタＭｓｅｌに供給される。

例えば、光電変換素子ＰＤｋはフォトダイオードである。光電変換素子ＰＤｋは、固体撮像装置１に入射した光の量に基づく電荷を生成する。光電変換素子ＰＤｋは、生成された電荷を保持する。転送トランジスタＭｔｘｋは、光電変換素子ＰＤｋに保持された電荷を増幅トランジスタＭａのゲートに転送する。転送トランジスタＭｔｘｋのオンとオフとは、制御信号φＴＸｋによって制御される。転送トランジスタＭｔｘｋによって転送された電荷は、増幅トランジスタＭａのゲートに保持される。

リセットトランジスタＭｒｓｔは、光電変換素子ＰＤｋに保持された電荷と、増幅トランジスタＭａのゲートに保持された電荷とをリセットする。リセットトランジスタＭｒｓｔのオンとオフとは、制御信号φＲＳＴによって制御される。リセットトランジスタＭｒｓｔと転送トランジスタＭｔｘｋとが同時にオンになることによって、光電変換素子ＰＤｋに保持された電荷がリセットされる。

増幅トランジスタＭａは、ゲートに保持されている電荷に基づく信号を増幅した画素信号をソースから出力する。選択トランジスタＭｓｅｌは、増幅トランジスタＭａから出力された画素信号を読み出し接続部１４に出力する。選択トランジスタＭｓｅｌのオンとオフとは、制御信号φＳＥＬによって制御される。

制御信号φＲＳＴと制御信号φＳＥＬとは、１つの共有画素３５に含まれる２つ以上の画素４０に共通に供給される。このため、制御信号φＲＳＴを伝送する第１の制御信号線８０Ａと、制御信号φＳＥＬを伝送する第１の制御信号線８０Ａとは、１つの共有画素３５に含まれる２つ以上の画素４０に共通に接続されている。

複数の画素４０は、画素４０を構成する回路の一部を２つ以上の画素４０間で共有しなくてもよい。つまり、複数の画素４０のそれぞれが、他の画素４０から独立していてもよい。画素４０の構成は、図７に示す構成に限らない。

本発明の各態様の固体撮像装置は、水平読み出し回路２０と、メモリ部３１と、信号処理回路５０と、出力部７０との少なくとも１つに対応する構成を有していなくてもよい。

第１の実施形態によれば、第１の基板１００と、第２の基板１１０と、接続部１２０とを有する固体撮像装置１が構成される。第１の基板１００は、複数の画素４０と、複数の第１の制御信号線８０Ａとを有する。第２の基板１１０は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。

第１の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１００に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１０に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。

複数の画素４０の配列における同一の行の画素４０に接続された１つの第１の制御信号線８０Ａに接続された制御接続部１３の数は、複数の画素４０の配列における列の数よりも少なくてもよい。このため、制御接続部１３のピッチが広くなる。この結果、２つの制御接続部１３の接触が回避される。つまり、２つの基板間の電気的な接続の不良を低減することができる。

２つ以上の制御接続部１３が複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されてもよい。１つの第１の制御信号線８０Ａと１つの第２の制御信号線８０Ｂとに２つ以上の制御接続部１３が接続されることにより、第１の基板１００と第２の基板１１０との間の制御信号の経路の抵抗が低減する。このため、制御信号の電圧降下が低減する。制御信号の電圧降下によって画素４０が正しく動作しない場合がある。制御信号の電圧降下が低減することによって、画素４０の不良な動作が低減する。

（第２の実施形態）
本発明の第２の実施形態では、図２に示す固体撮像装置１が図８に示す固体撮像装置１Ａに変更される。図８は、固体撮像装置１Ａの構成を示している。図８に示すように、固体撮像装置１Ａは、垂直読み出し回路１０（制御回路）と、水平読み出し回路２０と、画素部３０と、信号処理回路５０と、出力部７０とを有する。

図８に示す構成について、図２に示す構成と異なる点を説明する。

固体撮像装置１Ａでは、図２に示す固体撮像装置１におけるメモリ部３１が削除されている。複数の画素４０から出力された画素信号は、垂直信号線９０によって信号処理回路５０に伝送される。

上記以外の点については、図８に示す構成は図２に示す構成と同様である。

図９は、固体撮像装置１Ａの断面を示している。図９に示すように、固体撮像装置１Ａは、第１の基板１０１と、第２の基板１１１と、接続部１２０とを有する。

図９に示す構成について、図４に示す構成と異なる点を説明する。

固体撮像装置１Ａでは、図４に示す第１の基板１００が図９に示す第１の基板１０１に変更される。また、固体撮像装置１Ａでは、図４に示す第２の基板１１０が図９に示す第２の基板１１１に変更される。

第１の基板１０１は、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）を有する。図９では、複数の第１の垂直信号線９０Ａが存在するが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。複数の第１の垂直信号線９０Ａは、図８における垂直信号線９０に対応する。複数の第１の垂直信号線９０Ａは、第１の基板１０１において画素信号を伝送する。

上記以外の点については、図９に示す構成は図４に示す構成と同様である。固体撮像装置１Ａにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。

図１０は、第１の基板１０１の構成を示している。図１０に示すように、第１の基板１０１は、画素部３０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａとを有する。図１０では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１０では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１０では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１０では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１０では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。図１０では複数の第１の垂直信号線９０Ａが配置されているが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。

図１０に示す構成について、図５に示す構成と異なる点を説明する。

複数の第１の垂直信号線９０Ａは、複数の画素４０の配列における列方向に配置されている。複数の第１の垂直信号線９０Ａは、複数の画素４０の配列におけるそれぞれの列の画素４０に接続されている。複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つに接続されている。図１０では、１つの読み出し接続部１４が１つの第１の垂直信号線９０Ａに接続されている。複数の画素４０から出力された画素信号は、複数の第１の垂直信号線９０Ａによって複数の読み出し接続部１４に転送される。複数の読み出し接続部１４は、複数の画素４０から出力された画素信号を第２の基板１１１に出力する。

複数の第１の垂直信号線９０Ａの少なくとも一部は、１つの共有画素３５に含まれる２つの画素４０に共通に接続されている。このため、画素信号は、１つの共有画素３５に含まれる２つの画素４０から、共通の第１の垂直信号線９０Ａに出力される。

第１の基板１０１では、第１の垂直信号線９０Ａが配置されている。複数の画素４０の配列における同一の列の画素４０から出力された画素信号は、１つの第１の垂直信号線９０Ａによって１つの読み出し接続部１４に転送される。このため、図５に示す第１の基板１００と比較して、複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数が少なくなりうる。図５に示す第１の基板１００では、同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は２である。図１０に示す第１の基板１０１では、同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は１である。このため、複数の制御接続部１３を配置可能な領域が拡大する。

複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は、複数の画素４０の配列における行の数よりも少なくてもよい。図１０では、同一の列の画素４０に接続された１つの第１の垂直信号線９０Ａに接続された読み出し接続部１４の数は１である。図１０では、複数の画素４０の配列における行の数は４である。

図５では、複数の読み出し接続部１４は、複数の画素４０が配置された領域すなわち画素領域の内部に配置されている。図１０では、複数の読み出し接続部１４は、画素領域の外部に配置されている。複数の読み出し接続部１４は、画素領域の内部に配置されてもよい。図１０では、複数の読み出し接続部１４が画素領域の内部に配置されている場合と比較して、複数の制御接続部１３を配置可能な領域が拡大する。

上記以外の点については、図１０に示す構成は図５に示す構成と同様である。

図１１は、第２の基板１１１の構成を示している。図１１に示すように、第２の基板１１１は、垂直読み出し回路１０と、水平読み出し回路２０と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂとを有する。図１１では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１１では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１１では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１１では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１１では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。

図１１に示す構成について、図６に示す構成と異なる点を説明する。

第２の基板１１１では、図６に示す第２の基板１１０におけるメモリ部３１が削除されている。複数の読み出し接続部１４は、信号処理回路５０に接続されている。複数の読み出し接続部１４は、信号処理回路５０の入力部を構成する。複数の読み出し接続部１４によって転送された画素信号は、信号処理回路５０に入力される。信号処理回路５０については既に説明したので、信号処理回路５０についての説明を省略する。

上記以外の点については、図１１に示す構成は図６に示す構成と同様である。

第２の実施形態によれば、第１の基板１０１と、第２の基板１１１と、接続部１２０とを有する固体撮像装置１Ａが構成される。第１の基板１０１は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１１は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。

第２の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０１に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１１に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。

第２の実施形態では、複数の読み出し接続部１４のそれぞれは複数の第１の垂直信号線９０Ａの１つに接続されている。このため、複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数が少なくなりうる。この結果、複数の制御接続部１３を配置可能な領域が拡大する。つまり、２つの基板間の電気的な接続の不良を低減することができる。

複数の画素４０の配列における同一の列の画素４０から出力された画素信号が入力される読み出し接続部１４の数は、複数の画素４０の配列における行の数よりも少なくてもよい。このため、読み出し接続部１４のピッチが広くなる。この結果、２つの読み出し接続部１４の接触が回避される。つまり、２つの基板間の電気的な接続の不良を低減することができる。

（第３の実施形態）
本発明の第３の実施形態では、図９に示す固体撮像装置１Ａが図１２に示す固体撮像装置１Ｂに変更される。図１２は、固体撮像装置１Ｂの断面を示している。図１２に示すように、固体撮像装置１Ｂは、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する。

図１２に示す構成について、図９に示す構成と異なる点を説明する。

固体撮像装置１Ｂでは、図９に示す第１の基板１０１が図１２に示す第１の基板１０２に変更される。また、固体撮像装置１Ｂでは、図９に示す第２の基板１１１が図１２に示す第２の基板１１２に変更される。

第１の基板１０２において、複数の読み出し接続部１４が配置されている位置と、図９に示す第１の基板１０１において複数の読み出し接続部１４が配置されている位置とは異なる。第２の基板１１２は、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）を有する。図１２では、複数の第２の垂直信号線９０Ｂが存在するが、代表として１つの第２の垂直信号線９０Ｂの符号が示されている。複数の第１の垂直信号線９０Ａと複数の第２の垂直信号線９０Ｂとは、図８における垂直信号線９０に対応する。複数の第２の垂直信号線９０Ｂは、第２の基板１１２において画素信号を伝送する。

上記以外の点については、図１２に示す構成は図９に示す構成と同様である。固体撮像装置１Ｂにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。

図１３は、第１の基板１０２の構成を示している。図１３に示すように、第１の基板１０２は、画素部３０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。図１３では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１３では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１３では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１３では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１３では複数の第１の制御信号線８０Ａが配置されているが、代表として４つの第１の制御信号線８０Ａの符号が示されている。図１３では複数の第１の垂直信号線９０Ａが配置されているが、代表として１つの第１の垂直信号線９０Ａの符号が示されている。

図１３に示す構成について、図１０に示す構成と異なる点を説明する。

複数の読み出し接続部１４は、複数の画素４０が配置された領域すなわち画素領域の内部に配置されている。複数の画素４０の配列における隣接する２つの列に対応する２つの読み出し接続部１４の、列方向の位置は互いに異なる。

上記以外の点については、図１３に示す構成は図１０に示す構成と同様である。

図１４は、第２の基板１１２の構成を示している。図１４に示すように、第２の基板１１２は、垂直読み出し回路１０と、水平読み出し回路２０と、信号処理回路５０と、出力部７０と、複数の第２の制御信号線８０Ｂと、複数の第２の垂直信号線９０Ｂとを有する。図１４では、複数の制御接続部１３と複数の読み出し接続部１４との位置が示されている。図１４では、複数の制御接続部１３と複数の読み出し接続部１４との大きさは示されていない。図１４では複数の制御接続部１３が配置されているが、代表として１つの制御接続部１３の符号が示されている。図１４では複数の読み出し接続部１４が配置されているが、代表として１つの読み出し接続部１４の符号が示されている。図１４では複数の第２の制御信号線８０Ｂが配置されているが、代表として４つの第２の制御信号線８０Ｂの符号が示されている。図１４では複数の第２の垂直信号線９０Ｂが配置されているが、代表として１つの第２の垂直信号線９０Ｂの符号が示されている。

図１４に示す構成について、図１１に示す構成と異なる点を説明する。

複数の第２の垂直信号線９０Ｂは、複数の画素４０の配列における列方向に配置されている。複数の第２の垂直信号線９０Ｂは、複数の第１の垂直信号線９０Ａに対応するように配置されている。複数の読み出し接続部１４のそれぞれは、複数の第２の垂直信号線９０Ｂの１つに接続されている。図１４では、１つの読み出し接続部１４が１つの第２の垂直信号線９０Ｂに接続されている。図１３と図１４とに示すように、複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されている。２つ以上の読み出し接続部１４が複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されてもよい。

複数の第２の垂直信号線９０Ｂは、信号処理回路５０の入力部に接続されている。複数の読み出し接続部１４によって転送された画素信号は、複数の第２の垂直信号線９０Ｂによって信号処理回路５０の入力部に転送される。信号処理回路５０については既に説明したので、信号処理回路５０についての説明を省略する。

上記以外の点については、図１４に示す構成は図１１に示す構成と同様である。

読み出し接続部１４は、第１の垂直信号線９０Ａと第２の垂直信号線９０Ｂとの任意の位置に配置可能である。このため、図１３と図１４とに示すように、複数の画素４０の配列における隣接する２つの列に対応する２つの読み出し接続部１４の、列方向の位置が互いに異なるように、複数の読み出し接続部１４を配置することが可能である。したがって、複数の読み出し接続部１４を配置可能な領域が拡大する。

第３の実施形態によれば、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する固体撮像装置１Ｂが構成される。第１の基板１０２は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１２は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）と、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。

第３の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０２に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１２に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。

第３の実施形態では、複数の読み出し接続部１４のそれぞれは、複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されている。このため、複数の読み出し接続部１４を配置可能な領域が拡大する。この結果、読み出し接続部１４のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。

２つ以上の読み出し接続部１４が複数の第１の垂直信号線９０Ａの１つと複数の第２の垂直信号線９０Ｂの対応する１つとに接続されてもよい。１つの第１の垂直信号線９０Ａと１つの第２の垂直信号線９０Ｂとに２つ以上の読み出し接続部１４が接続されることにより、第１の基板１０２と第２の基板１１２との間の画素信号の経路の抵抗が低減する。このため、画素信号の電圧降下が低減する。この結果、画像の品質低下が低減する。

（第４の実施形態）
本発明の第４の実施形態では、図１２に示す固体撮像装置１Ｂが図１５に示す固体撮像装置１Ｃに変更される。図１５は、固体撮像装置１Ｃの断面を示している。図１５に示すように、固体撮像装置１Ｃは、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する。

図１５に示す構成について、図１２に示す構成と異なる点を説明する。

固体撮像装置１Ｃにおける読み出し接続部１４は、図１２に示す固体撮像装置１Ｂにおける読み出し接続部１４よりも太く構成されている。このため、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きい。読み出し接続部１４の断面積は、第１の基板１０２と第２の基板１１２との積層方向に垂直な平面における読み出し接続部１４の断面積である。同様に、制御接続部１３の断面積は、第１の基板１０２と第２の基板１１２との積層方向に垂直な平面における制御接続部１３の断面積である。

上記以外の点については、図１５に示す構成は図１２に示す構成と同様である。固体撮像装置１Ｃにおいて、制御接続部１３を含む断面は、図３に示す固体撮像装置１の断面と同様である。

図３と図４とに示す固体撮像装置１において、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。図９に示す固体撮像装置１Ａにおいて、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。図１２に示す固体撮像装置１Ｂにおいて、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きくてもよい。

第４の実施形態によれば、第１の基板１０２と、第２の基板１１２と、接続部１２０とを有する固体撮像装置１Ｃが構成される。第１の基板１０２は、複数の画素４０と、複数の第１の制御信号線８０Ａと、複数の第１の垂直信号線９０Ａ（第１の読み出し信号線）とを有する。第２の基板１１２は、複数の第２の制御信号線８０Ｂと、垂直読み出し回路１０（制御回路）と、複数の第２の垂直信号線９０Ｂ（第２の読み出し信号線）とを有する。接続部１２０は、複数の制御接続部１３と、複数の読み出し接続部１４とを有する。

第４の実施形態では、複数の第１の制御信号線８０Ａが第１の基板１０２に配置され、複数の第２の制御信号線８０Ｂが第２の基板１１２に配置されている。複数の制御接続部１３のそれぞれは、複数の第１の制御信号線８０Ａの１つと複数の第２の制御信号線８０Ｂの対応する１つとに接続されている。このため、複数の制御接続部１３を配置可能な領域が拡大する。この結果、制御接続部１３のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。したがって、歩留まりが改善される。

第４の実施形態では、複数の読み出し接続部１４のそれぞれの断面積は、複数の制御接続部１３のそれぞれの断面積よりも大きい。このため、複数の読み出し接続部１４の抵抗が低減する。この結果、画素信号の電圧降下が低減する。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

本発明の各実施形態によれば、複数の第１の制御信号線が第１の基板に配置され、複数の第２の制御信号線が第２の基板に配置されている。複数の制御接続部は、複数の第１の制御信号線の１つと複数の第２の制御信号線の対応する１つとに接続されている。このため、複数の制御接続部を配置可能な領域が拡大する。この結果、制御接続部のピッチが広くなるので、２つの基板間の電気的な接続の不良を低減することができる。

１，１Ａ，１Ｂ，１Ｃ 固体撮像装置
２ レンズユニット部
３ 画像信号処理装置
４ 記録装置
５ カメラ制御装置
６ 表示装置
７ 撮像装置
１０ 垂直読み出し回路
１３ 制御接続部
１４ 読み出し接続部
２０ 水平読み出し回路
３０ 画素部
３１ メモリ部
３５ 共有画素
４０ 画素
４０ａ 画素回路
５０ 信号処理回路
６０ 水平信号線
７０ 出力部
８０ 制御信号線
８０Ａ 第１の制御信号線
８０Ｂ 第２の制御信号線
９０ 垂直信号線
９０Ａ 第１の垂直信号線
９０Ｂ 第２の垂直信号線
１００，１０１，１０２ 第１の基板
１１０，１１１，１１２ 第２の基板
１２０ 接続部

Claims (8)

1. 第１の基板と、
   前記第１の基板に積層された第２の基板と、
   前記第１の基板と前記第２の基板との間に配置された接続部と、
   を有し、
   前記第１の基板は、
   行列状に配置され、制御信号に応じて画素信号を出力する複数の画素と、
   前記複数の画素の配列におけるそれぞれの行の前記画素に接続された複数の第１の制御信号線と、
   を有し、
   前記第２の基板は、
   前記複数の第１の制御信号線に対応するように配置された複数の第２の制御信号線と、
   前記複数の第２の制御信号線に接続され、前記制御信号を出力する制御回路と、
   を有し、
   前記接続部は、
   それぞれが前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続された複数の制御接続部と、
   前記複数の画素から出力された前記画素信号を前記第２の基板に出力する複数の読み出し接続部と、
   を有する固体撮像装置。
2. 前記第１の基板はさらに、前記複数の画素の配列におけるそれぞれの列の前記画素に接続された複数の第１の読み出し信号線を有し、前記複数の読み出し接続部のそれぞれは前記複数の第１の読み出し信号線の１つに接続された請求項１に記載の固体撮像装置。
3. 前記第２の基板はさらに、前記複数の第１の読み出し信号線に対応するように配置された複数の第２の読み出し信号線を有し、
   前記複数の読み出し接続部のそれぞれは、前記複数の第１の読み出し信号線の１つと前記複数の第２の読み出し信号線の対応する１つとに接続された
   請求項２に記載の固体撮像装置。
4. 前記複数の画素の配列における同一の行の前記画素に接続された１つの前記第１の制御信号線に接続された前記制御接続部の数は、前記複数の画素の配列における列の数よりも少ない請求項１に記載の固体撮像装置。
5. 前記複数の画素の配列における同一の列の前記画素から出力された前記画素信号が入力される前記読み出し接続部の数は、前記複数の画素の配列における行の数よりも少ない請求項１に記載の固体撮像装置。
6. ２つ以上の前記制御接続部が前記複数の第１の制御信号線の１つと前記複数の第２の制御信号線の対応する１つとに接続された請求項１に記載の固体撮像装置。
7. 前記複数の読み出し接続部のそれぞれの断面積は、前記複数の制御接続部のそれぞれの断面積よりも大きい請求項１に記載の固体撮像装置。
8. 前記制御回路は、前記複数の画素のそれぞれに供給される複数の前記制御信号を出力し、
   前記制御回路から前記複数の画素のそれぞれまでの複数の前記制御信号の経路の長さは、複数の前記制御信号毎に異なる
   請求項１に記載の固体撮像装置。

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