WO2015182326A1 - リアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器 - Google Patents

リアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器 Download PDF

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WO2015182326A1
WO2015182326A1 PCT/JP2015/062917 JP2015062917W WO2015182326A1 WO 2015182326 A1 WO2015182326 A1 WO 2015182326A1 JP 2015062917 W JP2015062917 W JP 2015062917W WO 2015182326 A1 WO2015182326 A1 WO 2015182326A1
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unit
drive
control line
reactive load
signal
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PCT/JP2015/062917
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English (en)
French (fr)
Inventor
正彦 中溝
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ソニー株式会社
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/779—Circuitry for scanning or addressing the pixel array

Definitions

  • the present disclosure relates to a reactive load driving circuit, a driving method thereof, and an electronic device.
  • a clear operation is performed by driving a pulse signal with a certain time width. It is not done sufficiently or it is excessive. Therefore, in the prior art, at least one of the pulse width and the number of times of application of the clear pulse used for the discharge operation in the clear operation of discharging the accumulated charge from the sensor cell is variable, and the application interval of the clear pulse is also set.
  • the structure which makes it variable was taken (for example, refer patent document 1).
  • Patent Document 1 is a method of making the pulse width and pulse application time at the time of clear variable, it is uniquely determined by the external register setting, and the actual waveform is fed back. Absent. Therefore, it cannot cope with the variation from chip to chip, and drive optimization and real-time optimization cannot be performed.
  • the present disclosure provides a driving circuit for a reactive load, a driving method thereof, and an electronic device capable of optimizing driving and optimization in real time and optimizing the most critical point. With the goal.
  • the reactive load driving circuit of the present disclosure includes: A drive unit for supplying a drive signal for driving a reactive load connected to the control line from an end of the control line; A delay detection unit that detects a delay amount of the drive signal at a portion farthest from the end to which the drive signal is applied on the control line; A control unit that controls the drive unit based on the delay amount detected by the delay detection unit; Is provided.
  • the reactive load driving method of the present disclosure includes: In driving a reactive load connected to the control line, A drive signal for driving the reactive load is supplied from the end of the control line, On the control line, detect the amount of delay of the drive signal in the part farthest from the end to which the drive signal is given, The drive unit is controlled based on the detected delay amount.
  • a delay detection unit that detects a delay amount of the drive signal at a portion farthest from the end to which the drive signal is applied on the control line;
  • a control unit that controls the drive unit based on the delay amount detected by the delay detection unit;
  • a reactive load driving circuit for supplying a drive signal for driving a reactive load connected to the control line from an end of the control line.
  • the drive unit is controlled based on the delay amount of the drive signal at the part farthest from the end portion to which the drive signal is given on the control line. It is possible and the most critical points can be optimized.
  • the effects described here are not necessarily limited, and any of the effects described in the present specification may be used. Moreover, the effect described in this specification is an illustration to the last, Comprising: It is not limited to this, There may be an additional effect.
  • FIG. 1 is a block diagram illustrating a basic configuration of a reactive load driving circuit according to the present disclosure.
  • FIG. 2 is a system configuration diagram illustrating an outline of a configuration of a solid-state imaging device to which the technology of the present disclosure is applied.
  • FIG. 3 is a circuit diagram illustrating an example of a circuit configuration of a unit pixel.
  • FIG. 4A is a system configuration diagram illustrating an outline of the configuration of the solid-state imaging device according to the first embodiment
  • FIG. 4B is a system configuration diagram illustrating an overview of the configuration of the solid-state imaging device according to the second embodiment.
  • FIG. 5A is a system configuration diagram illustrating an outline of the configuration of the solid-state imaging device according to the third embodiment, and FIG.
  • FIG. 5B is a system configuration diagram illustrating an overview of the configuration of the solid-state imaging device according to the fourth embodiment.
  • FIG. 6A is a system configuration diagram illustrating an outline of a configuration of a solid-state imaging apparatus according to the fifth embodiment
  • FIG. 6B is a system configuration diagram illustrating an outline of a configuration of the solid-state imaging apparatus according to the sixth embodiment.
  • FIG. 7A is a cross-sectional view illustrating the substrate structure of the sensor chip according to the seventh embodiment when applied to a stacked structure
  • FIG. 7B illustrates the substrate structure of the sensor chip according to the eighth embodiment when applied to a stacked structure. It is sectional drawing shown.
  • FIG. 8 is a system configuration diagram illustrating an outline of the configuration of the electronic device of the present disclosure.
  • Example 1 (Example of controlling the shift amount of the level shifter) 3-2.
  • Example 2 (Example of controlling output voltage of vertical drive unit) 3-3.
  • Example 3 (Example of controlling output current of vertical drive unit) 3-4.
  • Example 4 (Example of controlling the supply current of the power supply unit) 3-5.
  • Example 5 (an example of arrangement outside the chip) 3-6.
  • Example 6 (Another example of arrangement outside the chip) 4). 4.
  • Example 7 (Example of substrate structure) 4-2.
  • Example 8 (another example of substrate structure) 5. Modification 6 Electronic device of the present disclosure (example of a digital still camera)
  • a delay detection unit detection of a control line after a predetermined time has elapsed since the driving unit supplied a driving signal to the control line. It can be set as the structure which detects delay amount based on the signal level in a site
  • the control unit is driven by controlling the supply current supplied from the power supply unit to the reactive load. It can be set as the structure which controls the drive capability of a part. Further, the control unit can be configured to control the output voltage of the drive unit by controlling the power supply voltage supplied from the power supply unit to the output transistor of the drive unit. Alternatively, the control unit can be configured to control the output voltage of the drive unit by controlling the level of a signal that drives the output transistor of the drive unit.
  • the reactive load may be a capacitive reactance.
  • the reactive load is configured to be a transfer gate unit of the unit pixel in the solid-state imaging device in which unit pixels including the photoelectric conversion unit and the transfer gate unit that transfers the charge of the photoelectric conversion unit are arranged in a matrix. be able to.
  • the reactive pixel is configured to be a reset gate unit of the unit pixel. be able to.
  • the control of the driving unit is performed in parallel with the image output.
  • the drive unit can be controlled when image output is not being performed.
  • positioned has a laminated structure.
  • a control line is wired for each pixel row in a pixel array unit in which unit pixels are arranged in a matrix, and a drive unit is disposed on one side of the pixel array unit, and one end of the control line is connected to the control line.
  • the delay detection unit may be arranged on the other side of the pixel array unit to detect the delay amount of the drive signal at the other end of the control line.
  • FIG. 1 is a block diagram illustrating a basic configuration of a reactive load driving circuit according to the present disclosure.
  • the reactive load driving circuit 1 according to the present disclosure is configured to drive a plurality of reactive loads 3 connected to a control line 2 by a driving unit 4.
  • the delay detecting unit 5 and A feedback control unit 6 is provided.
  • the reactive load 3 include capacitive reactance and inductive reactance.
  • the drive unit 4 is disposed on one end side of the control line 2, and drives the reactive load 3 by supplying a drive signal to the control line 2 from one end thereof.
  • the drive signal is, for example, a pulse signal.
  • the delay detection unit 5 is arranged on the other end side of the control line 2 and detects a delay amount until the drive signal output from the drive unit 4 reaches the other end of the control line 2.
  • the other end portion of the control line 2 in which the delay amount of the drive signal is detected by the delay detection unit 5 is a portion farthest from one end portion of the control line 2 to which the drive signal is applied. That is, the part where the delay detection unit 5 detects the delay amount of the drive signal is an end on the control line 2 opposite to the end where the drive signal is input.
  • the following method can be exemplified as a method of detecting the delay amount of the drive signal by the delay detection unit 5.
  • the delay amount is detected on the basis of the signal level at the other end of the control line 2, that is, the detection part of the control line 2 after a predetermined time has elapsed since the drive unit 4 supplied the drive signal to the control line 2. It is a technique.
  • This is a technique for detecting a delay amount.
  • the detection method illustrated here is an example, and is not limited to the above two detection methods.
  • the intermediate part of the control line 2 is an end to which a drive signal is given. This is the part most distant from the part.
  • the delay detection unit 5 detects the delay amount of the drive signal at the detection portion, using the intermediate portion of the control line 2 as the detection portion of the delay amount of the drive signal.
  • the feedback control unit 6 feedback-controls the drive unit 4 based on the delay amount of the drive signal detected by the delay detection unit 5. More specifically, the feedback control unit 6 determines a control amount (correction amount) by comparing the delay amount detected by the delay detection unit 5 with a preset allowable delay amount, and according to the control amount. By controlling the drive unit 4, the delay amount of the drive signal is corrected.
  • the following method can be exemplified.
  • this is a method of controlling the drive capability of the drive unit 4 by controlling the supply current supplied from the power supply unit (not shown) to the output transistor of the drive unit 4.
  • the output voltage of the drive unit 4 is controlled by controlling the power supply voltage supplied from the power supply unit (not shown) to the output transistor of the drive unit 4.
  • the output voltage of the drive unit 4 is controlled by controlling the level of a signal for driving the output transistor of the drive unit 4.
  • the control method illustrated here is an example, and is not limited to the above three control methods.
  • the drive signal is supplied from the end of the control line 2, and the control signal 2 on the part farthest from the end to which the drive signal is applied is supplied.
  • the delay amount of the drive signal is corrected by detecting the delay amount of the drive signal and controlling the drive unit 4 based on the detected delay amount.
  • the control is based on the delay amount of the drive signal at the part most distant from the end portion to which the drive signal is applied, which is the most critical point, the most critical point can be optimized. Accordingly, it is not necessary to perform driving with a margin, which can contribute to reduction of power consumption and improvement of correction accuracy.
  • FIG. 2 is a system configuration diagram illustrating an outline of a configuration of a solid-state imaging device to which the technology of the present disclosure is applied.
  • a solid-state imaging device for example, a CMOS image sensor which is an example of an XY address type solid-state imaging device will be described.
  • the technology of the present disclosure that is, the reactive load driving circuit 1 of the present disclosure is not limited to application to an XY address type solid-state imaging device, and a charge transfer type solid-state device such as a CCD image sensor.
  • the present invention can also be applied to an imaging device.
  • the CMOS image sensor 10 includes a pixel array unit 12 formed on a semiconductor substrate (chip) 11 and a peripheral integrated on the same chip 11 as the pixel array unit 12. And a circuit portion.
  • a vertical drive unit 13 for example, a vertical drive unit 13, a column processing unit 14, a horizontal drive unit 15, an output circuit unit 16, and a system control unit 17 are provided.
  • unit pixels (not shown) (hereinafter sometimes simply referred to as “pixels”) are two-dimensionally arranged in a matrix in the pixel array section 12.
  • the unit pixel includes a photoelectric conversion unit (photoelectric conversion element) that photoelectrically converts visible light incident on the light receiving surface (imaging surface) and accumulates signal charges (photocharges) having a charge amount corresponding to the amount of light.
  • photoelectric conversion unit photoelectric conversion element
  • the pixel array section 12 is further provided with a pixel control line 121 for each pixel row along the horizontal direction (row direction / horizontal direction) in the figure with respect to the matrix pixel arrangement, and a vertical signal line 122 for each pixel column. Are wired in the vertical direction (column direction / vertical direction) in the figure.
  • the pixel control line 121 is illustrated as one wiring for each pixel row, but is not limited to one.
  • One end of the pixel control line 121 is connected to an output end corresponding to each pixel row of the vertical drive unit 13.
  • the vertical drive unit 13 is configured by a shift register, an address decoder, or the like, and is a pixel drive unit that drives each pixel of the pixel array unit 12 at the same time or in units of rows.
  • the vertical drive unit 13 is not shown in detail with respect to its specific configuration, the vertical drive unit 13 generally has two scanning systems, a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 12 sequentially in units of rows in order to read out signals from the unit pixels.
  • the sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
  • Unnecessary charges are swept out (reset) from the photoelectric conversion unit of the unit pixel in the swept row by the sweep scanning by the sweep scanning system.
  • a so-called electronic shutter operation is performed by sweeping (reset) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation of discarding the photocharge accumulated in the photoelectric conversion element and newly starting exposure (accumulation of signal charge).
  • the signal read by the reading operation by the reading scanning system corresponds to the amount of light incident after the immediately preceding reading operation or electronic shutter operation.
  • the period from the read timing by the immediately preceding read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation period (exposure period) in the unit pixel.
  • a signal output from each unit pixel in the pixel row selectively scanned by the vertical driving unit 13 is supplied to the column processing unit 14 through each vertical signal line 122.
  • the column processing unit 14 performs predetermined signal processing on a signal output from each unit pixel in the selected row through the vertical signal line 122 for each pixel column of the pixel array unit 12 and outputs a pixel signal after the signal processing. Hold temporarily.
  • the column processing unit 14 receives the signal of each unit pixel, and for example, removes noise by CDS (Correlated Double Sampling), signal amplification, AD (analog), etc. -Perform signal processing such as digital) conversion.
  • CDS Correlated Double Sampling
  • AD analog
  • -Perform signal processing such as digital
  • By the noise removal processing fixed pattern noise unique to the pixel such as reset noise and variation in threshold value of the amplification transistor is removed.
  • the signal processing illustrated here is only an example, and the signal processing is not limited to these.
  • the horizontal drive unit 15 includes a shift register, an address decoder, and the like, and selects unit circuits corresponding to the pixel columns of the column processing unit 14 in order. By the selective scanning by the horizontal drive unit 15, the pixel signals subjected to signal processing for each unit circuit by the column processing unit 14 are sequentially output to the horizontal bus 18 and transmitted to the output circuit unit 16 by the horizontal bus 18.
  • the output circuit unit 16 processes and outputs a signal transmitted by the horizontal bus 18. As processing in the output circuit unit 16, there may be processing only for buffering, or various digital signal processing such as adjusting the black level before buffering or correcting variation for each pixel column. Is mentioned.
  • the system control unit 17 receives a clock given from the outside of the chip 11, data for instructing an operation mode, and the like, and outputs data such as internal information of the CMOS image sensor 10.
  • the system control unit 17 further includes a timing generator that generates various timing signals, and the vertical driving unit 13, the column processing unit 14, and the horizontal driving unit 15 based on the various timing signals generated by the timing generator.
  • the drive control of peripheral circuit units such as is performed.
  • FIG. 3 is a circuit diagram illustrating an example of a circuit configuration of the unit pixel 20.
  • the unit pixel 20 according to this circuit example includes, for example, a photodiode 21 as a photoelectric conversion unit (photoelectric conversion element).
  • the unit pixel 20 includes, for example, a transfer transistor 22 that is an example of a transfer gate unit, a reset transistor 23 that is an example of a reset gate unit, and an amplification transistor 24. ing.
  • the three transistors 22 to 24 for example, N-channel MOS transistors are used.
  • the combination of the conductivity types of the transfer transistor 22, the reset transistor 23, and the amplification transistor 24 illustrated here is only an example, and is not limited to these combinations.
  • pixel control line 121 for example, three drive lines of a transfer line 121_1 , a reset line 121_2 , and a selection line 121_3 are provided in common for each pixel in the same pixel row. Yes.
  • the transfer signal TRG and the reset signal RST high level is active are given respectively.
  • the selection wiring 121 _3, and the power supply voltage V dd, the selection power source SEL_V dd taking two power supply voltages of the low voltage lower than the GND level of about -1.0V to selectively provided.
  • the photodiode 21 has an anode electrode connected to a power source (for example, ground) on the low potential side, and photoelectrically converts received light into photocharge (here, photoelectrons) having a charge amount corresponding to the light amount.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 through the transfer transistor 22.
  • the FD unit 25 is an example of a charge storage unit, and is a node including a diffusion layer corresponding to the drain region of the transfer transistor 22, a gate electrode of the amplification transistor 24, and a wiring connecting them, and has a parasitic capacitance. .
  • the transfer transistor 22 is connected between the cathode electrode of the photodiode 21 and the FD unit 25.
  • the transfer transistor 22 becomes conductive when a transfer signal TRG is applied to the gate electrode via the transfer wiring 121_1 , and the photoelectric charge photoelectrically converted by the photodiode 21 is transferred to the FD portion 25.
  • the reset transistor 23 has the FD portion 25 as one main electrode, and the other main electrode is connected to the selection wiring 121_3 .
  • one main electrode becomes a source electrode
  • the other main electrode becomes a drain electrode.
  • Reset transistor 23 at its gate electrode, a conductive state by the reset signal RST is provided via the reset line 121 - 2, and resets the FD portion 25 by discarding the charge of the FD portion 25 to the selection wiring 121 _3.
  • the reset of the FD unit 25 becomes the reset of the unit pixel 20.
  • the amplification transistor 24 has a gate electrode connected to the FD portion 25, a drain electrode connected to the power supply wiring of the power supply voltage Vdd , and a source electrode connected to the vertical signal line 122. Then, the amplification transistor 24 outputs the potential of the FD unit 25 after being reset by the reset transistor 23 to the vertical signal line 122 as a reset signal (reset level). Further, the amplification transistor 24 outputs the potential of the FD section 25 after the transfer of the photocharge by the transfer transistor 22 to the vertical signal line 122 as a light accumulation signal (signal level).
  • the unit pixel 20 is an example of a transfer gate 22 that is an example of a transfer gate portion connected to the transfer wiring 121 _1 and a reset gate portion that is connected to the reset wiring 121 _2.
  • the reset transistor 23 has a capacitive reactance.
  • the transfer wiring 121_1 and the reset wiring 121_2 correspond to the control line 2
  • the transfer transistor 22 and the reset transistor 23 correspond to the reactive load 3. Will do.
  • the vertical drive unit 13 corresponds to the drive unit 4.
  • the vertical drive unit 13 supplies a transfer signal TRG or a reset signal RST as a drive signal from one end to each of the transfer wiring 121_1 and the reset wiring 121_2 , thereby providing a load of capacitive reactance.
  • the transfer transistor 22 and the reset transistor 23 are driven.
  • the CMOS image sensor 10 includes a switch unit 31, an amplifier unit 32, and a pad unit 33 on the other end side of the pixel control line 121, that is, on the side opposite to the arrangement side of the vertical drive unit 13, and a delay detection unit. 5 and a feedback control unit 6.
  • the switch unit 31, the amplifier unit 32, and the pad unit 33 correspond to each pixel row of the pixel array unit 12, that is, include a switch group, an amplifier group, and a pad group arranged for each pixel row.
  • the switch unit 31, the amplifier unit 32, and the pad unit 33 do not necessarily have a configuration in which each of the switch, the amplifier, and the pad is provided corresponding to all the pixel rows. The structure provided above may be used.
  • the drive signal output from the pixel control line 121 can be output outside the chip 11 through the pad unit 33 for each pixel row after passing through the switch unit 31 and the amplifier unit 32. Thereby, confirmation of actual control (correction), adjustment of setting of allowable delay amount, and the like can be performed.
  • switch unit 31, the amplifier unit 32, and the pad unit 33 are not essential components in applying the technology of the present disclosure to the CMOS image sensor 10.
  • the delay detection unit 5 the drive signal supplied from the vertical drive unit 13 to the pixel control line 121 propagates from one end of the pixel control line 121 to the other end of the other end of the pixel control line 121. The amount of delay is detected.
  • the delay detection unit 5 can detect the delay amount of the drive signal by, for example, the following two detection methods.
  • Detection method 1 The signal level at the other end of the pixel control line 121 after a lapse of a fixed time (for example, about 1 usec) after the vertical drive unit 13 supplies the drive signal to one end of the pixel control line 121. The amount of delay is detected based on this.
  • Detection method 2 After the vertical drive unit 13 supplies a drive signal to one end of the pixel control line 121, the signal level at the other end of the pixel control line 121 is a certain amount (for example, about 2 [V]). The amount of delay is detected based on the time required to change.
  • the delay amount detected by the delay detection unit 5 is supplied to the feedback control unit 6.
  • the feedback control unit 6 determines a control amount (correction amount) by comparing the delay amount detected by the delay detection unit 5 with a preset allowable delay amount, and controls the vertical drive unit 13 according to the control amount.
  • the feedback control unit 6 can control the vertical drive unit 13 by, for example, the following three control methods.
  • Control method 1 The drive capability of the vertical drive unit 13 is controlled by controlling the supply current supplied from the power supply unit (not shown) to the reactive load. For example, the supply current supplied from the power supply unit to the output transistor of the vertical drive unit 13 is controlled or controlled by the output transistor (for example, the number of transistors is variable).
  • Control method 2 The output voltage of the vertical drive unit 13 is controlled by controlling the power supply voltage supplied from the power supply unit (not shown) to the output transistor of the vertical drive unit 13.
  • Control method 3 The output voltage of the vertical drive unit 13 is controlled by controlling the level of a signal for driving the output transistor of the vertical drive unit 13.
  • Correction setting timing 1 Performed in parallel with the CMOS image sensor 10 outputting an image.
  • the delay amount of the drive signal is detected by the delay detection unit 5 at the other end of the pixel control line 121, and the vertical drive is performed under the control of the feedback control unit 6.
  • the unit 13 is controlled to correct the delay amount of the drive signal.
  • Correction setting timing 2 Performed when the CMOS image sensor 10 is not outputting an image.
  • the time when image output is not performed is, for example, when the power is turned on.
  • a signal for use in correction is output from the vertical drive unit 13, and the delay amount of the signal is output from the delay detection unit 5 at the other end of the pixel control line 121.
  • the vertical drive unit 13 is controlled to correct the delay amount of the drive signal.
  • the change in the operation during the operation cannot be dealt with, but the operation of the corrected CMOS image sensor 10 is not different from the case without the feedback control system.
  • the switch unit 31 When the feedback control system is not operating, the switch unit 31 is turned off, so that the delay detection unit 5 cannot be seen from the vertical drive unit 13 or the pixel 20, so that the feedback control system affects the operation of the CMOS image sensor 10. There is no effect.
  • FIG. 4A is a system configuration diagram illustrating an outline of the configuration of the solid-state imaging apparatus according to the first embodiment.
  • the switch unit 31 the amplifier unit 32, and the pad unit 33, only a circuit system corresponding to one pixel row of the pixel array unit 12 is shown.
  • a level shifter 34 and a power supply unit 35 are provided in addition to the delay detection unit 5 and the feedback control unit 6.
  • the level shifter 34 level-shifts a voltage that serves as a reference for the drive signal output from the vertical drive unit 13.
  • the power supply unit 35 supplies a power supply voltage to the level shifter 34.
  • the feedback control unit 6 controls the shift amount of the level shifter 34 by controlling the power supply voltage that the power supply unit 35 supplies to the level shifter 34. That is, in the first embodiment, under the control of the feedback control unit 6, the vertical drive unit 13 is controlled by controlling the shift amount of the level shifter 34, and the delay amount of the drive signal is corrected.
  • FIG. 4B is a system configuration diagram illustrating an outline of the configuration of the solid-state imaging device according to the second embodiment.
  • a power supply unit 35 is provided in addition to the delay detection unit 5 and the feedback control unit 6.
  • the power supply unit 35 supplies a power supply voltage to the vertical drive unit 13.
  • the feedback control unit 6 controls the output voltage of the vertical drive unit 13 by controlling the power supply voltage that the power supply unit 35 supplies to the vertical drive unit 13. That is, in the second embodiment, the delay amount of the drive signal is corrected by controlling the output voltage of the vertical drive unit 13 under the control of the feedback control unit 6.
  • FIG. 5A is a system configuration diagram illustrating a schematic configuration of a solid-state imaging apparatus according to the third embodiment.
  • the vertical drive unit 13 is directly controlled by the feedback control unit 6. More specifically, in the third embodiment, the delay amount of the drive signal is corrected by controlling the output current of the vertical drive unit 13 under the control of the feedback control unit 6.
  • FIG. 5B is a system configuration diagram illustrating an outline of the configuration of the solid-state imaging apparatus according to the fourth embodiment.
  • a power supply unit 35 is provided in addition to the delay detection unit 5 and the feedback control unit 6.
  • the power supply unit 35 supplies a power supply voltage to the vertical drive unit 13 and the supply current is variable.
  • the feedback control unit 6 controls the supply current of the power supply unit 35. That is, in the fourth embodiment, the delay amount of the drive signal is corrected by controlling the supply current of the power supply unit 35 under the control of the feedback control unit 6.
  • the fifth embodiment is a modification of the first embodiment.
  • the delay detection unit 5, the feedback control unit 6, the level shifter 34, and the power supply unit 35 are mounted on the same chip 11 (see FIG. 2) as the pixel array unit 12.
  • the delay detection unit 5, the feedback control unit 6, and the power supply unit 35 are arranged outside the chip 11 as shown by being surrounded by a broken line in FIG. 6A. .
  • the sixth embodiment is another modification of the first embodiment.
  • the delay detection unit 5, the feedback control unit 6, and the power supply unit 35 are arranged outside the chip 11, whereas in the sixth embodiment, as shown in FIG. In addition, the power supply unit 35 alone is arranged outside the chip 11.
  • ⁇ Substrate structure of sensor chip> As a substrate structure of a sensor chip (solid-state imaging device), a non-laminated structure (flat structure) and a laminated structure are known.
  • the non-stacked structure performs predetermined signal processing on the peripheral circuit portion of the pixel array unit 12, that is, the drive units (13 and 15) that drive each pixel 20 of the pixel array unit 12 and the signal read from the pixel 20.
  • the signal processing unit (14) to be applied is arranged on the same chip as the pixel array unit 12.
  • the stacked structure is a structure in which the pixel array unit 12 and its peripheral circuit units (13, 14, 15, etc.) are mounted on different chips and these chips are stacked.
  • the technology of the present disclosure can be applied to any substrate structure of a non-stacked structure or a stacked structure, but a sensor chip having a stacked structure rather than a non-stacked structure. It is more suitable to apply to.
  • the reason is that the laminated structure has a higher degree of freedom in the layout of the delay detection unit 5 and the feedback control unit 6 than the non-laminated structure, so that the system can be mounted with a smaller area.
  • specific examples when applied to a sensor chip having a laminated structure will be described.
  • FIG. 7A is a cross-sectional view illustrating a substrate structure of a sensor chip according to Example 7 when applied to a laminated structure.
  • the vertical driving unit 13 the delay detecting unit 5, and the amplifier unit 32 are provided on the lower first chip 11A side.
  • the level shifter 34 and the like, and the pixel array portion 12 and the like are arranged on the second chip 11B on the upper side.
  • the first chip 11A and the second chip 11B are electrically connected by through electrodes 36A and 36B such as TCV (through chip via) and TSV (through silicon via).
  • the switch unit 31 is disposed on the same second chip 11B as the pixel array unit 12 at the end of the pixel array unit 12 and directly connected to the pixel control line 121 (see FIG. 2).
  • the switch unit 31 by arranging the switch unit 31 on the same side of the second chip 11B as the pixel array unit 12, the effect of the switch unit 31 eliminates the influence on the pixel array unit 12 when the feedback control system is not operating. be able to.
  • FIG. 7B is a cross-sectional view illustrating the substrate structure of the sensor chip according to the eighth embodiment when applied to a stacked structure.
  • the structure using penetration electrodes 36A, 36B, such as TCV and TSV is taken.
  • the eighth embodiment employs a structure in which the chip top layer metals 37A, 37B, and 37C are directly joined.
  • the structure in which the metal on the top layer of the chip is directly bonded has a higher degree of freedom in layout and the wiring load of the bonding signal path is smaller, so the speed of feedback control (correction) Excellent accuracy.
  • CMOS image sensor in which unit pixels including photoelectric conversion units (photoelectric conversion elements) are arranged in a matrix
  • the technology of the present disclosure is applicable to XY address type solid-state imaging devices other than CMOS image sensors, and further to solid-state imaging devices in general such as charge transfer type solid-state imaging devices typified by CCD image sensors. Applicable.
  • the transfer gate unit that transfers signal charges from the photoelectric conversion unit to the charge transfer unit has a capacitive reactance, and is a driving target of the reactance load driving circuit 1 of the present disclosure.
  • the technology of the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of the amount of incident light of visible light as a physical quantity and captures it as an image, but the distribution of the incident quantity of infrared rays, X-rays, particles, or the like.
  • the present invention can be applied to all imaging devices that capture images.
  • the technology of the present disclosure can be applied to various electric circuits and electronic devices having reactive loads such as capacitive reactance and inductive reactance.
  • the solid-state imaging device may be formed as a single chip, or may be in a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.
  • the solid-state imaging device to which the technology of the present disclosure is applied includes an imaging device such as a digital still camera and a video camera, a portable terminal device having an imaging function such as a mobile phone, a copying machine using a solid-state imaging device for an image reading unit, and the like It can be used as an imaging unit (image capturing unit) in all electronic devices.
  • the above-described module form mounted on an electronic device, that is, a camera module is used as an imaging device.
  • FIG. 8 is a system configuration diagram illustrating an outline of the configuration of the electronic device of the present disclosure.
  • a digital still camera which is an example of an imaging apparatus will be described as an example of the electronic apparatus of the present disclosure.
  • an electronic apparatus that is, a digital still camera 100 includes an optical system including a lens group 101 and the like, an imaging unit 102, a DSP circuit 103 that is a camera signal processing unit, a frame memory 104, and a display device 105, a recording device 106, an operation system 107, a power supply system 108, and the like.
  • the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, the operation system 107, and the power supply system 108 are connected to each other via a bus line 109.
  • the lens group 101 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102.
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the lens group 101 into an electrical signal for each pixel and outputs the electrical signal as a pixel signal.
  • the imaging unit 102 the CMOS image sensor 10 according to the above-described embodiment is used.
  • the display device 105 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the imaging unit 102.
  • the recording device 106 records the moving image or still image captured by the imaging unit 102 on a recording medium such as a portable semiconductor memory, an optical disk, or an HDD (Hard Disk Disk Drive).
  • the operation system 107 issues operation commands for various functions of the imaging apparatus 100 under the operation of the user.
  • the power supply system 108 appropriately supplies various power supplies serving as operation power for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the reactive load drive circuit 1 can optimize the drive and can optimize in real time, and can optimize the most critical point. Therefore, according to the CMOS image sensor 10 using the reactance load driving circuit 1, it is not necessary to perform driving with a margin, which can contribute to reduction of power consumption of the electronic device. Further, when a laminated structure is adopted as the substrate structure of the sensor chip, the system can be mounted with a smaller area, which can contribute to downsizing (compacting) of electronic equipment.
  • this indication can also take the following structures.
  • a drive unit that supplies a drive signal for driving a reactive load connected to the control line from an end of the control line;
  • a delay detection unit that detects a delay amount of the drive signal at a portion farthest from the end to which the drive signal is applied on the control line;
  • a control unit that controls the drive unit based on the delay amount detected by the delay detection unit;
  • a drive circuit for a reactive load comprising: [2] The delay detection unit detects a delay amount based on a signal level at a detection part of the control line after a predetermined time has elapsed since the drive unit supplied the drive signal to the control line.
  • the reactive load driving circuit according to the above [1].
  • the delay detection unit detects the delay amount based on the time required for the signal level at the detection part of the control line to fluctuate by a certain amount after the drive unit supplies the drive signal to the control line.
  • the reactive load driving circuit according to the above [1].
  • the control unit controls the drive capability of the drive unit by controlling the supply current supplied from the power supply unit to the reactive load.
  • the reactance load driving circuit according to any one of [1] to [3].
  • the control unit controls the output voltage of the driving unit by controlling the power supply voltage supplied from the power source unit to the output transistor of the driving unit.
  • the reactance load driving circuit according to any one of [1] to [3].
  • the control unit controls the output voltage of the driving unit by controlling the level of the signal that drives the output transistor of the driving unit.
  • the reactance load driving circuit according to any one of [1] to [3].
  • the reactive load is a capacitive reactance.
  • the reactive load driving circuit according to any one of [1] to [6].
  • the reactive load is a transfer gate unit of a unit pixel in a solid-state imaging device in which unit pixels including a photoelectric conversion unit and a transfer gate unit that transfers charges of the photoelectric conversion unit are arranged in a matrix.
  • the unit pixel includes an accumulation unit that accumulates charges transferred by the transfer gate unit, and a reset gate unit that resets the accumulation unit.
  • the reactive load is a reset gate portion of a unit pixel.
  • the drive unit is disposed on one side of the pixel array unit, and supplies a drive signal from one end thereof to the control line
  • the delay detection unit is disposed on the other side of the pixel array unit, and detects a delay amount of the drive signal at the other end of the control line.
  • the reactive load driving circuit according to any one of [8] to [12]. [14] In driving the reactive load connected to the control line, A drive signal for driving the reactive load is supplied from the end of the control line, On the control line, detect the amount of delay of the drive signal in the part farthest from the end to which the drive signal is given, Control the drive unit based on the detected delay amount, A method for driving a reactive load.
  • a drive unit that supplies a drive signal for driving a reactive load connected to the control line from an end of the control line;
  • a delay detection unit that detects a delay amount of the drive signal at a portion farthest from the end to which the drive signal is applied on the control line;
  • a control unit that controls the drive unit based on the delay amount detected by the delay detection unit;
  • An electronic device having a reactance load driving circuit.
  • SYMBOLS 1 Reactive load drive circuit, 2 ... Control line, 3 ... Reactive load, 4 ... Drive part, 5 ... Delay detection part, 6 ... Feedback control part, 10 ⁇ ⁇ ⁇ CMOS image sensor, 11, 11A, 11B ... Semiconductor substrate (chip), 12 ... Pixel array unit, 13 ... Vertical drive unit, 14 ... Column processing unit, 15 ... Horizontal Drive unit, 16 ... output circuit unit, 17 ... system control unit, 20 ... unit pixel, 21 ... photodiode, 22 ... transfer transistor, 23 ... reset transistor, 24 ... Amplifying transistor, 25 ... FD portion (floating diffusion portion), 31 ... switch portion, 32 ... amplifier portion, 33 ...

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Abstract

本開示のリアクタンス性負荷の駆動回路は、制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、を備える。

Description

リアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器
　本開示は、リアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器に関する。
　容量性リアクタンスや誘導性リアクタンスなどのリアクタンス性負荷を有する各種の電気回路や電子機器において、リアクタンス性負荷をパルス信号で駆動する際、種々のばらつきや環境変動などの影響を受けることによって所望の動作を行えない場合がある。
　例えば、フォトダイオードと光信号検出用のトランジスタを備える単位画素が複数配列されて成るマトリックス型の固体撮像装置を含む画像処理装置において、駆動するパルス信号が一定時間幅であることで、クリア動作が充分に行われなかったり、過剰であったりする。そのため、従来技術にあっては、蓄積した電荷をセンサセル内から排出するクリア動作における排出動作に使用するクリアパルスのパルス幅及び印加回数の少なくとも一方を可変とし、併せて、クリアパルスの印加間隔も可変とする構成を採っていた（例えば、特許文献１参照）。
　他の従来技術にあっては、容量性リアクタンス負荷を低速トランジェントパルスで駆動する際、ばらつきや環境変動の影響を受けずに、適正な位相遅延量や傾き特性での駆動ができるようにするために、次のような構成を採っていた。すなわち、負荷電圧の入力パルスに対する遅延量を監視し、遅延量が仕様に合致するように当該遅延量を制御する、あるいは、負荷電圧のスルーレートを監視し、スルーレートが仕様に合致するように当該スルーレートを制御するようにしていた（例えば、特許文献２参照）。
特開２００４－２２８８６８号公報 特開２００７－２２１３６８号公報
　しかしながら、特許文献１に記載の従来技術にあっては、クリア時のパルス幅やパルス印加時間を可変とする手法であるため、外部レジスタ設定で一意に決まってしまうし、実波形をフィードバックしていない。従って、チップ毎のばらつきに対応できず、また、駆動の最適化やリアルタイムでの最適化はできない。
　特許文献２に記載の従来技術にあっては、負荷の入力端（駆動回路の出力端でもある）を検出して駆動信号にフィードバックをかけていることから、最もクリティカルなポイントである入力端と反対側の信号の状態（遅延量など）が分からないため、最適化することができない。従って、マージンを取った駆動となるため、消費電力の増大や補正精度の低下を招く。
　本開示は、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができるリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器を提供することを目的とする。
　上記の目的を達成するための本開示のリアクタンス性負荷の駆動回路は、
　制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
　を備える。
　上記の目的を達成するための本開示のリアクタンス性負荷の駆動方法は、
　制御線に接続されたリアクタンス性負荷を駆動するに当たって、
　リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
　この検出した遅延量に基づいて駆動部を制御する。
　上記の目的を達成するための本開示の電子機器は、
　制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
　を備えるリアクタンス性負荷の駆動回路を有する。
　本開示によれば、制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を基に駆動部を制御するため、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができる。
　尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示のリアクタンス性負荷の駆動回路の基本的な構成を示すブロック図である。 図２は、本開示の技術が適用される固体撮像装置の構成の概略を示すシステム構成図である。 図３は、単位画素の回路構成の一例を示す回路図である。 図４Ａは、実施例１に係る固体撮像装置の構成の概略を示すシステム構成図であり、図４Ｂは、実施例２に係る固体撮像装置の構成の概略を示すシステム構成図である。 図５Ａは、実施例３に係る固体撮像装置の構成の概略を示すシステム構成図であり、図５Ｂは、実施例４に係る固体撮像装置の構成の概略を示すシステム構成図である。 図６Ａは、実施例５に係る固体撮像装置の構成の概略を示すシステム構成図であり、図６Ｂは、実施例６に係る固体撮像装置の構成の概略を示すシステム構成図である。 図７Ａは、積層構造に適用する場合の実施例７に係るセンサチップの基板構造を示す断面図であり、図７Ｂは、積層構造に適用する場合の実施例８に係るセンサチップの基板構造を示す断面図である。 図８は、本開示の電子機器の構成の概略を示すシステム構成図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器、全般に関する説明
２．本開示のリアクタンス性負荷の駆動回路
３．本開示の技術が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
　３－１．実施例１（レベルシフタのシフト量を制御する例）
　３－２．実施例２（垂直駆動部の出力電圧を制御する例）
　３－３．実施例３（垂直駆動部の出力電流を制御する例）
　３－４．実施例４（電源部の供給電流を制御する例）
　３－５．実施例５（チップ外への配置の一例）
　３－６．実施例６（チップ外への配置の他の例）
４．センサチップの基板構造
　４－１．実施例７（基板構造の一例）
　４－２．実施例８（基板構造の他の例）
５．変形例
６．本開示の電子機器（デジタルスチルカメラの例）
＜本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器、全般に関する説明＞
　本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあつては、遅延検出部について、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する構成とすることができる。あるいは又、遅延検出部について、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する構成とすることができる。
　上述した好ましい構成を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、制御部について、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する構成とすることができる。また、制御部について、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する構成とすることができる。あるいは又、制御部について、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する構成とすることができる。
　また、上述した好ましい構成を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、リアクタンス性負荷が容量性リアクタンスである形態とすることができる。このとき、リアクタンス性負荷について、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である構成とすることができる。あるいは又、単位画素が転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有するとき、リアクタンス性負荷について、単位画素のリセットゲート部である構成とすることができる。
　あるいは又、上述した好ましい構成、形態を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、駆動部の制御を、画像出力を行っているときに並行して行う構成とすることができる。あるいは又、駆動部の制御を、画像出力を行っていないときに行う構成とすることができる。
　あるいは又、上述した好ましい構成、形態を含む本開示のリアクタンス性負荷の駆動回路及びその駆動方法、並びに、電子機器にあっては、単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている構成とすることができる。また、制御線が単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、駆動部が画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給するシステム構成のとき、遅延検出部について、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する構成とすることができる。
＜本開示のリアクタンス性負荷の駆動回路＞
　図１は、本開示のリアクタンス性負荷の駆動回路の基本的な構成を示すブロック図である。本開示のリアクタンス性負荷の駆動回路１は、制御線２に接続された複数のリアクタンス性負荷３を駆動部４によって駆動する構成となっており、駆動部４の他に、遅延検出部５及びフィードバック制御部６を有している。リアクタンス性負荷３としては、容量性リアクタンスや誘導性リアクタンスなどを例示することができる。駆動部４は、制御線２の一方の端部側に配置され、制御線２に対してその一方の端部から駆動信号を供給することによってリアクタンス性負荷３を駆動する。駆動信号は、例えばパルス信号である。
　遅延検出部５は、制御線２の他方の端部側に配置され、駆動部４から出力された駆動信号が、制御線２の他方の端部に到達するまでの遅延量を検出する。ここでは、遅延検出部５によって駆動信号の遅延量が検出される制御線２の他方の端部は、駆動信号が与えられる制御線２の一方の端部から最も離れた部位ということになる。すなわち、遅延検出部５が駆動信号の遅延量を検出する部位は、制御線２上において、駆動信号が入力される端部と逆側の端部である。
　遅延検出部５による駆動信号の遅延量の検出法としては、次のような手法を例示することができる。例えば、駆動部４が制御線２に駆動信号を供給してから一定時間経過後の制御線２の検出部位、即ち、制御線２の他方の端部における信号レベルを基に遅延量を検出する手法である。あるいは、駆動部４が制御線２に駆動信号を供給してから、制御線２の検出部位、即ち、制御線２の他方の端部における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する手法である。但し、ここで例示した検出法は一例であって、上記の２つの検出法に限られるものではない。
　尚、駆動部４を制御線２の両端部側に配置し、制御線２の両端部からリアクタンス性負荷３を駆動する構成を採る場合は、制御線２の中間部が駆動信号が与えられる端部から最も離れた部位ということになる。この場合には、遅延検出部５は、制御線２の中間部を駆動信号の遅延量の検出部位として、当該検出部位における駆動信号の遅延量を検出することになる。
　フィードバック制御部６は、遅延検出部５が検出した駆動信号の遅延量に基づいて駆動部４をフィードバック制御する。より具体的には、フィードバック制御部６は、遅延検出部５が検出した遅延量を、あらかじめ設定された許容遅延量と比較することによって制御量（補正量）を決め、当該制御量に応じて駆動部４を制御することによって駆動信号の遅延量を補正する。
　フィードバック制御部６による駆動部４の制御法としては、次のような手法を例示することができる。例えば、電源部（図示せず）から駆動部４の出力トランジスタに供給する供給電流を制御することによって駆動部４の駆動能力を制御する手法である。あるいは又、電源部（図示せず）から駆動部４の出力トランジスタに供給する電源電圧を制御することによって駆動部４の出力電圧を制御する手法である。あるいは又、駆動部４の出力トランジスタを駆動する信号のレベルを制御することによって駆動部４の出力電圧を制御する手法である。但し、ここで例示した制御法は一例であって、上記の３つの制御法に限られるものではない。
　上述したように、本開示のリアクタンス性負荷の駆動回路１では、駆動信号を制御線２の端部から供給し、制御線２上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、この検出した遅延量に基づいて駆動部４を制御することによって駆動信号の遅延量の補正が行われる。このフィードバック制御系による制御により、次のような作用、効果を得ることができる。すなわち、駆動信号の実波形に基づく検出情報を駆動部４にフィードバックしているため、温度変化や供給電圧の変動等の外部環境変化に対応した駆動の最適化やリアルタイムでの最適化が可能である。また、最もクリティカルなポイントである、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量に基づく制御であるため、最もクリティカルなポイントを最適化することができる。従って、マージンを取った駆動を行う必要が無いため、消費電力の低減や補正精度の向上に寄与できる。
＜本開示の技術が適用される固体撮像装置＞
　図２は、本開示の技術が適用される固体撮像装置の構成の概略を示すシステム構成図である。ここでは、固体撮像装置として、例えば、Ｘ－Ｙアドレス方式の固体撮像装置の一例であるＣＭＯＳイメージセンサを例に挙げて説明する。但し、本開示の技術、即ち、本開示のリアクタンス性負荷の駆動回路１は、Ｘ－Ｙアドレス方式の固体撮像装置への適用に限られるものではなく、ＣＣＤイメージセンサ等の電荷転送方式の固体撮像装置に対しても適用可能である。
　図２に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。周辺回路部として、例えば、垂直駆動部１３、カラム処理部１４、水平駆動部１５、出力回路部１６、及び、システム制御部１７が設けられている。
　図２において、画素アレイ部１２には、図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素は、受光面（撮像面）に入射する可視光を光電変換し、その光量に応じた電荷量の信号電荷（光電荷）を蓄積する光電変換部（光電変換素子）を含む。単位画素の具体的な構成については後述する。
　画素アレイ部１２には更に、行列状の画素配列に対して画素行毎に画素制御線１２１が図の左右方向（行方向／水平方向）に沿って配線され、画素列毎に垂直信号線１２２が図の上下方向（列方向／垂直方向）に沿って配線されている。図１では、画素制御線１２１について各画素行毎に１本ずつの配線として図示しているが、１本に限られるものではない。画素制御線１２１の一端は、垂直駆動部１３の各画素行に対応した出力端に接続されている。
　垂直駆動部１３は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　掃出し走査系による掃出し走査により、掃出し行の単位画素の光電変換部から不要な電荷が掃き出される（リセットされる）。この掃出し走査系による不要電荷の掃き出し（リセット）により、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子に蓄積された光電荷を捨てて、新たに露光（信号電荷の蓄積）を開始する動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
　垂直駆動部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１２２の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列毎に、選択行の各単位画素から垂直信号線１２２を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１４は、各単位画素の信号を受けて当該信号に対して、例えば、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ－デジタル）変換などの信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。尚、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
　水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この水平駆動部１５による選択走査により、カラム処理部１４で単位回路毎に信号処理された画素信号が順番に水平バス１８に出力され、当該水平バス１８によって出力回路部１６に伝送される。
　出力回路部１６は、水平バス１８によって伝送される信号を処理して出力する。出力回路部１６での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、画素列毎のばらつきを補正したりするなど、各種のデジタル信号処理が挙げられる。
　システム制御部１７は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１７は更に、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１３、カラム処理部１４、及び、水平駆動部１５などの周辺回路部の駆動制御を行う。
（単位画素の回路構成）
　図３は、単位画素２０の回路構成の一例を示す回路図である。図３に示すように、本回路例に係る単位画素２０は、光電変換部（光電変換素子）として、例えば、フォトダイオード２１を有している。単位画素２０は、フォトダイオード２１に加えて、例えば、転送ゲート部の一例である転送トランジスタ２２、リセットゲート部の一例であるリセットトランジスタ２３、及び、増幅トランジスタ２４の３つのトランジスタを有する構成となっている。
　ここでは、３つのトランジスタ２２～２４として、例えばＮチャネルのＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、及び、増幅トランジスタ２４の導電型の組合せは一例に過ぎず、これらの組合せに限られるものではない。
　単位画素２０に対して、画素制御線１２１として、例えば、転送配線１２１_1、リセット配線１２１_2、及び、選択配線１２１_3の３本の駆動配線が同一画素行の各画素について共通に設けられている。
　転送配線１２１_1及びリセット配線１２１_2には垂直駆動部１３から、高レベルがアクティブとなる転送信号ＴＲＧ及びリセット信号ＲＳＴがそれぞれ与えられる。また、選択配線１２１_3には、電源電圧Ｖddと、－１．０Ｖ程度のＧＮＤレベルよりも低い低電圧との２つの電源電圧を選択的にとる選択電源ＳＥＬ_Ｖddが与えられる。
　フォトダイオード２１は、アノード電極が低電位側の電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。
　以下、増幅トランジスタ２４のゲート電極と電気的に繋がったノード２５をＦＤ部（フローティングディフュージョン部）と呼ぶ。ＦＤ部２５は、電荷蓄積部の一例であり、転送トランジスタ２２のドレイン領域に相当する拡散層と、増幅トランジスタ２４のゲート電極と、それらをつなぐ配線からなるノードであり、寄生容量を持っている。
　転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２５との間に接続されている。転送トランジスタ２２はそのゲート電極に、転送配線１２１_1を介して転送信号ＴＲＧが与えられることによって導通状態となり、フォトダイオード２１で光電変換されて蓄積された光電荷をＦＤ部２５に転送する。
　リセットトランジスタ２３は、ＦＤ部２５を一方の主電極とし、もう一方の主電極が選択配線１２１_3に接続されている。本例の場合、一方の主電極がソース電極となり、もう一方の主電極がドレイン電極となる。リセットトランジスタ２３はそのゲート電極に、リセット配線１２１_2を介してリセット信号ＲＳＴが与えられることによって導通状態となり、ＦＤ部２５の電荷を選択配線１２１_3に捨てることによって当該ＦＤ部２５をリセットする。このＦＤ部２５のリセットが単位画素２０のリセットとなる。
　増幅トランジスタ２４は、ゲート電極がＦＤ部２５に、ドレイン電極が電源電圧Ｖddの電源配線に、ソース電極が垂直信号線１２２にそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２５の電位をリセット信号（リセットレベル）として垂直信号線１２２に出力する。増幅トランジスタ２４は更に、転送トランジスタ２２によって光電荷を転送した後のＦＤ部２５の電位を光蓄積信号（信号レベル）として垂直信号線１２２に出力する。
　上記の構成のＣＭＯＳイメージセンサ１０において、画素制御線１２１には画素行毎に多数の単位画素２０が接続されており、これら単位画素２０が容量性リアクタンスの負荷となっている。より具体的には、単位画素２０において、転送配線１２１_1に接続されている、転送ゲート部の一例である転送トランジスタ２２や、リセット配線１２１_2に接続されている、リセットゲート部の一例であるリセットトランジスタ２３が容量性リアクタンスとなっている。
　そして、図１に示すリアクタンス性負荷の駆動回路１との対応関係において、転送配線１２１_1及びリセット配線１２１_2が制御線２に対応し、転送トランジスタ２２及びリセットトランジスタ２３がリアクタンス性負荷３に対応することになる。更に、垂直駆動部１３が駆動部４に対応することになる。そして、垂直駆動部１３は、転送配線１２１_1やリセット配線１２１_2に対して各一方の端部から、転送信号ＴＲＧやリセット信号ＲＳＴを駆動信号として供給することで、容量性リアクタンスの負荷である転送トランジスタ２２やリセットトランジスタ２３を駆動する。
　ＣＭＯＳイメージセンサ１０は、画素制御線１２１の他方の端部側に、即ち、垂直駆動部１３の配置側と反対側に、スイッチ部３１、アンプ部３２、及び、パッド部３３と共に、遅延検出部５及びフィードバック制御部６を有している。スイッチ部３１、アンプ部３２、及び、パッド部３３は、画素アレイ部１２の各画素行に対応して、即ち、各画素行毎に配されたスイッチ群、アンプ群、及び、パッド群から成る。但し、スイッチ部３１、アンプ部３２、及び、パッド部３３は、必ずしも、スイッチ、アンプ、及び、パッドの各々が全画素行に対応して設けられた構成でなくてもよく、各々が１つ以上設けられた構成であってもよい。
　そして、画素制御線１２１（転送配線１２１_1やリセット配線１２１_2）から出力される駆動信号（転送信号ＴＲＧやリセット信号ＲＳＴ）は、画素行毎に、スイッチ部３１及びアンプ部３２を通して遅延検出部５に供給されるようになっている。また、画素制御線１２１から出力される駆動信号は、スイッチ部３１及びアンプ部３２を経た後、画素行毎に、パッド部３３を通してチップ１１外に出力可能となっている。これにより、実際の制御（補正）の確認や許容遅延量の設定の調整などを行うことができる。
　尚、スイッチ部３１、アンプ部３２、及び、パッド部３３については、本開示の技術をＣＭＯＳイメージセンサ１０に適用するに当たって、必須の構成要素ではない。
　遅延検出部５は、画素制御線１２１の他方の端部において、垂直駆動部１３から画素制御線１２１に供給された駆動信号が、画素制御線１２１の一方の端部から他方の端部まで伝搬する際の遅延量を検出する。遅延検出部５は、例えば、次の２つの検出法によって駆動信号の遅延量を検出することができる。
　検出法１：垂直駆動部１３が画素制御線１２１の一方の端部に駆動信号を供給してから一定時間（例えば、１ｕｓｅｃ程度）経過後の画素制御線１２１の他方の端部における信号レベルを基に遅延量を検出する。
　検出法２：垂直駆動部１３が画素制御線１２１の一方の端部に駆動信号供給してから、画素制御線１２１の他方の端部における信号レベルが一定量（例えば、２［Ｖ］程度）変動するまでに要する時間を基に遅延量を検出する。
　遅延検出部５が検出した遅延量は、フィードバック制御部６に供給される。フィードバック制御部６は、遅延検出部５が検出した遅延量を、あらかじめ設定された許容遅延量と比較することによって制御量（補正量）を決め、当該制御量に応じて垂直駆動部１３を制御することによって駆動信号の遅延量を補正する。より具体的には、フィードバック制御部６は、例えば、次の３つの制御法によって垂直駆動部１３を制御することができる。
　制御法１：電源部（図示せず）からリアクタンス性負荷に供給する供給電流を制御することによって垂直駆動部１３の駆動能力を制御する。例えば、電源部から垂直駆動部１３の出力トランジスタに供給する供給電流を制御する、あるいは、出力トランジスタで制御する（例えば、トランジスタの数を可変にする）。
　制御法２：電源部（図示せず）から垂直駆動部１３の出力トランジスタに供給する電源電圧を制御することによって垂直駆動部１３の出力電圧を制御する。
　制御法３：垂直駆動部１３の出力トランジスタを駆動する信号のレベルを制御することによって垂直駆動部１３の出力電圧を制御する。
　遅延検出部５が検出した遅延量に基づいて、垂直駆動部１３を制御するフィードバック制御を行うことによって、駆動信号の遅延量を補正するための補正設定のタイミングについては、次の２通りが考えられる。
　補正設定のタイミング１：ＣＭＯＳイメージセンサ１０が画像出力を行っているときに並行して行う。
　ＣＭＯＳイメージセンサ１０が画像出力を行っているときに、画素制御線１２１の他方の端部において駆動信号の遅延量を遅延検出部５で検出し、フィードバック制御部６による制御の下に、垂直駆動部１３を制御し、駆動信号の遅延量の補正を行う。これにより、リアルタイムで任意の周期で垂直駆動部１３の補正を繰り返し行うことができるため、常に最適な補正状態を維持できる。
　補正設定のタイミング２：ＣＭＯＳイメージセンサ１０が画像出力を行っていないときに行う。画像出力を行っていないときとは、例えば、電源投入時などである。
　ＣＭＯＳイメージセンサ１０が画像出力を行っていないときに、垂直駆動部１３から補正に使うための信号を出力し、その信号の遅延量を画素制御線１２１の他方の端部において遅延検出部５で検出し、フィードバック制御部６による制御の下に、垂直駆動部１３を制御し、駆動信号の遅延量の補正を行う。電源投入時のフィードバック制御の場合、動作中の動作の変化に対応できないものの、補正後のＣＭＯＳイメージセンサ１０の動作はフィードバック制御系がない場合と変わらない。フィードバック制御系の非動作時はスイッチ部３１をオフ状態とすることで、垂直駆動部１３あるいは画素２０からは遅延検出部５が見えないため、フィードバック制御系がＣＭＯＳイメージセンサ１０の動作に影響を及ぼすことはない。
　以下に、本開示の技術（本開示のリアクタンス性負荷の駆動回路１）をＣＭＯＳイメージセンサ１０に適用するに当たっての具体的な実施例について説明する。
［実施例１］
　図４Ａは、実施例１に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでは、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例１では、遅延検出部５及びフィードバック制御部６に加えて、レベルシフタ３４と電源部３５とを備える構成となっている。レベルシフタ３４は、垂直駆動部１３から出力される駆動信号の基準となる電圧をレベルシフトする。電源部３５は、レベルシフタ３４に電源電圧を供給する。フィードバック制御部６は、電源部３５がレベルシフタ３４に供給する電源電圧を制御することによってレベルシフタ３４のシフト量を制御する。すなわち、実施例１では、フィードバック制御部６による制御の下に、レベルシフタ３４のシフト量を制御することによって垂直駆動部１３を制御し、駆動信号の遅延量を補正する。
［実施例２］
　図４Ｂは、実施例２に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例２では、遅延検出部５及びフィードバック制御部６に加えて、電源部３５を備える構成となっている。電源部３５は、垂直駆動部１３に電源電圧を供給する。フィードバック制御部６は、電源部３５が垂直駆動部１３に供給する電源電圧を制御することによって垂直駆動部１３の出力電圧を制御する。すなわち、実施例２では、フィードバック制御部６による制御の下に、垂直駆動部１３の出力電圧を制御することによって駆動信号の遅延量を補正する。
［実施例３］
　図５Ａは、実施例３に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例３では、フィードバック制御部６によって直接垂直駆動部１３を制御する構成となっている。具体的には、実施例３では、フィードバック制御部６による制御の下に、垂直駆動部１３の出力電流を制御することによって駆動信号の遅延量を補正する。
［実施例４］
　図５Ｂは、実施例４に係る固体撮像装置の構成の概略を示すシステム構成図である。ここでも、スイッチ部３１、アンプ部３２、及び、パッド部３３については、画素アレイ部１２の１つの画素行に対応する回路系のみを示している。実施例４では、遅延検出部５及びフィードバック制御部６に加えて、電源部３５を備える構成となっている。電源部３５は、垂直駆動部１３に電源電圧を供給するとともに、供給電流が可変となっている。フィードバック制御部６は、電源部３５の供給電流を制御する。すなわち、実施例４では、フィードバック制御部６による制御の下に、電源部３５の供給電流を制御することによって駆動信号の遅延量を補正する。
［実施例５］
　実施例５は、実施例１の変形例である。実施例１では、遅延検出部５、フィードバック制御部６、レベルシフタ３４、及び、電源部３５が、画素アレイ部１２と同じチップ１１（図２参照）に搭載されているものとしている。これに対して、実施例５では、図６Ａに破線で囲って示すように、遅延検出部５、フィードバック制御部６、及び、電源部３５については、チップ１１外に配置する構成を採っている。
［実施例６］
　実施例６は、実施例１の他の変形例である。実施例５では、遅延検出部５、フィードバック制御部６、及び、電源部３５をチップ１１外に配置する構成を採っているのに対し、実施例６では、図６Ｂに破線で囲って示すように、電源部３５のみを、チップ１１外に配置する構成を採っている。
＜センサチップの基板構造＞
　センサチップ（固体撮像装置）の基板構造として、非積層構造（平置構造）と積層構造とが知られている。非積層構造は、画素アレイ部１２の周辺回路部、即ち、画素アレイ部１２の各画素２０を駆動する駆動部（１３，１５）や、画素２０から読み出される信号に対して所定の信号処理を施す信号処理部（１４）などを、画素アレイ部１２と同じチップ上に配置する構造である。積層構造は、画素アレイ部１２とその周辺回路部（１３，１４，１５等）とを別のチップに搭載し、これらのチップを積層する構造である。
　本開示の技術（本開示のリアクタンス性負荷の駆動回路１）は、非積層構造、積層構造の何れの基板構造にも適用することが可能であるが、非積層構造よりも積層構造のセンサチップに適用するのがより好適である。その理由は、非積層構造よりも積層構造の方が、遅延検出部５やフィードバック制御部６のレイアウトの自由度が高いため、より小さい面積でシステムを実装できるからである。以下に、積層構造のセンサチップに適用する場合の具体的な実施例について説明する。
［実施例７］
　図７Ａは、積層構造に適用する場合の実施例７に係るセンサチップの基板構造を示す断面図である。第１のチップ（半導体基板）１１Ａと第２のチップ１１Ｂとが積層されて成る積層構造において、下側の第１のチップ１１Ａ側には、垂直駆動部１３、遅延検出部５、アンプ部３２、及び、レベルシフタ３４等が配置され、上側の第２のチップ１１Ｂには、画素アレイ部１２等が配置されている。そして、第１のチップ１１Ａと第２のチップ１１Ｂとの間は、ＴＣＶ(through chip via)やＴＳＶ(through sillicon via)などの貫通電極３６Ａ，３６Ｂによって電気的に接続されている。
　また、スイッチ部３１については、画素アレイ部１２と同じ第２のチップ１１Ｂ上に、画素アレイ部１２の端部において画素制御線１２１（図２参照）に直結して配置されている。このように、スイッチ部３１を画素アレイ部１２と同じ第２のチップ１１Ｂ側に配置することで、当該スイッチ部３１の作用によってフィードバック制御系の非動作時の画素アレイ部１２への影響をなくすことができる。
［実施例８］
　図７Ｂは、積層構造に適用する場合の実施例８に係るセンサチップの基板構造を示す断面図である。実施例７では、ＴＣＶやＴＳＶなどの貫通電極３６Ａ，３６Ｂを用いる構造を採っている。これに対して、実施例８では、チップ最上層メタル３７Ａ，３７Ｂ，３７Ｃを直接接合させる構造を採っている。貫通電極を用いた構造に比べて、チップ最上層メタルを直接接合させる構造の方が、よりレイアウトの自由度が高く、接合信号経路の配線の負荷も小さいため、フィードバック制御（補正）の速度や精度に優れている。
＜変形例＞
　上記実施形態では、光電変換部（光電変換素子）を含む単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、ＣＭＯＳイメージセンサ以外のＸ－Ｙアドレス方式の固体撮像装置に、更には、ＣＣＤイメージセンサに代表される電荷転送方式の固体撮像装置など、固体撮像装置全般に対して適用可能である。ＣＣＤイメージセンサに適用する場合には、光電変換部から電荷転送部へ信号電荷を転送する転送ゲート部が容量性リアクタンスとなり、本開示のリアクタンス性負荷の駆動回路１の駆動対象となる。
　また、本開示の技術は、可視光の入射光量の分布を物理量として検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは、粒子等の入射量の分布を画像として撮像する撮像装置全般に対して適用可能である。更には、本開示の技術は、容量性リアクタンスや誘導性リアクタンスなどのリアクタンス性負荷を有する各種の電気回路や電子機器に適用可能である。
　尚、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部又は光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜本開示の電子機器＞
　本開示の技術が適用される固体撮像装置は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
［デジタルスチルカメラ］
　図８は、本開示の電子機器の構成の概略を示すシステム構成図である。ここでは、本開示の電子機器として、撮像装置の一例であるデジタルスチルカメラを例に挙げて説明するものとする。
　図８に示すように、本開示の電子機器、即ち、デジタルスチルカメラ１００は、レンズ群１０１などを含む光学系、撮像部１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０が用いられる。
　表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　以上説明した本開示の電子機器（即ち、デジタルスチルカメラ）において、撮像部１０２として、先述した実施形態に係るＣＭＯＳイメージセンサ１０を用いることで、次のような作用、効果を得ることができる。すなわち、リアクタンス性負荷の駆動回路１は、駆動の最適化やリアルタイムでの最適化が可能であるとともに、最もクリティカルなポイントを最適化することができる。従って、リアクタンス性負荷の駆動回路１を用いるＣＭＯＳイメージセンサ１０によれば、マージンを取った駆動を行う必要が無いために、電子機器の消費電力の低減に貢献できる。また、センサチップの基板構造として積層構造を採用した場合には、より小さい面積でシステムを実装できるため、電子機器の小型化（コンパクト化）に貢献できる。
　尚、本開示は以下のような構成をとることもできる。
［１］制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
　を備えるリアクタンス性負荷の駆動回路。
［２］遅延検出部は、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する、
　上記［１］に記載のリアクタンス性負荷の駆動回路。
［３］遅延検出部は、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する、
　上記［１］に記載のリアクタンス性負荷の駆動回路。
［４］制御部は、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する、
　上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［５］制御部は、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する、
　上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［６］制御部は、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する、
　上記［１］から上記［３］のいずれかに記載のリアクタンス性負荷の駆動回路。
［７］リアクタンス性負荷は、容量性リアクタンスである、
　上記［１］から上記［６］のいずれかに記載のリアクタンス性負荷の駆動回路。
［８］リアクタンス性負荷は、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である、
　上記［７］に記載のリアクタンス性負荷の駆動回路。
［９］単位画素は、転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有しており、
　リアクタンス性負荷は、単位画素のリセットゲート部である、
　上記［８］に記載のリアクタンス性負荷の駆動回路。
［１０］駆動部の制御を、画像出力を行っているときに並行して行う、
　上記［８］又は上記［９］に記載のリアクタンス性負荷の駆動回路。
［１１］駆動部の制御を、画像出力を行っていないときに行う、
　上記［８］又は上記［９］に記載のリアクタンス性負荷の駆動回路。
［１２］単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている、
　上記［１０］又は上記［１１］に記載のリアクタンス性負荷の駆動回路。
［１３］制御線は、単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、
　駆動部は、画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給し、
　遅延検出部は、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する、
　上記［８］から上記［１２］のいずれかに記載のリアクタンス性負荷の駆動回路。
［１４］制御線に接続されたリアクタンス性負荷を駆動するに当たって、
　リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
　この検出した遅延量に基づいて駆動部を制御する、
　リアクタンス性負荷の駆動方法。
［１５］制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
　を備えるリアクタンス性負荷の駆動回路を有する電子機器。
　１・・・リアクタンス性負荷の駆動回路、２・・・制御線、３・・・リアクタンス性負荷、４・・・駆動部、５・・・遅延検出部、６・・・フィードバック制御部、１０・・・ＣＭＯＳイメージセンサ、１１，１１Ａ，１１Ｂ・・・半導体基板（チップ）、１２・・・画素アレイ部、１３・・・垂直駆動部、１４・・・カラム処理部、１５・・・水平駆動部、１６・・・出力回路部、１７・・・システム制御部、２０・・・単位画素、２１・・・フォトダイオード、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・ＦＤ部（フローティングディフュージョン部）、３１・・・スイッチ部、３２・・・アンプ部、３３・・・パッド部、３４・・・レベルシフタ、３５・・・電源部、１００・・・デジタルスチルカメラ、１０１・・・レンズ群、１０２・・・撮像部、１０３・・・ＤＳＰ回路（カメラ信号処理部）、１０４・・・フレームメモリ、１０５・・・表示装置、１０６・・・記録装置、１０７・・・操作系、１０８・・・電源系

Claims (15)

  1. 　制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
    　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
    　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
    　を備えるリアクタンス性負荷の駆動回路。
  2. 　遅延検出部は、駆動部が制御線に駆動信号を供給してから一定時間経過後の制御線の検出部位における信号レベルを基に遅延量を検出する、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  3. 　遅延検出部は、駆動部が制御線に駆動信号を供給してから、制御線の検出部位における信号レベルが一定量変動するまでに要する時間を基に遅延量を検出する、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  4. 　制御部は、電源部からリアクタンス性負荷に供給する供給電流を制御することによって駆動部の駆動能力を制御する、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  5. 　制御部は、電源部から駆動部の出力トランジスタに供給する電源電圧を制御することによって駆動部の出力電圧を制御する、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  6. 　制御部は、駆動部の出力トランジスタを駆動する信号のレベルを制御することによって駆動部の出力電圧を制御する、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  7. 　リアクタンス性負荷は、容量性リアクタンスである、
    　請求項１に記載のリアクタンス性負荷の駆動回路。
  8. 　リアクタンス性負荷は、光電変換部及び光電変換部の電荷を転送する転送ゲート部を含む単位画素が行列状に配置されて成る固体撮像装置における単位画素の転送ゲート部である、
    　請求項７に記載のリアクタンス性負荷の駆動回路。
  9. 　単位画素は、転送ゲート部によって転送される電荷を蓄積する蓄積部と、蓄積部をリセットするリセットゲート部とを有しており、
    　リアクタンス性負荷は、単位画素のリセットゲート部である、
    　請求項８に記載のリアクタンス性負荷の駆動回路。
  10. 　駆動部の制御を、画像出力を行っているときに並行して行う、
    　請求項８に記載のリアクタンス性負荷の駆動回路。
  11. 　駆動部の制御を、画像出力を行っていないときに行う、
    　請求項８に記載のリアクタンス性負荷の駆動回路。
  12. 　単位画素が配置される層と、駆動部、遅延検出部、及び、制御部が配置される層とが積層構造となっている、
    　請求項１０に記載のリアクタンス性負荷の駆動回路。
  13. 　制御線は、単位画素が行列状に配置されて成る画素アレイ部に画素行毎に配線されており、
    　駆動部は、画素アレイ部の一方側に配置され、制御線に対してその一方の端部から駆動信号を供給し、
    　遅延検出部は、画素アレイ部の他方側に配置され、制御線の他方の端部における駆動信号の遅延量を検出する、
    　請求項８に記載のリアクタンス性負荷の駆動回路。
  14. 　制御線に接続されたリアクタンス性負荷を駆動するに当たって、
    　リアクタンス性負荷を駆動する駆動信号を制御線の端部から供給し、
    　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出し、
    　この検出した遅延量に基づいて駆動部を制御する、
    　リアクタンス性負荷の駆動方法。
  15. 　制御線に接続されたリアクタンス性負荷を駆動する駆動信号を制御線の端部から供給する駆動部と、
    　制御線上における、駆動信号が与えられる端部から最も離れた部位での駆動信号の遅延量を検出する遅延検出部と、
    　遅延検出部が検出した遅延量に基づいて駆動部を制御する制御部と、
    　を備えるリアクタンス性負荷の駆動回路を有する電子機器。
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