JP7417906B2 - Adコンバータ、センサ処理回路、及びセンサシステム - Google Patents
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Description
本開示の別の一態様に係るADコンバータは、AD変換部と、出力部と、を備える。前記AD変換部は、逐次比較型AD変換器を含み、第1ビット数の第1デジタルデータ、及び前記第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成する。前記出力部は、前記第1デジタルデータである第1出力情報、及び前記第2デジタルデータに基づいた第2出力情報、を出力する。前記出力部は、前記第1出力情報を出力する前に、前記第2出力情報を出力する。前記AD変換部は、前記逐次比較型AD変換器と、前記逐次比較型AD変換器の後段に設けられたΔΣ型AD変換器と、を含む。前記第2デジタルデータは、前記逐次比較型AD変換器が生成するデジタルデータの上位ビットである。
(1)構成
図1に、本実施形態に係るADコンバータ1(AD:Analogto Digital)を備えるセンサシステム100のブロック図を示す。
本実施形態のADコンバータ1の動作例について、図3を参照して説明する。
以下、本実施形態のADコンバータ1の変形例について説明する。
上述した例では、出力部42は、第2出力情報として、判定部3の判定結果を示す1ビットのデジタルデータを出力するように構成されていたが、これに限らない。出力部42は、第2出力情報として、第2デジタルデータを出力するように構成されていてもよい。
上述した例では、所定条件は、第2デジタルデータが閾値Th1以上である、という条件であった。つまり、第2デジタルデータが閾値Th1を1回でも超えると、所定条件が満たされていると判定されていた。しかし、所定条件は、上記の条件に限らない。
第3変形例に係るADコンバータ1について、図4を参照して説明する。
第4変形例に係るADコンバータ1について、図5を参照して説明する。
上述した例では、第1AD変換器21は、ΔΣ型AD変換器であったが、これに限らず、他のAD変換アーキテクチャのAD変換器(例えば、フラッシュ型AD変換器等)であってもよい。
第1態様に係るADコンバータ(1)は、AD変換部(2)と、出力部(42)と、を備える。AD変換部(2)は、逐次比較型AD変換器(第2AD変換器22)を含み、第1ビット数の第1デジタルデータ、及び第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成する。出力部(42)は、第1デジタルデータである第1出力情報、及び第2デジタルデータに基づいた第2出力情報、を出力する。出力部(42)は、第1出力情報を出力する前に、第2出力情報を出力する。
2 AD変換部
21 第1AD変換器(ΔΣ型AD変換器)
22 第2AD変換器(逐次比較型AD変換器)
23A,23B デジタルフィルタ
231A,231B 第1フィルタ
232A,232B 第2フィルタ
42 出力部
10 センサ処理回路
100 センサシステム
101 センサ
200 制御回路
Claims (10)
- 逐次比較型AD変換器を含み、第1ビット数の第1デジタルデータ、及び前記第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成するAD変換部と、
前記第1デジタルデータである第1出力情報、及び前記第2デジタルデータに基づいた第2出力情報、を出力する出力部と、を備え、
前記出力部は、前記第1出力情報を出力する前に、前記第2出力情報を出力し、
前記第2出力情報は、前記第2デジタルデータに対する所定条件の判定結果を含み、
前記所定条件は、前記第2デジタルデータが閾値以上である回数が、所定回数以上である、という条件である、
ADコンバータ。 - 前記第2デジタルデータは、前記第1デジタルデータの上位ビットである、
請求項1に記載のADコンバータ。 - 前記出力部は、前記所定条件が満たされた場合、前記第2出力情報として、前記第2デジタルデータを出力する、
請求項1又は2に記載のADコンバータ。 - 前記所定条件は、前記所定回数以上連続して、前記第2デジタルデータが前記閾値以上である、という条件である、
請求項1~3のいずれか1項に記載のADコンバータ。 - 前記AD変換部は、前記逐次比較型AD変換器と、前記逐次比較型AD変換器の後段に設けられたΔΣ型AD変換器と、を含む、
請求項1~4のいずれか1項に記載のADコンバータ。 - 前記AD変換部は、前記ΔΣ型AD変換器の出力をフィルタ処理するデジタルフィルタを更に備え、
前記デジタルフィルタは、
前記ΔΣ型AD変換器の出力をフィルタ処理することにより、前記第1デジタルデータを出力する第1フィルタと、
前記ΔΣ型AD変換器の出力をフィルタ処理することにより、前記第2デジタルデータを出力する第2フィルタと、を有する、
請求項5に記載のADコンバータ。 - 前記第2デジタルデータは、前記逐次比較型AD変換器が生成するデジタルデータの上位ビットである、
請求項5に記載のADコンバータ。 - 逐次比較型AD変換器を含み、第1ビット数の第1デジタルデータ、及び前記第1ビット数よりも小さい第2ビット数の第2デジタルデータを生成するAD変換部と、
前記第1デジタルデータである第1出力情報、及び前記第2デジタルデータに基づいた第2出力情報、を出力する出力部と、を備え、
前記出力部は、前記第1出力情報を出力する前に、前記第2出力情報を出力し、
前記AD変換部は、前記逐次比較型AD変換器と、前記逐次比較型AD変換器の後段に設けられたΔΣ型AD変換器と、を含み、
前記第2デジタルデータは、前記逐次比較型AD変換器が生成するデジタルデータの上位ビットである、
ADコンバータ。 - 請求項1~8のいずれか1項に記載のADコンバータを備えたセンサ処理回路であって、
前記ADコンバータは、センサからのアナログ信号をデジタル変換して制御回路に出力する、
センサ処理回路。 - 請求項9に記載のセンサ処理回路と、
前記センサと、を備える、
センサシステム。
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