CN113508534A - A/d转换器、传感器处理电路及传感器系统 - Google Patents

A/d转换器、传感器处理电路及传感器系统 Download PDF

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Abstract

本发明的目的是提供能够同时实现分辨率提高和延迟减小两者的A/D转换器、传感器处理电路及传感器系统。A/D转换器(1)设置有A/D转换单元(2)和输出单元(42)。A/D转换单元(2)包括第二A/D转换器(22)(逐次逼近型A/D转换器)，并且生成具有第一位数的第一数字数据和具有小于第一位数的第二位数的第二数字数据。输出单元(42)输出作为第一数字数据的第一输出信息和基于第二数字数据的第二输出信息。输出单元(42)在输出第一输出信息之前输出第二输出信息。

Description

A/D转换器、传感器处理电路及传感器系统
技术领域
本公开总体涉及模数转换器(A/D转换器)、传感器处理电路及传感器系统，更具体地涉及用于对模拟信号进行数字转换的A/D转换器、传感器处理电路及传感器系统。
背景技术
现有技术中已经提出了噪声整形逐次逼近寄存器(SAR)A/D转换器，以实现与Δ∑A/D转换器的分辨率一样高的分辨率同时又保持与SAR A/D转换器的功耗一样低的功耗(参见例如专利文献1)。
专利文献1的噪声整形SAR A/D转换器具有将集成电路设置为用于正常的SAR A/D转换器的附加组成元件的配置。在专利文献1的噪声整形SAR A/D转换器中，在对最低有效位(LSB)执行逐次比较操作之后，电容式模数转换器(DAC)的残留电压经历积分操作，并且所产生的积分值在下次执行采样时被反馈，因此允许输出数据具有噪声整形特性。
为了提高A/D转换器的输出数据的分辨率，使数字转换处理完成要花费很长时间，因此引起延迟的增加。
引用列表
专利文献
专利文献1：JP 2017-147712 A
发明内容
结合上述背景，本公开的目标因此是提供A/D转换器、传感器处理电路及传感器系统，它们均对实现较高分辨率和较低延迟做出贡献。
根据本公开的一个方面的A/D转换器包括A/D转换单元和输出单元。所述A/D转换单元包括逐次逼近寄存器A/D转换器，并且生成具有第一位数的第一数字数据和具有第二位数的第二数字数据，其中，所述第二位数小于所述第一位数。所述输出单元提供作为所述第一数字数据的第一输出信息，并且还提供基于所述第二数字数据的第二输出信息。所述输出单元在提供所述第一输出信息之前提供所述第二输出信息。
根据本公开的另一方面的传感器处理电路是包括所述A/D转换器的传感器处理电路。所述A/D转换器将来自传感器的模拟信号转换成数字数据并且向控制电路输出所述数字数据。
根据本公开的又一方面的传感器系统包括所述传感器处理电路和所述传感器。
附图说明
图1是包括根据本公开的示例性实施例的A/D转换器的传感器系统的框图；
图2示出了由传感器系统中的传感器输出的模拟信号的波形；
图3示出了A/D转换器如何操作；
图4是包括根据本公开的示例性实施例的第三变型的A/D转换器的传感器系统的框图；以及
图5是包括根据本公开的示例性实施例的第四变型的A/D转换器的传感器系统的框图。
具体实施方式
要注意，要在下面描述的实施例及其变型仅是本公开的示例并且不应该被解释为限制。相反，示例性实施例及其变型可以根据设计选择或任何其他因素，在不背离本公开的真实精神和范围的情况下容易地以各种方式修改。
[实施例]
(1)配置
图1是包括根据示例性实施例的A/D转换器(模数转换器)1的传感器系统100的框图。
根据该实施例的A/D转换器1用在传感器系统100的模拟前端(传感器处理电路10)中，并且配置为将由传感器101提供的模拟信号转换成数字数据。
传感器处理电路10包括A/D转换器1和放大器11，对由传感器101提供的信号执行信号处理，并且向控制电路200输出如此处理的信号。
传感器系统100包括传感器101和传感器处理电路10。
传感器101配置为检测测量对象的物理量或其变化的幅度。传感器101向传感器处理电路10输出模拟信号(参见图2)，该模拟信号的幅度由基于检测结果的电压值表示。也就是说，传感器101用作用于输出模拟信号的信号输出单元。传感器处理电路10将由传感器101提供的模拟信号转换成数字数据并且向控制电路200输出该数字数据。
在该实施例中，传感器系统100例如可应用于诸如汽车之类的移动载具。在这种情况下，传感器101可以被实现为用于检测作为测量对象的移动载具的加速度的加速度传感器。接收由传感器101检测的结果的控制电路200可以被实现为作为安装在汽车上的一个车载设备的电子控制单元(ECU)。然而，这仅是示例并且不应该被解释为限制。传感器101不一定是加速度传感器，而是例如也可以是陀螺仪传感器、压力传感器或运动传感器。此外，传感器系统100也可应用于不同类型的设备，而不是诸如汽车之类的移动载具。
传感器处理电路10是用于对由传感器101提供的模拟信号执行信号处理并且向控制电路200输出所产生的数据的模拟前端。
传感器处理电路10包括A/D转换器1和放大器11。
放大器11配置为放大由传感器101提供的模拟信号。放大器11接收作为传感器101的输出信号的模拟信号。放大器11根据预定的放大系数放大输入模拟信号的幅度，并且向连接到放大器11之后的A/D转换器1输出具有经放大的幅度的信号。
A/D转换器1包括A/D转换单元2、判定单元3、输入单元41和输出单元42。A/D转换器1将模拟信号的幅度转换成具有规定的位(bit)数的数字数据并向控制电路200输出如此获得的数字数据。在该实施例中，A/D转换器1可以配置为例如输出21位数字数据。要注意，由A/D转换器1输出的数字数据的位数不一定是21位。
输入单元41电连接到放大器11。输入单元41经由放大器11接收作为传感器101的输出信号的模拟信号。
A/D转换单元2包括第一A/D转换器21、第二A/D转换器22和数字滤波器23。第一A/D转换器21和第二A/D转换器22具有相互不同的A/D转换结构并且级联(即，串联连接)。第二A/D转换器22布置在第一A/D转换器21之前。也就是说，根据该实施例的A/D转换器1是具有多个A/D转换结构的混合A/D转换器。
第二A/D转换器22被实现为逐次逼近寄存器(SAR)A/D转换器。第二A/D转换器22包括电容式数模(D/A)转换器。电容式D/A转换器包括多个电容器(电容元件)。每个电容器具有电连接到输入单元41的一端和选择性地电连接到第一电压源或第二电压源中的一个的另一端。第一电压源和第二电压源具有相互不同的输出电压。
第二A/D转换器22逐次且重复地执行将模拟信号的幅度电压与由电容式D/A转换器生成的电压进行比较的操作，由此生成多位数字数据。具体地，A/D转换单元2包括比较器和逐次逼近寄存器控制电路。比较器将由输入单元41接收的输入电压(即，模拟信号的幅度)与由电容式D/A转换器生成的电压(用于比较的参考电压)进行比较。然后，逐次逼近寄存器控制电路基于由比较器做出的比较的结果来生成下一位的逐次比较控制信号，并且向电容式D/A转换器输出该控制信号。根据逐次比较控制信号，电容式D/A转换器的每个电容器使其另一端选择性地电连接到第一电压源或第二电压源中的一个。第二A/D转换器22重复地执行这种逐次比较操作，由此生成多位数字数据。在该实施例中，例如，第二A/D转换器22生成9位数字数据。
第一A/D转换器21被实现为Δ∑A/D转换器。第一A/D转换器21包括减法器、积分器、量化器和D/A转换器，并且执行Δ∑调制。减法器被实现为差分放大器。减法器接收参考信号和在由第二A/D转换器22执行逐次比较操作之后的电容式D/A转换器的残留电压(与量化噪声相对应)。减法器从残留电压中减去参考信号。积分器通过将由减法器获得的计算结果加在一起来计算累积值。量化器通过将由积分器获得的结果与参考信号进行比较来确定1位数字值。由量化器如此获得的结果输出到布置在第一A/D转换器21之后的数字滤波器23并且输出到D/A转换器。D/A转换器被实现为1位D/A转换器，并且基于由量化器获得的结果来确定要反馈到减法器的参考信号。
可选地，第一A/D转换器21也可以被实现为包括多个减法器和多个积分器的高阶Δ∑A/D转换器。第一A/D转换器21的阶数越高，则生成量化噪声的频率范围可能越高。这使转换精度提高。
数字滤波器23对第一A/D转换器21的输出执行滤波处理。数字滤波器23将带宽限制功能和抽取(decimation)功能作为其用于滤波处理的功能。被实现为Δ∑A/D转换器的第一A/D转换器21的输出包括由量化噪声的噪声整形生成的RF噪声，并且因为过采样而具有比其原始采样频率更高的数据速率。因此，数字滤波器23通过使用带宽限制功能而减小RF噪声，并且还通过使用抽取功能而降低数据速率。数字滤波器23通过对第一A/D转换器21的1位的输出执行滤波处理而生成多位数字数据。在该实施例中，数字滤波器23例如通过对第一A/D转换器21的输出执行滤波处理而生成12位数字数据。
A/D转换单元2生成21位(表示第一位数)数字数据(与第一数字数据相对应)，其中，高位是由第二A/D转换器22生成的9位数字数据，并且低位是由第一A/D转换器21和数字滤波器23生成的12位数字数据。
判定单元3确定作为A/D转换单元2的输出数据提供的数字数据中的组成高位的数字数据(与第二数字数据相对应)是否满足预定条件。如本文所使用的，预定条件是第二数字数据等于或大于门限值Th1(参见图2)。第二数字数据是由第二A/D转换器22生成的9位数字数据中的组成3个最高有效位(表示第二位数)的数字数据。也就是说，第二数字数据由通过第二A/D转换器22生成的数字数据的高位组成。门限值Th1由3位数字数据表示。
在该实施例中，传感器101被实现为作为安装在汽车中的一个车载设备的加速度传感器。基于当汽车碰撞时所产生的加速度来设置门限值Th1。因此，如果由传感器101检测到的加速度等于或大于门限值Th1，则可以做出汽车应该已经碰撞的判定。
判定单元3从A/D转换单元2获取第二数字数据。换言之，第二A/D转换器22向判定单元3输出由3个最高有效位组成的数字数据(与第二数字数据相对应)。在该情况下，每次第二A/D转换器22执行逐次比较操作时，第二A/D转换器22从最高有效位(MSB)起按照降序逐位地确定各个值。当第二A/D转换器22执行逐次比较操作三次时，第二A/D转换器22向判定单元3输出如此生成的由3位组成的第二数字数据。也就是说，在结束生成9位数字数据之前，第二A/D转换器22向判定单元3输出第二数字数据。
判定单元3生成1位数字数据(与第二输出信息相对应)，该1位数字数据指示与预定条件是否满足有关的判定的结果。也就是说，判定单元3基于第二数字数据和门限值Th1之间的比较的结果而生成1位数字数据。例如，如果第二数字数据等于或大于门限值Th1，则判定单元3可以将输出值设置为“1”。另一方面，如果第二数字数据小于门限值Th1，则判定单元3可以将输出值设置为“0”。也就是说，判定单元3生成位数比第二数字数据的位数小的数据作为第二输出信息。
输出单元42具有多个输出端口，并且向控制电路200提供第一输出信息和第二输出信息。第一输出信息是由A/D转换单元2生成的21位(表示第一位数)的第一数字数据。第二输出信息是基于由A/D转换单元2生成的3位(表示第二位数)的第二数字数据的信息。在该实施例中，第二输出信息是由判定单元3生成的1位数字数据。也就是说，第二输出信息包括与第二数字数据是否满足预定条件有关的判定的结果。
输出单元42向控制电路200提供21位的第一输出信息(与第一数字数据相对应)和1位的第二信息。输出单元42具有针对21位的第一输出信息和1位的第二输出信息分别提供的22个输出端口。
在该实施例中，形成第二输出信息的基础的第二数字数据是由第二A/D转换器22生成的9位数字数据中的3个最高有效位，并且在第二A/D转换器22结束生成9位数字数据之前将第二数字数据输出到判定单元3。同时，在第二A/D转换器22生成9位数字数据之后，通过由第一A/D转换器21执行的Δ∑调制以及由数字滤波器23执行的滤波处理来生成第一数字数据。由第一A/D转换器21执行的Δ∑调制和由数字滤波器23执行的滤波处理比由判定单元3执行的第二数字数据的判定处理花费更长的时间。因此，第二输出信息在第一输出信息之前生成。输出单元42在提供第一输出信息之前提供第二输出信息。也就是说，第二输出信息的延迟(时延)小于第一输出信息的延迟。
(示例性操作)
将参考图3描述根据该实施例的A/D转换器1的示例性操作。
假设在时刻t0，输入单元41接收幅度大于门限值Th1的模拟信号。
A/D转换单元2的第二A/D转换器22通过重复地执行逐次比较操作而生成多位数字数据。
接着，在时刻t1，第二A/D转换器22结束生成3位数字数据(与第二数字数据相对应)并且向判定单元3输出该数字数据。在该示例性操作中，通过将模拟信号转换成数字数据所获得的第二数字数据大于门限值Th1。因此，判定单元3判定第二数字数据满足预定条件。输出单元42向控制电路200输出由判定单元3做出的判定的结果(1位数字数据)作为第二输出信息。要注意，严格而言，例如，在第二A/D转换器22生成了第二数字数据时的时刻和输出单元42提供第二输出信息时的时刻之间由判定单元3执行的判定处理和由输出单元42执行的信号处理引起了时间滞后。然而，该时间滞后不明显，因此在该示例中忽略。
接着，在时刻t2，第二A/D转换器22结束执行逐次比较操作，以生成9位数字数据。然后，第一A/D转换器21开始执行Δ∑调制。同时，数字滤波器23开始对第一A/D转换器21的输出执行滤波处理。
然后，在时刻t3处，数字滤波器23结束执行滤波处理。也就是说，结束生成21位的第一数字数据，该21位的第一数字数据中的高位由通过第二A/D转换器22生成的9位数字数据来定义，并且低位由通过第一A/D转换器21和数字滤波器23生成的12位数字数据来定义。输出单元42向控制电路200提供第一数字数据，作为第一输出信息。要注意，严格而言，在数字滤波器23结束正在执行的第一滤波处理时的时刻和输出单元42提供第一输出信息时的时刻之间由输出单元42执行的信号处理引起了时间滞后。然而，该时间滞后不明显，因此在该示例中忽略。
例如，假设A/D转换单元2具有1MHz的操作时钟频率。在这种情况下，第二A/D转换器22花费三个时钟周期来生成3位的第二数字数据。因此，从时刻t0到提供第二输出信息时的时刻t1的时间段T1具有大约3μs的长度。
此外，第二A/D转换器22花费九个时钟周期来生成9位数字数据。因此，从时刻t0到第二A/D转换器22生成9位数字数据时的时刻t2的时间段T2具有大约9μs的长度。
此外，数字滤波器23花费1024个时钟周期来对第一A/D转换器21的输出执行滤波处理。因此，从时刻t0到提供第一输出信息时的时刻t3的时间段T3具有大约1ms的长度。
如可以看到的，根据该实施例的A/D转换器1在提供第一输出信息之前提供第二输出信息。与形成第二输出信息的基础的第二数字数据相比，作为第一输出信息的第一数字数据具有较高分辨率(即，更大的位数)，但是引起更高的延迟。换言之，与第一数字数据相比，第二数字数据具有较低的分辨率，但是引起了更低的延迟。这允许根据该实施例的A/D转换器1提供具有较高分辨率的第一输出信息和引起较低延迟的第二输出信息，因此对使输出数据具有较高分辨率和较低延迟做出贡献。
此外，控制电路200可以在接收(与第一输出信息相对应的)具有较高分辨率的第一数字数据之前接收基于具有较低分辨率的第二数字数据的第二输出信息。在该实施例中，第二输出信息包括与第二数字数据是否满足预定条件(即，第二数字数据是否等于或大于门限值Th1)有关的判定的结果。这允许控制电路200在接收第一输出信息(第一数字数据)之前检测出模拟信号具有等于或大于门限值Th1的幅度的异常状态。因此，控制电路200可以更快速地执行在出现任何异常状态时要执行的操作。也就是说，这对提高从异常状态出现时的时刻到控制电路200开始执行其应对异常的操作时的时刻的控制电路200的响应能力做出了贡献。
此外，控制电路200可以独立于第二输出信息而接收(与第一输出信息相对应的)具有较高分辨率的第一数字数据，因此，可以基于第一数字数据对控制对象进行准确的控制。
(变型)
接着，将描述根据示例性实施例的A/D转换器1的变型。
(第一变型)
在上述示例中，输出单元42配置为输出指示由判定单元3做出的判定结果的1位数字数据，以作为第二输出信息。然而，这仅是示例并且不应该被解释为限制。备选地，输出单元42还可以配置为输出第二数字数据作为第二输出信息。
在该变型中，判定单元3将由第二A/D转换器22提供的第二数字数据与门限值Th1进行比较。然后，当发现第二数字数据等于或大于第一门限值Th1时(即，如果预定条件满足)，判定单元3向输出单元42输出第二数字数据。
如果输出单元42从判定单元3接收到第二数字数据，则输出单元42向控制电路200输出第二数字数据。也就是说，如果预定条件满足，则输出单元42提供第二数字数据作为第二输出信息。
通过使用与21位的第一数字数据中的3个最高有效位相对应的3个输出端口，输出单元42输出(与第二输出信息相对应的)3位的第二数字数据。也就是说，输出单元42比第一数字数据更早地仅输出由第一数字数据中的3个最高有效位组成的第二数字数据(与第二输出信息相对应)。因此，用于提供第一输出信息(与第一数字数据相对应)的21个输出端口中的一些也用作用于提供第二输出信息的输出端口。这消除了对于设置仅用于提供第二输出信息的专用输出端口的需求，因此对简化配置做出贡献。
此外，如果预定条件满足，则输出单元42提供第二数字数据作为第二输出信息。然而，这仅是示例并且不应该被解释为限制。
备选地，输出单元42可以从第二A/D转换器22获取第二数字数据并且输出第二数字数据作为第二输出信息，而与预定条件是否满足无关。也就是说，输出单元42在每个预定的采样周期交替且重复地提供作为第二数字数据的第二输出信息以及作为第一数字数据的第一输出信息。该配置消除了对使用判定单元3的需求，因此对简化配置做出贡献。
(第二变型)
在上述示例中，预定条件是第二数字数据应该等于或大于门限值Th1。也就是说，即使第二数字数据超过门限值Th1一次，也做出满足了预定条件的判定。然而，预定条件不一定是这样的条件。
预定条件还可以是第二数字数据应该保持等于或大于门限值Th1连续至少规定的次数。规定的次数可以是例如三次、五次或任意其他多次。
判定单元3将第二数字数据与门限值Th1进行比较，并且当发现第二数字数据等于或大于门限值Th1时增加计数器的计数。此外，如果判定单元3发现第二数字数据等于或大于门限值Th1并且计数器的计数小于规定的次数，则A/D转换单元2中途取消A/D转换处理。也就是说，A/D转换单元2取消第一数字数据的生成。然后，A/D转换单元2将新输入的模拟信号的幅度转换成数字值，由此生成第二数字数据。要注意，如果第二数字数据小于门限值Th1，则判定单元3重置计数器的计数。
然后，判定单元3将第二数字数据与门限值Th1进行比较。如果第二数字数据等于或大于门限值Th1并且计数器的计数已经达到规定的次数，则判定单元3经由输出单元42向控制电路200输出指示比较结果的1位数字数据或第二数字数据。也就是说，如果第二数字数据保持等于或大于门限值Th1连续至少规定的次数，则输出单元42向控制电路200提供第二输出信息。如果判定单元3已经判定第二数字数据等于或大于门限值Th1并且计数器的计数已经达到规定的次数，则A/D转换单元2生成第一数字数据而不是中途取消A/D转换处理，并且经由输出单元42向控制电路200输出第一数字数据。
这防止如下情况发生：即便例如由于噪声而偶然地使第二数字数据变得等于或大于门限值Th1，也提供第二输出信息。因此，控制电路200可以减少错误地检测模拟信号的幅度变得等于或大于门限值Th1的异常状态的可能性。
要注意，预定条件不一定要求第二数字数据应该保持等于或大于门限值Th1连续至少规定的次数。也就是说，预定条件还可以是第二数字数据应该等于或大于门限值Th1至少规定的次数。例如，预定条件还可以是在预定的时间段期间第二数字数据应该等于或大于门限值Th1至少规定的次数。备选地，预定条件还可以是在特定的次数中第二数字数据应该等于或大于门限值Th1至少规定的次数。
(第三变型)
将参考图4描述根据第三变型的A/D转换器1。
第三变型的具有与上述实施例的A/D转换器1的对应组成元件相同的功能的任意组成元件将通过与该对应组成元件相同的附图标记指定，并且在本文中在适当时省略了其描述。
根据该变型的A/D转换器1包括：包括第一滤波器231A和第二滤波器232A的数字滤波器23A。
第一滤波器231A和第二滤波器232A并联连接。第一滤波器231A和第二滤波器232A中的每一个从第一A/D转换器21接收1位数字数据。
第一滤波器231A和第二滤波器232A中的每一个对第一A/D转换器21的输出执行滤波处理。第一滤波器231A和第二滤波器232A中的每一个将带宽限制功能和抽取功能作为其用于滤波处理的功能。换言之，第一滤波器231A和第二滤波器232A中的每一个包括低通滤波器和抽取滤波器。
第一滤波器231A和第二滤波器232A中的每一个通过对第一A/D转换器21的输出执行滤波处理而生成多位数字数据。第二滤波器232A具有比第一滤波器231A更低的分辨率。在该变型中，第一滤波器231A通过对第一A/D转换器21的输出执行滤波处理而生成12位数字数据。另一方面，第二滤波器232A通过对第一A/D转换器21的输出执行滤波处理而生成3位数字数据。
输出单元42提供作为第一输出信息的21位(表示第一位数)数字数据(与第一数字数据相对应)，其中的高位是由第二A/D转换器22生成的9位数字数据并且低位是由第一A/D转换器21和第一滤波器231A生成的12位数字数据。此外，A/D转换单元2还提供作为第二输出信息的12位(表示第二位数)数字数据(与第二数字数据相对应)，其中的高位是由第二A/D转换器22生成的9位数字数据并且低位是由第一A/D转换器21和第二滤波器232A生成的3位数字数据。第二数字数据是第一数字数据的高位。
在该示例中，由第二滤波器232A生成的数字数据具有比由第一滤波器231A生成的数字数据更低的分辨率。因此，第二滤波器232A需要比第一滤波器231A更短的滤波处理时间。因此，第二数字数据(与第二输出信息相对应)比第一数字数据(与第一输出信息相对应)更早地生成并且向控制电路200输出。也就是说，第二输出信息的延迟小于第一输出信息的延迟。
可选地，第一滤波器231A和第二滤波器232A可以配置为，使由第二滤波器232A生成的数字数据具有比由第一滤波器231A生成的数字数据更少的有效位数。如本文中使用的，“有效位数”根据被实现为Δ∑A/D转换器的第一A/D转换器21的过采样速率与第一滤波器231A或第二滤波器232A的输出数据速率之间的比率(即，抽取比率)来获得。由第二滤波器232A生成的数字数据具有比由第一滤波器231A生成的数字数据更少的有效位数。因此，第二滤波器232A需要比第一滤波器231A更短的滤波处理时间。因此，第二数字数据(与第二输出信息相对应)比第一数字数据(与第一输出信息相对应)更早地生成并且向控制电路200输出。也就是说，第二输出信息的延迟小于第一输出信息的延迟。
(第四变型)
将参考图5描述根据第四变型的A/D转换器1。
第四变型的具有与上述实施例或变型的A/D转换器1的对应组成元件相同的功能的任意组成元件将通过与该对应组成元件相同的附图标记指定，并且在本文中在适当时省略了其描述。
根据该变型的A/D转换器1包括：包括第一滤波器231B和第二滤波器232B的数字滤波器23B。
第一滤波器231B和第二滤波器232B串联连接。第二滤波器232B布置在第一滤波器231B之前，并且从第一A/D转换器21接收1位数字数据。
第二滤波器232B通过对第一A/D转换器21的输出执行滤波处理而生成3位数字数据。第二滤波器232B向第一滤波器231B和输出单元42输出3位数字数据。
第一滤波器231B通过对由第二滤波器232B提供的3位数字数据执行滤波处理而生成12位数字数据。也就是说，在该变型中，第二滤波器232B对第一A/D转换器21的输出执行初级滤波处理，并且第一滤波器231B对第一A/D转换器21的输出执行次级滤波处理。作为由第二滤波器232B执行的初级滤波处理的结果，生成了由3个高位组成的数字数据。作为由第一滤波器231B执行的次级滤波处理的结果，生成了由9个低位组成的数字数据。第一滤波器231B向输出单元42输出12位数字数据，该12位数字数据是通过初级滤波处理生成的3个高位的数字数据和通过次级滤波处理生成的9个低位的数字数据的组合。
输出单元42提供作为第一输出信息的21位(表示第一位数)数字数据(与第一数字数据相对应)，其中的高位是由第二A/D转换器22生成的9位数字数据并且低位是由第一A/D转换器21和第一滤波器231B生成的12位数字数据。此外，A/D转换单元2还提供作为第二输出信息的12位(与第二位数相对应)数字数据(与第二数字数据相对应)，其中的高位是由第二A/D转换器22生成的9位数字数据并且低位是由第一A/D转换器21和第二滤波器232B生成的3位数字数据。第二数字数据是第一数字数据的高位。
在该变型中，A/D转换单元2的第一A/D转换器21的输出经历由第二滤波器232B执行的初级滤波处理并且经历由第一滤波器231B执行的次级滤波处理。因此，第二数字数据(与第二输出信息相对应)比第一数字数据(与第一输出信息相对应)更早地生成并且向控制电路200输出。也就是说，第二输出信息的延迟小于第一输出信息的延迟。
(其他变型)
在上述示例中，第一A/D转换器21被实现为Δ∑A/D转换器。然而，这仅是示例并且不应该被解释为限制。备选地，第一A/D转换器21也可以被实现为具有任何其他A/D转换结构的A/D转换器(例如，快速A/D转换器)。
此外，在上述示例中，A/D转换器1被实现为具有多个A/D转换结构的混合A/D转换器。然而，这仅是示例并且不应该被解释为限制。备选地，A/D转换器1还可以具有单个A/D转换结构(即，可以是逐次逼近寄存器A/D转换器)。
(概括)
一种根据第一方面的A/D转换器(1)，包括：A/D转换单元(2)和输出单元(42)。A/D转换单元(2)包括逐次逼近寄存器A/D转换器(第二A/D转换器22)，并且生成具有第一位数的第一数字数据和具有第二位数的第二数字数据，其中，所述第二位数小于所述第一位数。输出单元(42)提供作为所述第一数字数据的第一输出信息，并且还提供基于所述第二数字数据的第二输出信息。输出单元(42)在提供所述第一输出信息之前提供所述第二输出信息。
该方面实现了提供具有较高分辨率的第一输出信息和引起较低延迟的第二输出信息，因此对使输出数据具有较高分辨率和较低延迟两者做出贡献。
在根据可以结合第一方面实现的第二方面的A/D转换器(1)中，所述第二数字数据是所述第一数字数据的高位。
该方面实现了部分地共同执行的用于生成所述第一数字数据的处理和用于生成所述第二数字数据的处理。
在根据可以结合第一方面或第二方面实现的第三方面的A/D转换器(1)中，所述第二输出信息包括与关于所述第二数字数据的预定条件是否满足有关的判定的结果。
该方面对减少第二输出信息的位数做出贡献。
在根据可以结合第三方面实现的第四方面的A/D转换器(1)中，当所述预定条件满足时，输出单元(42)提供所述第二数字数据作为所述第二输出信息。
该方面实现了根据是否提供所述第二输出信息来确定所述预定条件是否满足。
在根据可以结合第三方面或第四方面实现的第五方面的A/D转换器(1)中，所述预定条件是所述第二数字数据等于或大于门限值(Th1)至少规定的次数。
该方面可以减少做出与预定条件是否满足有关的错误判定的可能性。
在根据可以结合第五方面实现的第六方面的的A/D转换器(1)中，所述预定条件是所述第二数字数据保持等于或大于门限值(Th1)连续至少规定的次数。
该方面可以减少做出与预定条件是否满足有关的错误判定的可能性。
在根据可以结合第一方面或第二方面实现的第七方面的A/D转换器(1)中，输出单元(42)提供第二数字数据作为第二输出信息。
该方面实现了交替地输出具有较高分辨率的第一数字数据和引起较低延迟的第二数字数据。
在根据可以结合第一至第七方面中的任意方面实现的第八方面的A/D转换器(1)中，A/D转换单元(2)包括：所述逐次逼近寄存器A/D转换器；以及布置在所述逐次逼近寄存器A/D转换器之后的Δ∑A/D转换器(第一A/D转换器21)。
该方面对使输出数据具有甚至是更高的分辨率做出贡献。
在根据可以结合第八方面实现的第九方面的A/D转换器(1)中，A/D转换单元(2)还包括：用于对所述Δ∑A/D转换器的输出执行滤波处理的数字滤波器(23A，23B)。数字滤波器(23A，23B)包括第一滤波器(231A，231B)和第二滤波器(232A，232B)。第一滤波器(231A，231B)通过对所述Δ∑A/D转换器的输出执行滤波处理而输出所述第一数字数据。第二滤波器(232A，232B)通过对所述Δ∑A/D转换器的输出执行滤波处理而输出所述第二数字数据。
该方面实现了通过由数字滤波器(23A，23B)执行的滤波处理来生成具有较高分辨率的第一数字数据和引起低延迟的第二数字数据。
在根据可以结合第八方面实现的第十方面的A/D转换器(1)中，所述第二数字数据是由所述逐次逼近寄存器A/D转换器生成的数字数据的高位。
该方面对使第二输出信息具有低延迟做出贡献。
一种根据第十一方面的传感器处理电路(10)，其是包括根据第一至第十方面中的任意方面的A/D转换器(1)的传感器处理电路。A/D转换器(1)将来自传感器(101)的模拟信号转换成数字数据并且向控制电路(200)输出所述数字数据。
该方面使A/D转换器(1)能够提供具有较高分辨率的第一输出信息和引起较低延迟的第二输出信息，因此对使输出数据具有较高分辨率和较低延迟两者做出贡献。
一种根据第十二方面的传感器系统(100)，包括：根据第十一方面的传感器处理电路(10)和传感器(101)。
该方面使传感器处理电路(10)的A/D转换器(1)能够提供具有较高分辨率的第一输出信息和引起较低延迟的第二输出信息，因此对使输出数据具有较高分辨率和较低延迟两者做出贡献。
附图标记列表
1 A/D转换器
2 A/D转换单元
21 第一A/D转换器(Δ∑A/D转换器)
22 第二A/D转换器(逐次逼近寄存器A/D转换器)
23A，23B 数字滤波器
231A，231B 第一滤波器
232A，232B 第二滤波器
42 输出单元
10 传感器处理电路
100 传感器系统
101 传感器
200 控制电路。

Claims (12)

1.一种A/D转换器，包括：
A/D转换单元，包括逐次逼近寄存器A/D转换器，并且配置为生成具有第一位数的第一数字数据和具有第二位数的第二数字数据，其中，所述第二位数小于所述第一位数；以及
输出单元，配置为提供作为所述第一数字数据的第一输出信息和基于所述第二数字数据的第二输出信息，
所述输出单元配置为在提供所述第一输出信息之前提供所述第二输出信息。
2.根据权利要求1所述的A/D转换器，其中：
所述第二数字数据是所述第一数字数据的高位。
3.根据权利要求1或2所述的A/D转换器，其中：
所述第二输出信息包括与关于所述第二数字数据的预定条件是否满足有关的判定的结果。
4.根据权利要求3所述的A/D转换器，其中：
所述输出单元配置为：当所述预定条件满足时，提供所述第二数字数据作为所述第二输出信息。
5.根据权利要求3或4所述的A/D转换器，其中：
所述预定条件是所述第二数字数据等于或大于门限值至少规定的次数。
6.根据权利要求5所述的A/D转换器，其中：
所述预定条件是所述第二数字数据保持等于或大于所述门限值连续至少所述规定的次数。
7.根据权利要求1或2所述的A/D转换器，其中：
所述输出单元配置为提供所述第二数字数据作为所述第二输出信息。
8.根据权利要求1至7中任一项所述的A/D转换器，其中：
所述A/D转换单元包括：所述逐次逼近寄存器A/D转换器；以及布置在所述逐次逼近寄存器A/D转换器之后的Δ∑A/D转换器。
9.根据权利要求8所述的A/D转换器，其中：
所述A/D转换单元还包括配置为对所述Δ∑A/D转换器的输出执行滤波处理的数字滤波器，并且
所述数字滤波器包括：
第一滤波器，配置为通过对所述Δ∑A/D转换器的输出执行滤波处理而输出所述第一数字数据；以及
第二滤波器，配置为通过对所述Δ∑A/D转换器的输出执行滤波处理而输出所述第二数字数据。
10.根据权利要求8所述的A/D转换器，其中：
所述第二数字数据是由所述逐次逼近寄存器A/D转换器生成的数字数据的高位。
11.一种传感器处理电路，包括根据权利要求1至10中任一项所述的A/D转换器，其中：
所述A/D转换器配置为将来自传感器的模拟信号转换成数字数据并且向控制电路输出所述数字数据。
12.一种传感器系统，包括：
根据权利要求11所述的传感器处理电路；以及
所述传感器。
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