CN207518571U - 模数转换器 - Google Patents

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Abstract

本实用新型涉及一种模数转换器，并且具体地，涉及基于时间残余的模数转换器。本实用新型所解决的技术问题是为信号转换提供增加的转换速率、改善的分辨率和改善的稳定时间，而无需与片上精度相符的电容器。所述ADC可利用两阶段转换过程将所述信号转换成粗位和精细位，从而将模拟信号转换为数字信号。所述ADC可生成时间残余信号并利用所述时间残余信号来确定所述精细位。本实用新型所实现的技术效果是为模数转换器提供改善的稳定时间、提高的分辨率和增加的转换速率。

Description

模数转换器
技术领域
本实用新型涉及模数转换器，并且具体地，涉及基于时间残余的模数转换器。
背景技术
模数转换器(ADC)在多种多样的电子设备和系统中用于将模拟信号转换成数字信号。一种因其简单实施方式而常用的ADC体系结构是单斜坡ADC。然而，常规单斜坡ADC受限于它们能够产生的分辨率位数，这是由于每增加一个分辨率位，计数器频率都会呈指数增大。
另一种常用的体系结构是两阶段斜坡ADC，其提取粗转换阶段的信号残余并使用该信号残余执行精细转换。然而，两阶段斜坡ADC也会遇到因粗转换阶段的稳定时间而引起的问题。具体地讲，两阶段斜坡ADC的转换速率受到限制，这是由于与粗阶段的阶梯波形相关联的稳定时间，尤其是当大量ADC连接到公共阶梯波形信号时，诸如在CMOS(互补金属氧化物半导体)图像感测集成电路中。
实用新型内容
本实用新型所解决的技术问题是为信号转换提供增加的转换速率、改善的分辨率和改善的稳定时间，而无需与片上精度相符的电容器。
ADC可利用两阶段转换过程将信号转换成粗位和精细位，从而将模拟信号转换为数字信号。ADC可生成时间残余信号并利用时间残余信号来确定精细位。
根据一个方面，一种能够接收第一信号和斜坡信号的模数转换器，包括：发生器电路，该发生器电路被配置成基于预先确定的时间间隔来生成第二信号；比较电路，该比较电路耦接到发生器电路并被配置成：将斜坡信号与第一信号和第二信号中的至少一者进行比较；并且基于斜坡信号与第一信号和第二信号中的至少一者之间的关系来生成输出；以及转换电路，该转换电路耦接到比较电路并被配置成基于第一信号来生成数字输出信号；其中预先确定的时间间隔是比较电路输出的变化与紧随所述变化之后的选通信号之间的时间。
在一个实施方案中，发生器电路包括：电流源；开关，该开关耦接到电流源并对比较电路输出作出响应；以及电容器，该电容器经由开关选择性地耦接到电流源，其中该电容器在预先确定的时间间隔期间充电以生成第二信号。
在一个实施方案中，转换电路包括：计数器电路，该计数器电路耦接到电流源和时钟信号，并且被配置成生成多个二进制数；以及第一存储设备，该第一存储设备耦接到计数器电路以接收多个二进制数并对比较电路输出作出响应，其中该第一存储设备根据比较电路输出来传输多个二进制数中的一个，并且其中所传输的二进制数表示第一信号的多个最低有效位。
在一个实施方案中，模数转换器还包括：第二存储设备，该第二存储设备耦接到计数器电路以接收多个二进制数并对比较电路输出作出响应，其中该第二存储设备根据比较电路输出来传输多个二进制数中的一个，并且其中所传输的二进制数表示第一信号的多个最高有效位；以及逻辑单元，该逻辑单元耦接到第一存储设备和第二存储设备并被配置成将最低有效位和最高有效位转换为对应的ADC输出值。
在一个实施方案中，模数转换器还包括同步电路，该同步电路耦接到：选通信号；校准信号和比较电路输出中的至少一者；以及转换电路；并且其中该同步电路对校准信号和比较电路输出中的至少一者作出响应，并且该同步电路根据选通信号将信号传输到转换电路。
在一个实施方案中，模数转换器还包括重置电路，该重置电路对重置信号作出响应，并且在校准阶段期间选择性地耦接到发生器电路。
根据另一个方面，一种能够接收第一信号和斜坡信号的模数转换器，包括：比较器、发生器电路和转换电路，该比较器耦接到第一信号和斜坡信号，并被配置成：将斜坡信号与第一信号和第二信号中的至少一者进行比较；并且基于斜坡信号与第一信号和第二信号中的至少一者之间的关系来生成输出；该发生器电路对比较器输出作出响应，包括：电流源以及电容器，该电容器选择性地耦接到该电流源，其中该电流源对该电容器充电预先确定的时间间隔以生成第二信号；该转换电路耦接到比较器并被配置成基于第一信号来生成数字输出信号，且包括：计数器电路、第一存储设备和第二第二存储设备；该计数器电路耦接到电流源和时钟信号并被配置成产生多个二进制数；该第一存储设备耦接到计数器电路以接收多个二进制数并对比较器输出作出响应，其中该第一存储设备根据比较器输出来传输第一二进制数，并且其中该第一二进制数表示第一信号的多个最低有效位；该第二存储设备耦接到计数器电路以接收多个二进制数并对比较器输出作出响应，其中该第二存储设备根据比较器输出传输第二二进制数，并且其中该第二二进制数表示第一信号的多个最高有效位。
在一个实施方案中，模数转换器还包括同步电路，该同步电路耦接到：选通信号；校准信号和比较器输出中的至少一者；以及转换电路；并且其中该同步电路对校准信号和比较器输出中的至少一者作出响应，并且该同步电路根据选通信号将信号传输到转换电路。
在一个实施方案中，预先确定的时间间隔是比较器输出的变化与紧随所述变化之后的选通信号之间的时间。
在一个实施方案中，模数转换器还包括对重置信号作出响应的重置电路，并且其中该重置电路在校准阶段期间选择性地耦接到发生器电路。
本实用新型所实现的技术效果是为模数转换器提供改善的稳定时间、提高的分辨率和增加的转换速率。
附图说明
当结合以下示例性附图考虑时，可参照具体实施方式更全面地了解本技术。在以下附图中，通篇以类似附图标记指代各附图当中的类似元件和步骤。
图1是根据本技术的示例性实施方案的模数转换器的框图；
图2是根据本技术的示例性实施方案的模数转换器的电路图；
图3是根据本技术的示例性实施方案的模数转换器的粗转换阶段的时序图；
图4是根据本技术的示例性实施方案的模数转换器的精细转换阶段的时序图；并且
图5是根据本技术的示例性实施方案的模数转换器的校准阶段的时序图。
具体实施方式
本技术可在功能块部件和各种加工步骤方面进行描述。这样的功能块可通过被配置成执行指定功能并且实现各种结果的任何数量的部件来实现。例如，本技术可采用可执行多种功能的各种半导体器件，诸如晶体管、电容器等。此外，本技术可结合任何数量的系统(诸如汽车、航空航天、成像和消费电子器件)实施，所述的这些系统仅为该技术的示例性应用。此外，本技术可采用用于信号采样、信号滤波、信号量化以及生成诸如时序信号、波形等各种信号的任何数量的常规技术。
根据本技术的各个方面的用于ADC 100的方法和装置可结合任何合适的电子系统(诸如成像系统、“智能设备”、可穿戴设备、消费电子器件等)一起操作。ADC 100可根据两阶段转换过程将模拟输入信号转换成数字输出信号。ADC 100还可执行自校准以提供准确的数字值。ADC 100可利用平滑波形及与时间间隔相对应的信号将模拟信号转换成粗位(即，最高有效位)和精细位(即，最低有效位)。ADC 100可包括执行自校准并使用两阶段转换过程将模拟信号转换成数字信号的任何合适的硬件和/或软件。例如，参见图1和图2，ADC 100可包括比较电路105、时间残余发生器电路110、同步电路115和转换电路120。ADC 100还可包括控制单元(未示出)以传输各种控制信号，诸如校准信号CALIB_IN、重置信号CALIB_RST和选通信号STR，和/或通过切换各种开关来激活各种模式，诸如转换模式或校准模式。
比较电路105比较两个输入值，例如两个电压值，并且根据这两个输入值之间的关系来输出单位值。例如，如果一个输入值大于另一个输入值，则比较电路105可输出数字“1”或“0”。比较电路105可包括具有负输入端子和正输入端子的常规比较器。
在示例性实施方案中，比较电路105可包括具有第一输入端子Cin1、第二输入端子Cin2和输出端子Cout的常规比较器205。第一输入端子Cin1可耦接到开关S6并与正输入端子相关联。开关S6可从控制单元接收信号并相应地作出响应。开关S6可将比较电路105选择性地耦接到两个输入信号之一，例如采样模拟输入电压Vin或来自时间残余发生器电路110的信号。第二端子Cin2可与负输入端子相关联，并且可耦接到斜坡信号，例如电压斜坡Vramp。可使用用于生成斜坡波形的任何合适的电路来生成斜坡信号。斜坡信号可具有平滑波形，并且可为线性或非线性的，例如斜坡波形可为指数型、抛物线型等。
比较电路105可将输入电压Vin与斜坡电压Vramp进行比较。比较电路105可初始输出数字“1”，并且在斜坡电压Vramp超过输入电压Vin时切换为数字“0”输出。输出端子Cout可分别经由开关S1,S2选择性地耦接到同步电路115和时间残余发生器电路110。每个开关S1,S2可包括对信号作出响应的任何合适的设备，诸如晶体管。例如，开关S1,S2可从控制单元接收信号并相应地作出响应。
同步电路115提供接收输入与传输输出之间的时间延迟，和/或防止亚稳态。例如，同步电路115可传输输出值，该输出值是输入值的延迟版本，其中时间延迟与诸如选通信号STR的信号同步。选通信号STR可包括同步到预定频率的脉冲时钟信号。在这种情况下，同步电路115确保时间延迟始终大于最小延迟dmin，但不大于该最小延迟dmin加上选通信号STR的总时间周期。最小延迟dmin可大于时间残余电路110中引起的时间延迟，以确保不对彼此靠近的输入样本重复这些输出代码，这可导致微分非线性误差。
同步电路115还可防止ADC 100进入亚稳状态。在亚稳状态中，ADC 100可能无法在适当电路操作所需的时间内停留于稳定的逻辑值。同步电路115可包括提供信号延迟和/或防止亚稳态的任何合适的硬件。
在各种实施方案中，同步电路115可接收选通信号STR，并且还可耦接到比较电路输出Cout或校准信号CALIB_IN之一。在示例性实施方案中，同步电路115可包括与第二触发器215级联的第一触发器210。每个触发器可包括常规触发器，诸如D触发器，其包括数据输入端子D、使能端子E和输出端子Q。触发器可串联耦接而形成主从触发器，其中第一触发器210的输出端子耦接到第二触发器215的数据输入，并且第二触发器215的使能端子耦接到反相器220。选通信号STR可耦接到每个触发器的使能端子以提供使触发器操作的时钟信号。在该布置中，第二触发器215仅响应于第一触发器210的变化而改变。选通信号STR可具有非对称的占空比，其中其脉冲宽度相对于该循环的总周期而言较小，并且脉冲宽度对应于最小延迟dmin。同样地，在最小延迟dmin之后，第二触发器215可将输入数据从第一触发器210传输到时间残余发生器电路110和/或转换电路120。第二触发器215的输出端子Q可耦接到时间残余发生器电路110，其中该时间残余发生器电路对输出信号作出响应。输出端子Q还可耦接到转换电路120，其中该转换电路对输出信号作出响应。
时间残余发生器电路110生成与和具体事件相关联的时间间隔成比例的电压。时间残余发生器电路110可包括用于根据具体输入和/或事件来生成电荷的任何合适的部件。例如，时间残余发生器电路110可包括耦接到一个或多个开关的电荷存储设备，其中这些开关对各种信号作出响应以将电荷存储设备充电到某电压电平或使电荷存储设备放电。
在示例性实施方案中，时间残余发生器电路110可包括存储电荷的电容器225、连接到电压源VDD以对电容器225充电的电流源I、以及对信号和/或事件作出响应以将电压源VDD耦接到存储设备225的各种开关。例如，时间残余发生器电路110可对比较电路输出Cout和/或同步电路输出SCout作出响应。时间残余发生器电路110可包括开关S3,S4,S5，以将电容器225耦接到电流源I、参考电压Vref和/或比较电路205，从而使电容器225放电。一个开关可对同步电路输出SCout作出响应，例如开关S4，而另一个开关可对比较电路输出Cout作出响应，例如开关S3。每个开关S3,S4,S5可包括对信号作出响应的任何合适的设备，诸如晶体管。例如，开关S3,S4,S5可从控制单元接收信号并相应地作出响应。
时间残余发生器电路110可经由开关S6选择性地耦接到比较电路105的第一端子Cin。例如，电容器225可选择性地耦接到比较电路105，其中比较电路105可将电容器两端的电压Vcap与斜坡电压Vramp进行比较。
转换电路120利用来自其他部件的信号和预定递增数字输入代码以将输入电压Vin转换为数字输出ADCout。例如，转换电路120可由来自比较电路105和同步电路115的信号使能，以锁存(存储)递增数字输入代码。存储于转换电路120中的数字输入代码可对应于输入电压Vin。转换电路120可包括被配置成对数据进行计数(例如，递增和/或递减)、锁存、相乘、相除和/或存储的任何合适的系统和/或设备。在示例性实施方案中，转换电路120可包括计数器电路135、最低有效位(LSB)电路125、最高有效位(MSB)电路130和逻辑单元140。
计数器电路135根据振荡信号和控制信号来生成顺序代码。计数器电路135可根据控制信号的具体值进行递增或递减计数。例如，计数器电路135可在施加正控制信号时递增计数，并且相反地，计数器电路135可在施加负或零值控制信号时递减计数。计数器电路135可输出含有任何位数的二进制数，并且该位数可根据具体应用进行选择。计数器电路135可包括用于计数的任何合适的系统和/或电路，例如计数器电路135可包括格雷码计数器。
在示例性实施方案中，计数器电路135耦接到时钟信号CLK，其中该时钟信号CLK在高态与低态之间振荡。时钟信号CLK可由时钟发生器(未示出)生成。计数器电路135在时钟信号CLK的每个脉冲处使二进制输出数递增或递减。
计数器电路135还可耦接到供电电压，诸如VDD或地电位，其中该供电电压控制计数器电路135是递增还是递减。在示例性实施方案中，计数器电路135在施加正电压诸如VDD时递增，并且在施加地电位时递减。计数器电路135可将二进制数传输到MSB电路130和LSB电路125。
MSB电路130确定最终数字输出代码的最高有效位(即，粗位)。MSB电路130可包括能够响应于预定信号而锁存值的任何电路。例如，MSB电路130可从计数器电路135接收二进制数，并且MSB电路130可响应于来自同步电路115的输出信号SCout而锁存。
在示例性实施方案中，MSB电路130可包括门控D锁存电路230。门控D锁存电路230可包括数据输入D和使能端子数据输入D可从计数器电路135接收二进制数，并且使能端子可接收同步电路输出SCout。当门控D锁存电路被使能(使能端子接收逻辑“0”)时，信号直接经过该电路从数据输入D传播到输出端子Q。在MSB电路130被锁存时传播到输出端子Q的二进制数可称为MSB输出(MSBout)，并且可传输到逻辑单元140。
LSB电路125确定最终数字输出代码的最低有效位(即，精细位)。LSB电路125可包括能够响应于预定信号而锁存值的任何电路。例如，LSB电路125可从计数器电路135接收二进制数，并且LSB电路125可响应于来自比较电路105的输出信号Cout而锁存。
在示例性实施方案中，LSB电路125可包括门控D锁存电路235。门控D锁存电路235可包括数据输入D和使能端子数据输入D可从计数器电路135接收二进制数，并且使能端子可接收比较电路输出Cout。当门控D锁存电路被使能(使能端子接收逻辑“0”)时，信号直接经过该电路从数据输入D传播到输出端子Q。在LSB电路125被锁存时传播到输出端子Q的二进制数可称为LSB输出(LSBout)，并且可传输到逻辑单元140。
在替代实施方案中，ADC 100可包括任何合适类型(诸如逐次逼近寄存器类型)的次级模数转换器(未示出)，以将来自时间残余发生器电路110的信号转换为精细位。例如，在时间残余发生器电路110包括电容器225的实施方案中，次级模数转换器可将电容器两端的电压Vcap转换成精细位。
逻辑单元140可存储二进制值，执行计算，合并位以形成最终二进制输出代码，并且将最终二进制代码转换为数字输出值。逻辑单元140可包括存储值的任何合适的电路和/或系统，例如逻辑单元140可包括存储各种数据和/或查找表的存储器设备。逻辑单元140还可包括执行诸如乘法和/或除法的计算的任何合适的电路和/或系统。逻辑单元140可分别耦接到MSB电路130和LSB电路125以获得粗位和精细位，并且可包括例如通过以下方式利用粗位和精细位来形成二进制代码的任何合适的电路和/或系统：使粗位和精细位相加以形成最终二进制代码，或相减。逻辑单元140还可包括将最终二进制代码转换为数字输出ADCout的任何合适的电路和/或系统。例如，逻辑单元140可包括用于存储与具体二进制代码相对应的预定输出值(以十进制形式表示)的量化器。
逻辑单元140还可移除ADC中的误差，诸如偏移误差、微分非线性误差、增益误差等，所有这些误差都可导致错误的ADC输出。例如，逻辑单元140可计算偏移误差，其表示为LSB数。偏移误差可被定义为理想输出代码与在考虑到具体参考电压的情况下的实际输出代码之间的差值。在理想情况下，偏移误差等于0。在示例性实施方案中，实际输出代码对应于在考虑到具体参考电压的情况下所生成的值(粗位值和/或精细位值)。逻辑单元140可在将最终二进制代码转换为数字输出ADCout之前从最终二进制代码减去偏移误差。
ADC 100还可包括清空时间残余生成电路110中生成和存储的任何电荷的重置电路145。重置电路可耦接到重置信号CALIB_RST和选通信号STR，其中重置电路145对重置信号CALIB_RST和选通信号作出响应。重置电路145根据重置信号CALIB_RST和选通信号STR的值来输出信号RSTout。重置电路145可选择性地耦接到时间残余发生器电路110。例如，重置电路145可经由诸如开关S2的开关耦接到时间残余发生器电路110。
在示例性实施方案中，重置电路145可包括置位-重置锁存电路，诸如具有一对交叉耦合NOR逻辑门的常规SR锁存电路240。重置电路145可包括两个输入端子R,S，其中一个输入端子接收重置信号CALIB_RST，例如端子S，并且另一个输入端子接收选通信号STR，例如端子R。重置电路145可包括输出端子Q，其中输出信号RSTout的值取决于重置信号CALIB_RST和选通信号STR的值。一般来讲，如果两个端子R和S都为低(例如，逻辑“0”)，则重置电路145处于保持状态。如果重置信号CALIB_RST脉冲为高(例如，逻辑“1”)而选通信号STR保持为低，则输出端子Q被强制为高，并在重置信号CALIB_RST返回到低时保持为高。类似地，如果选通信号STR脉冲为高而重置信号CALIB_RST保持为低，则输出端子Q被强制为低，并在选通信号STR返回到低时保持为低。
ADC 100使用两阶段转换过程将模拟输入信号转换为数字输出信号。第一阶段可包括粗转换阶段，并且第二阶段可包括精细转换阶段。例如，在一个实施方案中，粗转换阶段可与数字输出信号的最高有效位(粗位)相关联，而精细转换阶段可与数字输出信号的最低有效位(精细位)相关联。ADC 100可在粗转换阶段期间生成时间残余信号，并在精细转换阶段期间利用时间残余信号确定LSB。
在替代操作中，ADC 100可使用多阶段转换过程将模拟输入信号转换成数字输出信号以提高ADC的精确度。例如，对于16位ADC而言，ADC在两阶段转换过程的情况下可仅提供12位的精确度，但对于相同ADC而言，多转换过程可提供15位的精确度。ADC 100可执行任何合适数量的转换阶段。例如，ADC 100可执行三个阶段，包括一个粗转换阶段和两个精细转换阶段。在这种情况下，这两个精细转换阶段中的第一个阶段可产生最终二进制代码的中间位，其中该中间位可被定义为粗位之一或精细位之一。
在粗转换阶段期间，ADC将输入电压Vin转换成表示粗位的粗位值，并且生成时间残余信号。在示例性操作中，参见图1、图2和图3，最开始，比较器输出Cout为高，开关S3闭合，开关S4闭合，开关S5闭合，电容器225完全放电，并且同步电路115的输出为高。此外，计数器电路135将二进制数据传输到MSB电路130和LSB电路125。选通信号STR同步到计数器电路135的时钟输入CLK。耦接到输入电压Vin和斜坡电压Vramp的比较电路105将输入电压Vin与斜坡电压Vramp进行比较，并且比较电路105的输出根据斜坡电压Vramp是否大于输入电压Vin而改变。
在某一时间周期之后，斜坡电压Vramp超过输入电压Vin，并且比较电路输出Cout切换为低。当这种情况发生时，比较电路输出Cout变低，开关S4断开，并且电容器225开始线性地充电。同步电路115的输出在选通信号STR的下降沿处也变低，这紧随比较电路输出Cout变低之后发生。同步电路115的输出处的低值使开关S3断开，并且电容器两端的电压Vcap停止升高并保持恒定。基本上同时，当电容器225停止充电时，来自同步电路115的信号SCout使能MSB电路230，其中MSB电路230锁存(保存)在该具体时间存在的二进制值。在MSB电路130被使能的时间期间，计数器电路135将递增二进制代码传输到MSB电路130。锁存的二进制值对应于最终二进制代码的粗位。然后MSB电路230可将二进制值(MSBout)传输到逻辑单元140。
在粗转换阶段之后，ADC 100执行精细转换阶段，其中电容器225两端的电压被转换为表示精细位的精细位值。在示例性操作中，参见图1、图2和图4，开关S5断开，并且开关S6将时间残余发生器电路110的输出耦接到比较器105的输入。最开始，比较器输出为高。一段时间后，斜坡电压Vramp超过电容器两端的电压Vcap，并且比较电路105的输出Cout变低。当比较电路输出Cout为低时，LSB电路235被使能，其中LSB电路235锁存(保存)在该具体时间存在的二进制值。在LSB电路125被使能的时间期间，计数器电路135将递减二进制代码传输到LSB电路125。锁存的二进制值对应于最终二进制代码的精细位。然后LSB电路235可将二进制值(LSBout)传输到逻辑单元140。在精细转换阶段中，选通信号STR未被使用，因此可为空闲的。
然后逻辑单元140可合并粗位和精细位以形成最终二进制代码。例如，12位二进制代码可包括5个粗位(即，5个最右位)和5个精细位(即，5个最左位)。逻辑单元140还可利用量化器将二进制代码转换成实际信号值。逻辑单元140可将实际信号值(ADCout)传输到电子系统内的各种部件。
在替代操作中，计数器电路135可在粗转换阶段和精细转换阶段期间传输递增二进制代码或递减二进制代码，而不是在粗阶段期间递增并在精细阶段期间递减。在这种情况下，逻辑单元140可从粗位减去精细位以形成最终二进制代码。
ADC 100可在校准阶段期间执行校准以移除误差，诸如偏移误差、增益误差、微分非线性误差等，从而获得正确的ADC输出。由于比较电路105相对于选通信号STR以异步方式改变，ADC 100在以下情况下可易于出现微分非线性误差：如果在同步电路115的输入启动时间内未接收到比较电路输出Cout，则同步电路115的输出被延迟额外的时钟周期。在此类情况下，由于时间残余生成电路110从同步电路115接收到延迟信号，电容器225可在额外的时钟周期内充电。由于MSB电路130从同步电路115接收到延迟信号，该延迟还允许计数器电路135递增1，从而增大粗位的值。然而，在精细转换阶段期间，计数器电路135递减，从而导致精细位值小于其本来的值，这是由于电容器225两端的电压越高，精细位值越小。同样地，校准阶段确保在电容器225在额外的时钟周期内充电的情况下没有微分非线性误差。
在校准阶段期间，ADC 100可先确定缩放因子以按该因子缩放精细位，然后再与粗位合并或从粗位扣减。ADC 100可包括被配置成在校准阶段期间切换到校准模式端子CALIB的各种开关。
在示例性操作中，参见图1、图2和图5，ADC 100可被配置成在转换阶段期间获得两个校准值，并利用这两个值的差值来确定缩放因子。ADC 100通过以下方式确定第一校准值：经由开关S1将同步电路115耦接到校准模式端子CALIB。在校准模式中，同步电路115接收校准输入信号CALIB_IN和选通信号STR。最开始，校准输入信号CALIB_IN为低，并且开关S4闭合。在选通信号的上升沿处，开关S4断开，并且电容器225开始充电。一旦选通信号返回到低值，开关S3就断开。因此，电容器225仅在选通脉冲的持续时间内(当选通信号为高时)充电。在电容器225充电之后，开关S1和S2再次耦接到转换模式端子CONV，其中ADC 100以上文针对精细转换阶段所述的相同方式转换电容器225两端的电压。逻辑单元140可存储转换后的值，其中该转换后的值表示第一校准值Vcalib1。
ADC 100通过将开关S1和S2耦接到其各自的转换模式端子CONV而返回到校准阶段。然后ADC 100使校准重置信号CALIB_RST生效，这会使开关S4闭合，从而释放电容器225上的任何剩余电荷。在选通信号的上升沿处，开关S4断开，并且电容器225开始充电。仅在第一选通信号脉冲之后，ADC 100将校准信号CALIB_IN拉低。与第一校准值Vcalib1相比，这允许电容器225在额外的选通循环内充电。在电容器225充电之后，开关S1和S2再次耦接到转换模式端子CONV，其中ADC 100以上文针对精细转换阶段所述的相同方式转换电容器225两端的电压。逻辑单元140可存储转换后的值，其中该转换后的值表示第二校准值Vcalib2。
逻辑单元140可计算第一校准值Vcalib1和第二校准值Vcalib2的差值ΔC(Δ值)，并且将该Δ值存储在例如存储器设备中。该Δ值对应于选通信号的时间周期。在一个实施方案中，逻辑单元140可通过将精细位值除以Δ值，而使信号转换的精细位值按Δ值缩放。在替代实施方案中，逻辑单元140可结合含1/ΔC值(即，缩放因子)的查找表，并将精细位值乘以该缩放因子。一旦逻辑单元140已缩放精细位值，逻辑单元140就可将缩放后的精细位值与粗位值合并(或在一些情况下扣减)，从而获得具有与ADC 100的输入信号相对应的全分辨率的最终二进制代码。逻辑单元140可利用常规数学公式将最终二进制代码转换成用于线性和/或非线性斜坡的实际信号值(例如，十进制值)，这是由于在精细转换阶段结束时确定的最终二进制代码与从斜坡信号开始到斜坡信号的值超过输入信号Vin的时刻的时间周期相关。
ADC 100可在执行粗转换阶段和精细转换阶段之前执行校准。ADC 100可在第一次转换之前执行一次校准。ADC 100还可在第一次转换之后根据预定校准时间表执行后续校准。
在信号值进行数字相关双采样的实施方案中，作为采样技术的结果，从最终值自动移除偏移误差。然而，在信号值不进行数字相关双采样的其他实施方案中，逻辑单元140可从最终二进制代码减去偏移误差而获得正确的数字输出ADCout。
在上述描述中，已结合具体示例性实施方案描述了所述技术。所示和所述特定具体实施方式用于展示所述技术及其最佳模式，而不旨在以任何方式另外限制本技术的范围。实际上，为简洁起见，方法和系统的常规制造、连接、制备和其它功能方面可能未详细描述。此外，多张图中示出的连接线旨在表示各种元件之间的示例性功能关系和/或步骤。在实际系统中可能存在多个替代的或另外的功能关系或物理连接。
根据一个方面，一种能够接收第一信号和斜坡信号的模数转换器，包括：发生器电路，该发生器电路被配置成基于预先确定的时间间隔来生成第二信号；比较电路，该比较电路耦接到发生器电路并被配置成：将斜坡信号与第一信号和第二信号中的至少一者进行比较；并且基于斜坡信号与第一信号和第二信号中的至少一者之间的关系来生成输出；以及转换电路，该转换电路耦接到比较电路并被配置成基于第一信号来生成数字输出信号；其中预先确定的时间间隔是比较电路输出的变化与紧随其后的选通信号之间的时间。
在一个实施方案中，发生器电路包括：电流源；开关，该开关耦接到电流源并对比较电路输出作出响应；以及电容器，该电容器经由开关选择性地耦接到电流源，其中该电容器在预先确定的时间间隔期间充电以生成第二信号。
在一个实施方案中，转换电路包括：计数器电路，该计数器电路耦接到电流源和时钟信号，并且被配置成生成多个二进制数；以及第一存储设备，该第一存储设备耦接到计数器电路以接收二进制数并对比较电路输出作出响应，其中该第一存储设备根据比较电路输出来传输二进制数中的一个，并且其中所传输的二进制数表示第一信号的多个最低有效位。
在一个实施方案中，模数转换器还包括：第二存储设备，该第二存储设备耦接到计数器电路以接收二进制数并对比较电路输出作出响应，其中该第二存储设备根据比较电路输出来传输二进制数中的一个，并且其中所传输的二进制数表示第一信号的多个最高有效位；以及逻辑单元，该逻辑单元耦接到第一存储设备和第二存储设备并被配置成将最低有效位和最高有效位转换为对应的ADC输出值。
在一个实施方案中，模数转换器还包括同步电路，该同步电路耦接到：选通信号；校准信号和比较电路输出中的至少一者；以及转换电路；并且其中该同步电路对校准信号和比较电路中的每一者作出响应，并且该同步电路根据选通信号将信号传输到转换电路。
在一个实施方案中，模数转换器还包括重置电路，该重置电路对重置信号作出响应，并且在校准阶段期间选择性地耦接到发生器电路。
在另一个方面，一种能够接收第一信号和斜坡信号的模数转换器，包括：比较器，该比较器耦接到第一信号和斜坡信号，并被配置成：将斜坡信号与至少第一信号和第二信号进行比较；并且基于斜坡信号与第一信号和第二信号中的至少一者之间的关系来生成输出；以及发生器电路，该发生器电路对比较器输出作出响应，且包括：电流源；以及电容器，该电容器选择性地耦接到该电流源，其中该电流源对该电容器充电预先确定的时间间隔以生成第二信号；转换电路，该转换电路耦接到比较器并被配置成基于第一信号来生成数字输出信号，且包括：计数器电路，该计数器电路耦接到电流源和时钟信号并被配置成产生多个二进制数；以及第一存储设备，该第一存储设备耦接到计数器电路以接收二进制数并对比较电路输出作出响应，其中该第一存储设备根据比较器输出来传输第一二进制数，并且其中该第一二进制数表示第一信号的多个最低有效位；以及第二存储设备，该第二存储设备耦接到计数器电路以接收二进制数并对比较器输出作出响应，其中该第二存储设备根据比较电路输出传输第二二进制数，并且其中该第二二进制数表示第一信号的多个最高有效位。
在一个实施方案中，模数转换器还包括同步电路，该同步电路耦接到：选通信号；校准信号和比较器输出中的至少一者；以及转换电路；并且其中该同步电路对校准信号和比较器中的每一者作出响应，并且该同步电路根据选通信号将信号传输到转换电路。
在一个实施方案中，预先确定的时间间隔是比较电路输出的变化与紧随其后的选通信号之间的时间。
在一个实施方案中，模数转换器还包括对重置信号作出响应的重置电路，并且其中该重置电路在校准阶段期间选择性地耦接到发生器电路。
已结合具体示例性实施方案描述了所述技术。然而，可在不脱离本技术的范围的情况下作出各种修改和变化。以示例性而非限制性方式考虑说明和附图，并且所有此类修改旨在包括在本技术的范围内。因此，应通过所述的一般实施方案及其在法律意义上的等同形式，而不是仅通过上述具体示例确定所述技术的范围。例如，除非另外明确说明，否则可以任何顺序执行任何方法或工艺实施方案中列举的步骤，并且不限于具体示例中提供的明确顺序。另外，任何装置实施方案中列举的组件和/或元件可以多种排列组装或者以其他方式进行操作配置，以产生与本技术基本上相同的结果，因此不限于具体例子中阐述的具体配置。
上文已经针对具体实施方案描述了有益效果、其他优点和问题解决方案。然而，任何有益效果、优点、问题解决方案或者可使任何具体有益效果、优点或解决方案出现或变得更明显的任何要素都不应被解释为关键、所需或必要特征或组成部分。
术语“包含”、“包括”或其任何变型形式旨在提及非排他性的包括，使得包括一系列要素的过程、方法、制品、组合物或装置不仅仅包括这些列举的要素，而且还可包括未明确列出的或此类过程、方法、制品、组合物或装置固有的其他要素。除了未具体引用的那些，本技术的实施所用的上述结构、布置、应用、比例、元件、材料或组件的其他组合和/或修改可在不脱离其一般原理的情况下变化或以其他方式特别适于具体环境、制造规范、设计参数或其他操作要求。
上文已结合示例性实施方案描述了本技术。然而，可在不脱离本技术的范围的情况下对示例性实施方案作出变化和修改。这些和其他变化或修改旨在包括在本技术的范围内，如随附权利要求所述。

Claims (10)

1.一种模数转换器，能够接收第一信号和斜坡信号，其特征在于，所述模数转换器包括：
发生器电路，所述发生器电路被配置成基于预先确定的时间间隔来生成第二信号；
比较电路，所述比较电路耦接到所述发生器电路，并被配置成：将所述斜坡信号与所述第一信号和所述第二信号中的至少一者进行比较；并且基于所述斜坡信号与所述第一信号和所述第二信号中的所述至少一者之间的关系来生成输出；以及
转换电路，所述转换电路耦接到所述比较电路并被配置成基于所述第一信号来生成数字输出信号；
其中所述预先确定的时间间隔是所述比较电路的输出的变化与紧随所述变化之后的选通信号之间的时间。
2.根据权利要求1所述的模数转换器，其特征在于，所述发生器电路包括：
电流源；
开关，所述开关耦接到所述电流源并对所述比较电路的输出作出响应；以及
电容器，所述电容器经由所述开关选择性地耦接到所述电流源，其中，所述电容器在所述预先确定的时间间隔期间充电以生成所述第二信号。
3.根据权利要求1所述的模数转换器，其特征在于，所述转换电路包括：
计数器电路，所述计数器电路耦接到电流源和时钟信号，并且被配置成产生多个二进制数；以及
第一存储设备，所述第一存储设备耦接到所述计数器电路以接收所述多个二进制数并对所述比较电路的输出作出响应，其中所述第一存储设备根据所述比较电路的输出来传输所述多个二进制数中的一个，并且其中所述传输的二进制数表示所述第一信号的多个最低有效位。
4.根据权利要求3所述的模数转换器，其特征在于，还包括：
第二存储设备，所述第二存储设备耦接到所述计数器电路以接收所述多个二进制数并对所述比较电路的输出作出响应，其中所述第二存储设备根据所述比较电路的输出来传输所述多个二进制数中的一个，并且其中所述传输的二进制数表示所述第一信号的多个最高有效位；以及
逻辑单元，所述逻辑单元耦接到所述第一存储设备和所述第二存储设备并被配置成将所述最低有效位和所述最高有效位转换为对应的ADC输出值。
5.根据权利要求1所述的模数转换器，其特征在于，还包括同步电路，所述同步电路耦接到：
选通信号；
校准信号和所述比较电路的输出中的至少一者；以及
所述转换电路；并且
其中所述同步电路对所述校准信号和所述比较电路的输出中的至少一者作出响应，并且所述同步电路根据所述选通信号向所述转换电路传输信号。
6.根据权利要求1所述的模数转换器，其特征在于，还包括重置电路，所述重置电路对重置信号作出响应，并且在校准阶段期间选择性地耦接到所述发生器电路。
7.一种模数转换器，能够接收第一信号和斜坡信号，其特征在于，所述模数转换器包括：比较器、发生器电路和转换电路，
所述比较器耦接到所述第一信号和所述斜坡信号，并被配置成：将所述斜坡信号与所述第一信号和第二信号中的至少一者进行比较；以及基于所述斜坡信号与所述第一信号和所述第二信号中的所述至少一者之间的关系来生成输出；以及
所述发生器电路对所述比较器的输出作出响应，所述发生器电路包括：电流源和电容器，
所述电容器选择性地耦接到所述电流源，其中所述电流源对所述电容器充电预先确定的时间间隔以生成所述第二信号；
所述转换电路耦接到所述比较器并被配置成基于所述第一信号来生成数字输出信号，所述转换电路包括：计数器电路、第一存储设备和第二存储设备，
所述计数器电路耦接到所述电流源和时钟信号并被配置成产生多个二进制数；
所述第一存储设备耦接到所述计数器电路以接收所述多个二进制数并对所述比较器的输出作出响应，其中所述第一存储设备根据所述比较器的输出来传输第一二进制数，并且其中所述第一二进制数表示所述第一信号的多个最低有效位；以及
所述第二存储设备耦接到所述计数器电路以接收所述多个二进制数并对所述比较器的输出作出响应，其中所述第二存储设备根据所述比较器的输出传输第二二进制数，并且其中所述第二二进制数表示所述第一信号的多个最高有效位。
8.根据权利要求7所述的模数转换器，其特征在于，还包括同步电路，所述同步电路耦接到：
选通信号；
校准信号和所述比较器的输出中的至少一者；以及
所述转换电路；并且
其中所述同步电路对所述校准信号和所述比较器的输出中的至少一者作出响应，并且所述同步电路根据所述选通信号向所述转换电路传输信号。
9.根据权利要求7所述的模数转换器，其特征在于，所述预先确定的时间间隔是所述比较器的输出的变化与紧随所述变化之后的选通信号之间的时间。
10.根据权利要求7所述的模数转换器，其特征在于，还包括对重置信号作出响应的重置电路，并且其中所述重置电路在校准阶段期间选择性地耦接到所述发生器电路。
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