TWI299943B - Delay locked loop in semiconductor memory device and its clock locking method - Google Patents

Description

1299943 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種延遲鎖定迴路（DLL);尤指一種DLL 於回應重置訊號時能穩定地被啓動。 【先前技術】 一般而言，一系統或一電路之時脈訊號被用作爲同步化 一執行時序及保證無誤之高速操作所用之參考訊號。 在外部時脈訊號及內部時脈訊號間便產生時脈偏移，當 將一外部時脈訊號輸入至一半導體記憶元件當做一內部時 脈訊號時，因爲外部時脈信號遲延，因此，內部時脈訊號 及外部時脈訊號需加以同步化，已有多種此類同步化裝置 被介紹。 舉例而言，相鎖迴路（PLL)及延遲鎖定迴路（DLL)即被 開發以便使內部時脈訊號與外部時脈訊號同步。 然而，由於DLL較PLL不爲雜訊所影向，故DLL廣用 於同步動態隨機存取記憶體（SDRAM)或雙倍資料速率 (DDR)SRAM等同步半導體記憶裝置中。 第1圖爲包含於一傳統DDR SDRAM之傳統DLL的方塊 圖。 如圖所示，傳統DLL包含一時脈緩衝單元101、一時脈 除頻器102、一相位比較器103、一延遲控制器104、一延 遲線單元105、一虛延遲線單元106、一延遲模組107及一 輸出緩衝器108。 時脈緩衝單元1 〇 1接收一外部時脈訊號CLK及一該 外部時脈訊號CLK之反相訊號（即外部時脈之反相訊號 1299943 /CLK)，藉緩衝該外部時脈訊號CLK及該外部時脈反相訊 號/CLK產生，以產生一上升緣時脈訊號rclk及一下降緣時 脈訊號fclk。 時脈除頻器102接收該上升緣時脈訊號rclk，藉將該 上升緣時脈訊號rclk除以N之方式產生之，其中N爲自然 數，以產生一參考時脈訊號ref及一延遲監視時脈訊號 dly__in ° 相位比較器103接收該參考時脈訊號ref及一由延遲模 組107輸出之饋回時脈訊號fbjlk，並將該饋回時脈訊號 fb_clk之一上升緣與一該參考時脈訊號ref之反相訊號（即 一反參考時脈訊號/ref)的上升緣比較，並輸出該比較結果 至該延遲控制器104。 延遲控制器1 04依該相位比較器1 03之比較結果控制延 遲線單元105及虛延遲線單元106之延遲量。 延遲線單元105接收上昇及下降緣時脈訊號rclk及 fclk，以將該接收得訊號延遲一預定延遲時間。此處所言預 定延遲時間係由延遲控制器1 04依該相位比較器1 03之比 較結果而控制之。 同樣地，虛延遲線單元1 06接收該延遲監視時脈訊號 dly_in，並將該延遲監視時脈訊號延遲以一預定延遲時間。 此處所指應延遲時間係內延遲控制器1 04依相位比較器 1 03之比較結果所控制，虛延遲線單元1 06之結構同於延遲 線單元1 05者，虛延遲線單元1 06所用之功率小於延遲線 單元105所用者，此乃因虛延遲線單元106接收一經除時 脈訊號即延遲監視時脈訊號dly_in。 1299943 延遲模組1 07對虛延遲線單元1 06之一輸出訊號加以 延遲，以輸出饋回時脈訊號fb_clk。此處，延遲模組1〇7 延遲量同於外部時脈訊號CLK通過傳統DLL者，以爲輸出 緩衝器108輸出時產生之延遲。 輸出緩衝器108同步於自延遲線單元105輸出之時脈 訊號輸出資料。 第2圖爲傳統DLL之動作的時序圖。 若饋回時脈訊號fb_clk及參考時脈訊號ref輸入至相 位比較器103，則相位比較器103將饋回時脈訊fb_clk之 一上升緣與反參考時脈訊號/ref加以比較。如上所述，延 遲線單元105及虛延遲線單元106之延遲量的控制係依相 位比較器1 0 3之比較結果而爲之。 若傳統DLL在起始狀態時之操作頻率低，那麼饋回時 脈訊號fb_clk之一上升緣領先一反參考時脈訊號之一上升 緣時間周期tl。因此，饋回時脈訊號fbjlk應延遲時間周 期q，以與反參考時脈訊號/ref同步。因此，延遲控制器 104增加延遲線單元105及虛延遲線單元106之延遲量。 另一方面，若傳統饋回時脈訊號fb_clk其在起始狀態 時之操作頻率高，那麼饋回時脈訊號fb_clk之一上升緣落 後反參考時脈訊號/ref —時間周期t2。因此，延遲線單元 105及虛延遲線單元106之延遲量應減少一時間周期t2。 不過，在起始狀態延遲線單元105及虛延遲線單元106 之延遲量分別被設定爲最小延遲量，故反參考時脈訊號/ref 及饋回時脈訊號fb_clk之上升緣不能同步化。亦即，反參 考時脈訊號/ref及饋回時脈訊號fb_clk之上升緣間的的時 1299943 clk-v8。第一及第二時脈除頻訊號elk —V4-pl及elk —v4_p2 由對上升緣時脈訊號rclk除頻以4之方式產生；而第三時 脈除頻信號clkj8則爲對上升緣時脈訊號除頻以4之方式 產生。 此處，第一及第二時脈除頻訊號clk_v4-pl及clkj4_p2 的每一時脈週期皆等於外部時脈訊號CLK之四個時脈週 期。在外部時脈訊號CLK之一時脈週期內時，第一及第二 時脈除頻信號爲高邏輯準位狀態；並在外部時脈訊號C L K 之三個時脈週期內時爲低邏輯準位。同樣地5第三時脈除 頻訊號elk^8之一時脈週期等於外部時脈訊號CLK之八個 時脈週期，在外部時脈訊號CLK之一時脈週期內此第三時 脈除頻信號clk_v8爲高邏輯位準狀態，並在外部時脈訊號 CLK之七個時脈訊號期間，爲低邏輯位準狀態。 比較器致能訊號產生器303接收第二及第三時脈除頻 訊號 clk_v4_p2及 elk，以產生一比較器致能訊號 cmp一en 〇 半鎖偵測器3 04接收第二時脈除頻訊號clk_v4_p2、比 較器致能訊號cmp_en及由相位比較器3 05輸出之一比較訊 號outl，用以產生一半鎖偵測訊號semi_lock。 相位比較器3 05接收由延遲模組308輸出之一饋回時 脈訊號、上升緣時脈訊號rclk及用以產生比較訊號out 1之 半鎖偵測訊號semLlock，及複數個右移控制訊號及左移控 制訊號，即一第一右移控制訊號sr 1、一第二右移控制訊號 sr2、一第一左移控制訊號sll及一第二左移控制訊號sl2。 延遲控制器306控制延遲線單元307之延遲量，基於 1299943 該第一及第二右移控制訊號srl及sr2與第一及第二左移訊 號 sll，sl2 。 延遲線單元307對上升緣時脈訊號rclk及下降緣時脈訊 號fclk延遲一預定延遲時間，以產生延遲鎖定時脈訊號， 即一延遲鎖定上升緣時脈訊號rclk_dll及一延遲鎖定下降 緣時脈訊號fclk__dll。此處，如上所述預定延遲時間爲延遲 控制器3 06所決定，係基於第一及第二右移控制訊號srl 及sr2與第一及第二左移控制訊號sll及sl2爲之。 延遲模組3 08對延遲鎖定上升緣時脈訊號加以 延遲，以輸出延遲鎖定上升緣時脈訊號rclk_dll作爲饋回 時脈訊號fb jlk。此處，延遲模組3 08之延遲量相同於外 部時脈控制訊號CLK在通過傳統DDL至由緩衝器108輸出 爲止之延遲量。 輸出緩衝器309輸出資料係以同步於鎖定上升緣及下降 緣時脈訊號rclkjll及fclk_dll之方式爲之。 第4圖爲第3圖中時脈除頻器3 02之電路示意圖。 如圖所示，時脈除頻器302包含一第一至一第三 D型 正反器411至413及複數個邏輯閘，即一第一至一第六反 相器II及16及一第一及一第三 NAND 閘ND1至 ND3。 第一及第二D型正反器411及412經由它們的時脈輸入 端接收上升緣時脈訊號rclk 。第一 D型正反器之一資料端 接收第五反相器15之輸出端，並輸出一第一 D型正反器輸 出訊號dffl。此處，第五反相器之一輸入端連接至第二D 型正反器412之一輸出端及第三D型正反器413之一時脈 輸入端。 -11- 1299943 第二D型正反器412之資料端接收第一 D型正反器輸 出訊號dff 1，以輸出一第二D型正反器輸出訊號dff2。 第三D型正反器4 1 3之一資料端接收一第六反相器 16，該反相器16之輸入端連接至第三D型正反氣器413之 一輸出端，該第三D型正反器413輸出端則輸出一第三D 型正反器輸出訊號dff3。 ~ 第一反相器II反相第一 D型正反器輸出訊號dffl加， : 第一 NAND閘ND1對第一反相器II及第二D型正反器dff2 輸出訊號執行一邏輯NAND運算。第二反相器12對第一 φ NAND閘ND1之一輸出訊號加以反相，以輸出一第二時脈 除頻訊號clkj4_p2。 第二NAND閘ND2對第一及第二D型正反器輸出訊號 dffl及dff2執行一邏輯NAND運算，及第三反相器13反相 第二NAND閘ND2之一輸出訊號，以輸出第一時脈除頻訊 號 clk—v4一p1 〇 同樣地，第三NAND閘ND3對第三D型正反器dff3及 第一時脈除頻訊號clk_v4 執行一邏輯NAND運算，第四 _ 反相器14反相第三NAND閘ND 3之一輸出訊號，以輸出第 三時脈除頻訊號clk_v8。 第5圖爲第3圖中比較器致能訊號產生器303之電路 示意圖。 比較器致能訊號產生器303以加大一重置訊號rst之脈 波寬度的方式產生比較器致能訊號cmp_en。 比較器致能訊號cmp__en設計爲未正常操作之DLL所 用，未正常操作乃因在重置訊號輸入DLL後一仍存在時脈 -12- 1299943 如上所述，本發明之DLL得以較習知技術者高之頻率執 行相位比較動作，並可避免DLL起始狀態時產生之不可補 償的時脈偏斜。此外，DLL可無誤穩定執行重置動作，並 可因DLL未含虛延遲線而減少功率消耗。 本申請案包含與2004年3月5日提申之韓國專利申請 案2004- 1 49 1 0相關之標的，其全部倂入本案中以供參閱。 雖然本發明已一特定實施例說明於上，熟習該項技術 \ 者得在未偏離本發明之精神及範圍的條件下對本發明加以 修改，其中本發明之精神及範圍定義如後述申請專利範圍 φ 中〇 【圖式簡單說明】 在詳閱過下述較佳實施例及圖式配合說明後，本發明 之上述及其它目的及特徵將變得顯然，其中： 第1圖爲一傳統DDR SDRAM中一習知DLL之方塊圖； 第2圖爲第1圖中傳統DLL之動作的時序圖； 第3圖爲本發明一 DLL較佳實施例之方塊圖； 第4圖爲第3圖中時脈除頻器的電路示意圖； φ 第5圖爲第3圖中比較器致能訊號產生器之電路示意 圖； 第6圖爲第3圖中半鎖偵測器之電路示意圖； 第7圖爲第3圖中相位比較器及一延遲控制器之電路 不意圖； 第8圖爲第7圖中相位比較器之操作時序圖；及 第9圖爲第3圖中DLL之操作時序圖。 -16- 1299943 【主要元> 件符丨 號i 說 明 】 101 時 脈 緩 衝 單 元 102 相 位 時 脈 除 頻 器 103 相 位 比 較 器 104,306 延 遲 控 制 器 105 延 遲 線 單 元 106 虛 延 遲 線 單 元 107 延 遲 模 組 108 輸 出 緩 衝 器 30 1 時 脈 緩 衝 單 元 302 時 脈 除 頻 器 303 比 較 器 致 能 訊 號產生器 304 半 鎖 偵 測 器 305 相 位 比 較 器 306 延 遲 控 制 器 307 延 遲 線 單 元 308 延 遲 模 組 309 輸 出 緩 衝 器 4 11 第 一 D 型 正 反 器 4 12 第 二 D 型 正 反 器 4 13 第 三 D 型 正 反 器 501 第 一 閂 鎖 502 第 二 閂 鎖 601 第 二 閂 鎖 3 05 1 第 四 D 型 正 反 器 3 052 第 五 D 型 正 反 器 3 053 第 D 型 正 反 器 3 06 1 T 型 正 反： 器

Claims (1)

1299943 5 正替換f 第93 1 1 95 1 6號「半導體記憶元件之延遲鎖定迴路及其時脈 鎖定方法」專利案 (2008年2月修正） 十、申請專利範圍： 1· 一種延遲鎖定迴路（DLL)，用以產生一延遲鎖定時脈訊 號，其包含： 一比較器致能訊號產生器，用以響應一重置訊號及複 數個已時脈除頻之訊號產生，而產生一比較器致能訊號； 一半鎖偵測器，用以響應該比較器致能訊號而產生一 半鎖偵測訊號； 一相位比較器，爲該比較器致能訊號所致能，用以接 收一上升緣時脈訊號及一饋回時脈訊號，以比較該上升 緣時脈訊號及該饋回時脈訊號，並輸出該比較結果；及 一 DLL產生器，用以響應該比較結果而產生該延遲鎖 定之時脈訊號， 其中該比較器致能訊號係由對重置訊號之脈波寬度放 大達一預定量所產生。 2 ·如申請專利範圍第1項之DLL，其中若該比較器致能訊 號被致動，則該相位比較器響應該半鎖偵測訊號而輸出 該比較結果。 3.如申請專利範圍第2項之DLL，其中該DLL產生器包含： 一時脈緩衝器，接收一外部時脈訊號，以產生該上升 緣時脈訊號及一下降緣時脈訊號； 一時脈除頻器，用以藉除頻該上升緣時脈訊號而產生複 數個已時脈除頻之訊號； Q7 O pi ~~ 莩背δ修正替換頁, 1299943 一延遲線單元，用以藉由響應複數個右移訊號及左移訊 號而延遲該上升緣時脈訊號及該下降緣時脈訊號’來產 生該延遲鎖定之時脈訊號； 一延遲線單元控制器’用以產生複數個右移訊號及左 移訊號；及 一延遲模組，對產生該饋回時脈訊號的延遲鎖定之時 脈訊號加以延遲。 4.如申請專利範圍第3項之DLL，其中該比較器致能訊號 產生器包含： 一第一傳輸閘，用以響應該複數個已時脈除頻之訊號 之一*來傳輸一'電源供應電壓； 一 N A N D閘，用以接收該重置訊號及該第一傳輸閘之 一輸出訊號； 一反相器，並聯連接至該NAND閘； 一第二傳輸閘，用以響應該複數個已時脈除頻之訊號 之一來傳輸該NAND閘之一輸出訊號；及 一閂鎖，用以響應該重置訊號及該第二傳輸閘之一輸 出訊號，而輸出處於第一邏輯狀態之半鎖偵測訊號。 5 .如申請專利範圍第4項之DLL，其中該半鎖偵測器包含： 一 PMOS電晶體，用以接收該比較器致能訊號； 一第一 NMOS電晶體，用以接收該複數個已時脈除頻之 訊號之一，並連接至該PMOS電晶體； 一邏輯閘單元，用以接收該相位比較器之一輸出訊號 及該比較器致能訊號； 一第二NMOS電晶體，用以接收該邏極閘單元之一輸 1299943 「年月日修正雜頁丨 Μ 裊 τ—- .., rr- I ii τ ^ 出訊號；及 PMOS電晶 訊號。 ;較器包含： 訊號及該上 右移或左移 回之時脈訊 線單元之延 D型正反器 並經由一時 比較器更包 出該電源供 之一° D型正反器 一閂鎖，其閂鎖該第一 NMOS電晶體及該 體之汲極的一輸出訊號，以輸出該半鎖偵測 6. 如申請專利範圍第5項之DLL，其中該相位tt 一第一 D型正反器，接收該已饋回之時脈 升緣時脈訊號，以決定是否對該延遲線單元 一延遲量；及 一第二及一第三D型正反器，接收該已饋 號及該上升緣時脈訊號，以決定移動該延遲 遲量的速度。 7. 如申請專利範圍第6項之DLL，其中該第一 經由一資料端來接收該已饋回之時脈訊號， 脈輸入端來接收該上升緣時脈訊號。 8 .如申請專利範圍第7項之DLL，其中該相位 含一多工器，用以響應該半鎖偵測訊號而輸 應電壓及該第一 D型正反器之輸出訊號其中 9.如申請專利範圍第8項之DLL，其中該第二 比較該已饋回之時脈訊號及一已延遲之上升緣時脈訊 號，而該第三D型正反器比較該上升緣時脈訊號及一被 延遲的已饋回之時脈訊號。