KR100532814B1 - 지연 동기 루프 회로 - Google Patents

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나카노마사오
후지이야스히로
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Abstract

본 발명은 DLL 회로가 통상 동작을 개시할 때에, 로크 온 상태가 될 때까지의 위상 비교의 횟수를 줄이는 것을 목적으로 한다. 본 발명은 제1 클록을 지연시켜, 제1 클록과 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 관한 것이다. DLL 회로는 제1 클록을 가변 지연하는 가변 지연 회로와, 가변 지연 회로의 출력을 소정 시간 지연하여 생성되는 제2 클록과, 상기 제1 클록과의 위상을 비교하고, 제1 및 제2 클록의 위상 관계에 따른 위상 비교 결과 신호를 생성하는 위상 비교 회로와, 그 위상 비교 결과 신호에 응답하여, 가변 지연 회로에 그 지연량을 제어하는 지연 제어 신호를 공급하는 지연 제어 회로를 갖는다. 더욱이, 이 지연 제어 회로는 DLL 회로의 통상 동작 기간에 가변 지연 회로의 지연량을 최소 지연량 단위로 변경하는 단일 지연 제어 신호를 생성하고, DLL 회로의 통상 동작 개시시에 가변 지연 회로의 지연량을 이진 단위로 변경하는 이진 지연 제어 신호를 생성한다. 통상 동작 개시시에는 이진 시프트 방식으로 위상 조정하기 때문에, 단시간에 로크 온 상태로 할 수 있다. 그리고, 통상 동작시에는 단일 시프트 방식으로 위상 조정함으로써, 안정된 동작을 가능하게 한다.

Description

지연 동기 루프 회로{DLL CIRCUIT}
본 발명은 공급되는 클록을 지연시켜 그 클록의 위상과 소정의 관계의 위상을 갖는 클록을 자동적으로 생성하는 지연 동기 루프(Delay Locked Loop, 이하 단지 DLL이라고 함) 회로에 관한 것으로, 특히 통상 동작 개시시에 있어서 로크 상태에 도달할 때까지의 시간을 단축할 수 있는 DLL 회로에 관한 것이다.
도 1은 종래의 DLL 회로의 예를 도시하는 도면이다. 도 1의 DLL 회로는 외부로부터 공급되는 외부 클록 CLK의 위상에 동기한 타이밍으로 데이터 출력 Dout를 출력하기 위한 제어 클록 c-clk1을 생성한다. 그것을 위해, 제1 클록 c-clk와 그것을 소정량만큼 지연시킨 지연 동기 루프에 의한 회로를 형성하고, 그 루프 회로에서 타이밍을 조정하며, 그것에 따라 생성되는 지연 제어 신호 φE에 의해 가변 지연 회로(11)의 지연량을 조정한다.
도 1의 DLL 회로에 있어서, 외부로부터 공급되는 클록 신호 CLK는 입력 버퍼(10)를 통해 내부의 제1 클록 신호 c-clk가 된다. 그 제1 클록 신호 c-clk는 가변 지연 회로(11) 및 가변 지연 회로(13)에 각각 공급되는 동시에 위상 비교 회로(16)에도 제1 클록 입력으로서 공급된다. 가변 지연 회로(13)에 입력된 클록 신호는 더미 데이터 출력 버퍼(14) 및 더미 입력 버퍼(15)를 통해 위상 비교 회로(16)에 제2 클록 입력으로서 공급된다. 즉, 더미 입력 버퍼(15)의 출력이 제2 클록 신호 d-i-clk이다. 위상 비교 회로(16)는 제1 및 제2 클록 신호의 위상을 비교하여, 비교 결과를 지연 제어 회로(17)로 출력한다. 지연 제어 회로(17)는 가변 지연 회로(11) 및 가변 지연 회로(13)의 지연량을 위상 비교 결과에 기초하여 조정한다. 그리고, 가변 지연 회로(11)에 입력된 클록 신호 c-clk는 지연 제어 회로(17)에 의해 조정된 지연량을 부여받은 후, 제어 클록 c-clk1로서 데이터 출력 버퍼(12)에 공급된다. 데이터 출력 버퍼(12)는 공급된 제어 클록 신호 c-clk1에 동기하여 데이터 DATA를 취입하고, 데이터 출력 Dout를 외부로 출력한다.
종래 기술에서는, 외부 클록 신호 CLK로부터 생성된 내부 클록 신호 c-clk와 더미 내부 클록 신호 d-i-clk의 위상차가 예컨대 360°(클록의 위상 일치 상태)가 되어 로크 온으로 될 때까지, 가변 지연 회로(11, 13)의 지연량을 1단씩 시프트한다. 이러한 지연량의 단일 시프트 방식은 통상의 액티브 동작 상태로서는 전원 전압이나 주위 온도의 변화에 의한 클록 주기의 변동은 작기 때문에, 최소 지연 단위씩 시프트시키는 방식이라도 문제는 없다. 오히려, 클록 주기의 변동이 작기 때문에, 최소 지연 단위씩 시프트시키는 단일 시프트 방식 쪽이 보다 안정적으로 위상의 조정을 행할 수 있다.
그러나, 전원 투입시의 동작 개시시나 대기 모드로부터 복귀한 동작 재개시의 경우에는 가변 지연 회로(11, 13)를 DLL 회로가 로크 온으로 하기 위해서 필요한 지연량으로 설정할 때까지 시간이 걸리고, 이 DLL 회로를 내장하는 메모리 디바이스에 있어서는, 기록이나 판독 등의 실제의 동작을 개시할 때까지의 시간의 증대로 이어진다.
예컨대, DLL 회로를 내장하는 디바이스로의 전원 투입시에는 가변 지연 회로(11, 13)의 지연량을 초기 상태로 리셋하고 나서, 그 지연량의 조정을 행한다. 그 때문에, DLL 회로가 로크 온으로 될 때까지의 시간이 길어질 가능성이 있다. 특히, 로크 온으로 하기 위한 지연량이 상기 리셋시의 지연량으로부터 크게 떨어져 있으면, 상기 로크 온으로 하기까지의 시간은 길어진다.
또한, DLL 회로를 내장하는 디바이스가 대기 모드로부터 복귀하여 재개할 때에 대해서는 대기 모드에서는, 소비 전력을 삭감하기 위해 클록 주파수를 낮게 하거나 전원 전압을 낮추기 때문에, 가변 지연 회로(11, 13)의 지연량은 통상의 액티브 상태로 설정되는 지연량으로부터 크게 떨어져 있다. 그 때문에, 대기 모드로부터의 복귀시의 통상 동작 개시 기간에 있어서, DLL 회로가 로크 온으로 되기까지의 시간이 길어진다.
그래서, 본 발명의 목적은 DLL 회로의 통상 동작 개시시 또는 대기 모드로부터 복귀하여 통상 동작 재개시에 있어서, 로크 온으로 되기까지의 시간을 단축할 수 있는 DLL 회로를 제공하는 것에 있다.
더욱이, 본 발명의 목적은 DLL 회로가 로크 해제 상태로부터 로크 온 상태까지의 시간을 단축할 수 있는 DLL 회로를 제공하는 것에 있다.
상기한 목적을 달성하기 위해서, 본 발명은 제1 클록을 지연시켜 상기 제1 클록과 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 있어서,
상기 제1 클록을 가변 지연하는 가변 지연 회로와,
상기 가변 지연 회로의 출력을 소정 시간 지연하여 생성되는 제2 클록과, 상기 제1 클록과의 위상을 비교하여, 위상 비교 결과 신호를 생성하는 위상 비교 회로와,
상기 위상 비교 결과 신호에 응답하여 상기 가변 지연 회로에 그 지연량을 제어하는 지연 제어 신호를 공급하는 지연 제어 회로를 구비하고,
상기 지연 제어 회로는 상기 DLL 회로의 제1 동작 기간에 상기 가변 지연 회로의 지연량을 최소 지연량 단위로 변경하는 단일 지연 제어 신호를 생성하며, 상기 DLL 회로의 상기 제1 동작 기간과 다른 제2 동작 기간에 상기 가변 지연 회로의 지연량을 이진 단위로 변경하는 이진 지연 제어 신호를 생성하는 것을 특징으로 한다.
상기한 발명에 따르면, 제2 동작 기간은 이진 시프트 방식으로 지연량을 제어함으로써 위상 조정을 행하기 때문에, 단시간에 로크 온 상태 또는 그것에 가까운 상태로 할 수 있고, 제1 동작 기간은 단일 시프트 방식으로 지연량을 제어함으로써 위상 조정을 행하기 때문에 안정된 동작을 가능하게 한다.
상기 본 발명에 있어서, 일실시예로서 상기 지연 제어 회로는,
상기 제1 동작 기간에서 활성화되어 상기 단일 지연 제어 신호를 생성하는 제1 지연 제어 회로와, 상기 제2 동작 기간에서 활성화되어 상기 이진 지연 제어 신호를 생성하는 제2 지연 제어 회로를 갖는 것을 특징으로 한다.
상기 실시예에 따르면, 지연 제어 회로의 제1 및 제2 지연 제어 회로를 각각의 동작 기간에 있어서 활성화함으로써, 이진 시프트 방식과 단일 시프트 방식을 간단히 전환할 수 있게 된다.
더욱이, 상기 발명에 있어서, 일실시예로서 상기 가변 지연 회로는 직렬로 접속된 복수의 게이트를 구비하고, 상기 지연 제어 신호에 의해, 상기 제1 클록이 통과하는 게이트수가 가변 설정되며,
상기 단일 지연 제어 신호에 따라 생성되는 지연 제어 신호에 의해, 상기 가변 지연 회로내의 게이트수가 상기 최소 지연량 단위로 변경되고, 상기 이진 지연 제어 신호로부터 생성되는 지연 제어 신호에 의해, 상기 가변 지연 회로 내의 게이트수가 전체의 1/2로, 그 후 1/4 또는 3/4으로, ‥‥, 그 후 (21-1)/2n∼(2n-1)/2 n(단, 분자는 홀수) 중 어느 하나로 잇달아 변경되는 것을 특징으로 한다.
이하, 본 발명의 실시 형태에 대해서 도면에 따라 설명한다. 그러나, 본 발명의 기술적 범위는 그 실시 형태에 한정되지 않는다.
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제1 실시 형태예
도 2는 본 발명의 제1 실시 형태예의 DLL 회로를 도시한 개략도이다. 도 1의 종래예에 대응하는 부분에는 동일한 인용 번호를 부여하고 있다. 도 2의 DLL 회로에서는, 공급되는 클록 CLK가 입력 버퍼(10)에서 취입되고, 제1 클록 c-clk가 출력되어, 가변 지연 회로(11, 13)와 위상 비교 회로(16)에 공급된다. 그리고, 가변 지연 회로(13)로부터 출력되는 클록 c-clk2가 더미 데이터 출력 버퍼(14)와 더미 입력 버퍼(15)를 통과하여 제2 클록 d-i-clk로서 위상 비교 회로(16)에 공급된다.
이들 제1 및 제2 클록의 위상차가 위상 비교 회로에서 검출되고, 위상 비교 결과 신호 φSO∼φRE 및 φSS, φRR을 출력한다. 이들 위상 비교 결과 신호에 따라 제1 및 제2 지연 제어 회로(17, 18)가 가변 지연 회로(11, 13)에 그 지연량을 제어하는 지연 제어 신호 φE-1∼φE-32를 공급한다. 제1 클록 c-clk와 비교하여 제2 클록 d-i-clk의 위상이 진행하고 있는 경우는, 위상 비교 결과 신호 φSO, φSE 및 φSS가 출력되고, 그것에 따라 지연 제어 회로(17, 18)가 지연량을 증가시키는 지연 제어 신호 φE-1∼φE-32를 공급한다. 또한, 제1 클록 c-clk와 비교하여 제2 클록 d-i-clk의 위상이 지연되고 있는 경우는, 위상 비교 결과 신호 φRO, φRE 및 φRR이 출력되고, 그것에 따라 지연 제어 회로(17, 18)가 지연량을 감소시키는 지연 제어 신호 φE1∼φE-32를 공급한다. 따라서, 제1 및 제2 클록의 위상이 일치하도록, 가변 지연 회로(11, 13)의 지연량이 제어된다.
그 결과, 더미 데이터 출력 버퍼(14)의 출력 클록 c-clk3의 위상은 공급되는 클록 CLK의 위상과 일치하도록 제어된다. 한편, 도시하지 않은 메모리 셀로부터의 독출 데이터 DATA가 제어 클록 c-clk1에 동기하여 데이터 출력 버퍼(12)에 취입되고, 데이터 출력 Dout로서 출력된다. 그리고, 가변 지연 회로(11)는 가변 지연 회로(13)와 같이 지연량이 제어되기 때문에, 데이터 출력 Dout의 출력 타이밍이 공급 클록 CLK의 위상과 일치하게 된다.
또한, 반드시 제1, 제2 클록의 위상이 일치하도록 제어될 필요는 없고, 소정의 위상 관계가 되도록 제어되어도 좋다.
제1 실시 형태예는 제1 및 제2 지연 제어 회로(17, 18)가 설정된다. 그리고, 위상 비교 회로(16)로부터의 게이트 신호 GATE에 따라 통상 동작시의 제1 동작 기간에서는, 제1 지연 제어 회로(17)를 활성화한다. 또한, 전원 투입시나 대기 모드로부터의 복귀시의 제2 동작 기간에서는, 제2 지연 제어 회로(18)를 활성화한다. 그리고, 상기 제1 동작 기간(통상 동작시)에서는, 제1 지연 제어 회로(17)가 위상 비교될 때마다, 가변 지연 회로(11, 13)의 지연량을 최소 지연 단위로 시프트하도록 지연 제어 신호 φE-1∼φE-32를 출력한다. 또한, 상기 제2 동작 기간(통상 동작 개시시)에서는, 제2 지연 제어 회로(18)가 위상 비교될 때마다, 가변 지연 회로(11, 13)의 지연량을 전체의 지연량의 1/2로, 그 후 1/4 또는 3/4으로, ‥‥, 그 후 (21-1)/2n∼(2n-1)/2n(단, 분자는 홀수) 중 각각 어느 하나가 되도록, 이진 지연 제어 신호 N1∼N30을 생성한다. 후술하는 바와 같이, 이 이진 지연 제어 신호 N1∼N30에 의해, 상기 이진 시프트를 가능하게 하는 지연 제어 신호 φE-1∼φE-32가 출력된다.
후술하는 상세 회로로부터 밝혀진 바와 같이, 전원을 투입했을 때나 대기 모드로부터 복귀한 경우는, DLL 회로의 루프 회로는 로크 온 상태로부터 상당히 멀리 떨어진 상태이다. 따라서, 그와 같은 제2 동작 기간에서는, 종래예와 같이 가변 지연 회로(11, 13)의 지연량을, 위상 비교될 때마다, 최소 지연 단위로 시프트하는 제어 방법으로는, 로크 온으로 하는 데 장시간이 필요하다. 그래서, 이러한 제2 동작 기간에서는, 리셋 신호 φR의 공급에 응답하여 게이트 신호 GATE가 H 레벨이 되고, 제2 지연 제어 회로(18)가 활성화된다. 이 제2 지연제어 회로(18)에 의해, 가변 지연 회로(11, 13)의 지연 제어가 행해진다. 제2 지연 제어 회로(18)에 의해, 여기서의 예로서는, 3회, 위상 비교 결과에 따라 지연량의 제어가 행해지면, 인버터(19)를 통해 H 레벨의 반전 게이트 신호가 제1 지연 제어 회로(17)에 공급되고, 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 전환된다. 통상 동작 기간인 제1 동작 기간으로 이행한다. 그 제1 동작 기간에서는, 종래예와 동일하게 하여 제1 지연 제어 회로(17)에 의한 단일 시프트 방식의 지연량의 제어가 행해진다.
또한, 여기서 통상 동작이란, 통상의 주기의 클록 CLK가 공급되고, 그것에 따른 빈도로 위상 비교를 행하여 지연량을 설정하는 액티브한 동작 상태를 말한다. 따라서, 통상 동작 개시에는 전원 투입시나 파워 다운 모드로 위상 비교의 빈도가 낮은 상태로부터 통상 상태로 복귀되어 통상 동작을 개시했을 때 등이 포함된다.
도 3은 위상 비교 회로(16)를 도시한 도면이다. 위상 비교 회로(16)는 도 3에 도시한 바와 같이, 제1 클록 c-clk와 그것을 지연시킨 제2 클록 d-i-clk의 위상을 비교하는 위상 비교부(20), 비교 결과를 제1 지연 제어 회로(17)에 공급하는 제1 위상 비교 출력부(21) 및 비교 결과를 제2 지연 제어 회로(18)에 공급하는 제2 위상 비교 출력부(22)를 갖는다. 전원 투입시나 대기 모드로부터의 복귀시에 생성되는 리셋 신호 φR은 제2 위상 비교 출력부(22)에 공급되고, 그것에 따라 게이트 신호 GATE가 제2 지연 제어 회로(18)에 공급되며, 더욱이, 그 반전 신호가 인버터(19)를 통해 제1 지연 제어 회로(17)에 공급된다. 또한, 위상 비교부(20)는 양 클록 c-clk 및 d-i-clk의 위상이 일치했을 때, 위상 일치 신호 JST를 생성하여 제2 위상 비교 출력부(22)에 공급한다. 제2 위상 결과 출력부(22)는 이 위상 일치 신호 JST에 응답하여 제2 동작 기간 중이라도 강제적으로 게이트 신호 GATE를 L 레벨로 하고, 제1 지연 제어 회로(17)를 활성화하여 제1 동작 기간으로 이행시킨다.
도 4는 가변 지연 회로(11, 13)의 예를 도시하는 도이다. 이 가변 지연 회로는 입력 클록 i-clk를 지연시켜서 출력 클록 dll-clk를 출력한다. 가변 지연 회로(11, 13)는 복수의 인버터(98∼112)와, NAND 게이트(113∼128)에 의해, 도시되는 바와 같이 구성된다. NAND 게이트(113∼120)의 한쪽 입력에는 입력 클록 i-clk를 지연시킨 클록이 공급되고, 다른쪽 입력에는 지연 제어 신호 φE-1∼φE-32가 공급된다. 지연 제어 신호 φE-1∼φE-32는 어느 하나의 신호가 H 레벨이 되고, 나머지 신호가 L 레벨이 된다.
만일, 지연 제어 신호 φE-1이 H 레벨이라고 하면, 다른 지연 제어 신호의 L 레벨에 의해, NAND 게이트(113∼119)의 출력은 전부 H 레벨이 된다. 그 결과, NAND 게이트(121∼127)는 전부 L 레벨, 인버터(102∼108)는 전부 H 레벨이 된다. 그래서, 입력 클록 i-clk는 4개의 인버터(98∼101)와, NAND 게이트(120, 128)와, 4개의 인버터(109∼112)와의 합계 10단의 게이트의 지연량을 가지고, 출력 클록 dll-clk로서 출력된다. 이 상태가 지연량이 최소인 상태이다.
그리고, H 레벨의 지연 제어 신호 φE-1∼φE-32가 도면 중 우측으로 시프트할 때마다, NAND 게이트(127) 및 인버터(108)의 2단의 게이트의 지연량이 추가된다. 그리고, 지연 제어 신호 φE-32가 H 레벨이 되면, 최대의 지연량이 된다. 즉, 지연 제어 신호 φE-1∼φE-32 중, H 레벨의 지연 제어 신호가 우측으로 1개 어긋나면, NAND 게이트와 인버터의 2단분의 지연량이 증가되고, 좌측으로 1개 어긋나면, 같은 2단분의 지연량이 감소된다. 이 2단분의 지연량이 단일 시프트 방식에서의 최소 지연 단위이다.
도 5는 위상 비교 회로(16)내의 위상 비교부(20)의 회로도이다. 또한, 도 6은 위상 비교부의 동작을 도시하는 파형도이다. 이 위상 비교부는 NAND 게이트(199∼203) 및 인버터(215)로 이루어지는 부분에 있어서, 제1 클록 c-clk와 제2 클록 d-i-clk의 위상 관계를 검출하여 노드 n1∼n4에 그 검출 결과를 생성한다. 양 클록의 위상 관계는 도 6의 (A)에 도시되는 바와 같이, 제1 클록 c-clk와 비교하여 제2 클록 d-i-clk의 위상이 진행하고 있는 상태와, 도 6의 (B)에 도시되는 바와 같이, 양 클록의 위상이 거의 일치하고 있는 상태와, 도 6의 (C)에 도시되는 바와 같이, 제1 클록 c-clk와 비교하여 제2 클록 d-i-clk의 위상이 지연되고 있는 상태로 분류된다.
도 6의 (A)의 상태의 경우는 양 클록이 L 레벨의 상태에서는, 노드 n1∼n4는 전부 H 레벨이며, 그 후, 제2 클록 d-i-clk가 먼저 H 레벨이 되고, n1=L, n2=H, n3=L, n4=H가 된다. 그 후, 제1 클록 c-clk가 지연되어 H 레벨이 되어도, 상기 노드 n1∼n4의 상태는 변화하지 않는다. NAND 게이트(198)는 양 클록이 모두 H 레벨이 되면 출력을 L 레벨로 하고, 그 하강 엣지로부터 소정 폭의 H 레벨 펄스가 NOR 게이트(216)로부터 출력된다. 이 H 레벨 펄스가 취득 펄스로서 NAND 게이트(204∼207)에 공급되고, 노드 n1∼n4의 상태가 NAND 게이트(208, 209)로 이루어지는 래치 회로와, AND 게이트(210, 211)로 이루어지는 래치 회로에 각각 취입된다. 따라서, 신호 φb, φc, φd, φe는 도 5의 표에 나타내는 바와 같이, φb=H, φc=L, φd=H, φe=L이 된다.
도 6의 (B)의 상태는 제1 클록 c-clk에 대하여 제2 클록 d-clk의 위상이 NAND 게이트(201)와 인버터(215)의 지연 시간 이내의 범위에서 지연되는 경우이다. 그 경우는 제1 클록 c-clk가 먼저 H 레벨이 되고, n1=H, n2=L이 되며, 더욱이, 인버터(215)의 출력이 제2 클록 d-i-clk보다 뒤에 H 레벨이 되고, n3=L, n4=H가 된다.
따라서, 양 클록이 H 레벨이 되는 타이밍으로 래치되고, 신호 φb, φc, φd, φe는 도 5의 표에 나타내는 바와 같이, φb=L, φc=H, φd=H, φe=L이 된다. 이 경우는 위상이 일치한 것을 의미하기 때문에, AND 게이트(418)의 출력의 위상 일치 신호 JST도 H 레벨을 출력한다.
도 6의 (C)의 상태에서는 제1 클록 c-clk가 먼저 H 레벨이 되고, n1=H, n2=L, n3=H, n4=L이 된다. 그 후, 제1 클록 c-clk가 지연되어 H 레벨이 되어도, 상기 노드 n1∼n4의 상태는 변화하지 않는다. 이 상태가 양 클록이 H 레벨이 되는 타이밍으로 래치되고, 신호 φb, φc, φd, φe는 도 5의 표에 나타내는 바와 같이, φb=L, φc=H, φd=L, φe=H가 된다.
도 7은 위상 비교 회로(16)의 제1 위상 비교 출력부(21)의 회로도이다. 또한, 도 8은 그 위상 비교 출력부(21)의 동작을 도시하는 파형도이다. 파형도의 (A), (B), (C)는 도 5 및 도 6의 (A), (B), (C)에 각각 대응한다.
위상 비교 출력부(21)는 양 클록의 위상 비교의 타이밍에서 생성되는 타이밍 신호 φa의 주파수를 1/2로 분주하는 분주 회로(21A)와, 그 분주 회로(21A)로부터의 출력 타이밍에 응답하여 양 클록의 위상 관계에 따라 생성된 신호 φb, φc, φd, φe에 기초하여 위상 비교 결과 신호 φSO∼φRE를 출력하는 출력 회로(21B)로 구성된다.
1/2 분주 회로(21A)는 JK 플립플롭 구성이며, 양 클록 c-clk, d-i-clk가 모두 H 레벨이 될 때를 NAND 게이트(189)(도 5)에서 검출하고, 그 검출 펄스 φa를 1/2 분주하여 역상의 펄스 신호 n11과 n12를 생성한다. 검출 펄스 φa가 게이트(226, 227)에 공급되고, 반전 검출 펄스 /φa가 게이트(222, 223)에 공급되며, 게이트(228, 229)로 이루어지는 래치 회로와, 게이트(224, 225)로 이루어지는 래치 회로 사이에서 반전 신호를 전송한다. 그 결과, 1/2 분주된 역상의 펄스 신호 n11, n12가 생성된다.
출력 회로(21B)는 샘플링 래치된 신호 φb, φc, φd, φe를 디코드하여 제1 클록 c-clk의 위상이 제2 클록 d-i-clk보다 지연되고 있을 때(상태(A))에는 인버터(236)의 출력을 H 레벨로 하고, 양 클록의 위상이 일치하고 있을 때(상태 (B))에는 인버터(236, 237)의 출력을 모두 L 레벨로 하며, 더욱이, 제1 클록 c-clk의 위상이 제2 클록 d-i-clk보다 진행하고 있을 때(상태(C))에는 인버터(237)의 출력을 H 레벨로 한다.
따라서, 출력 회로(21B)는 NAND 게이트(232∼235)의 디코드 기능에 의해, 상기 상태(A)일 때에는 NAND 게이트(232, 233)가 타이밍 신호 n11, n12에 응답하여, 제2 클록 d-i-clk의 위상을 지연시키도록, 가변 지연 회로(13)의 지연량을 증가시키는 위상 비교 결과 신호 φSO, φSE를 교대로 H 레벨로 한다. 즉, 도 8의 (A)에 나타내는 바와 같다. 또한, 상기 상태 (B)일 때에는 출력 회로(21B)는 도 8의 (B)와 같이, 위상 비교 결과 신호 φSO∼φRE를 생성하지 않는다. 더욱이, 상기 상태 (C)일 때에는 도 8의 (C)와 같이, NAND 게이트(234, 235)가 타이밍 신호 n11, n12에 응답하여 제2 클록 d-i-clk의 위상을 진행시키도록, 가변 지연 회로(13)의 지연량을 감소시키는 위상 비교 결과 신호 φRO, φRE를 교대로 H 레벨로 한다.
도 9는 제1 지연 제어 회로(17)의 일부의 구성을 도시하는 회로도이다. 제1 지연 제어 회로(17)는 도 3에 도시된 바와 같이, 제1 위상 비교 출력부(21)로부터의 위상 비교 결과 신호 φSO∼φRE에 응답하여 가변 지연 회로(11, 13)의 지연량을 최소 지연 단위로 시프트하는 단일 지연 제어 신호(노드 5a-1∼노드 5a-6)를 생성하고, NOR 게이트(431-1∼431-3)로부터 지연 제어 신호 φE-1∼φE-3을 출력한다. 도 4에 도시한 바와 같이, 지연 제어 신호 φE-1∼φE-32는 32 비트로 구성되지만, 도 9에는 그 최초의 3 비트분만이 표시된다.
제1 지연 제어 회로(17)는 위상 비교 결과 신호 φSO, φSE에 의해 H 레벨의 지연 제어 신호 φE를 우측으로 시프트하고, 가변 지연 회로의 지연량을 증가시켜, 위상 비교 결과 신호 φRO, φRE에 의해 H 레벨의 지연 제어 신호 φE를 좌측으로 시프트하여 가변 지연 회로의 지연량을 감소시킨다.
지연 제어 회로의 각 단은 예컨대 1단째에서는 NAND 게이트(432-1)와 인버터(433-1)로 이루어지는 래치 회로를 각각 갖는다. 또한, 위상 비교 결과 신호 φSO∼φRE에 의해 래치 회로(432-1와 433-1)의 상태를 강제적으로 반전시키는 트랜지스터(434-1, 436-1)를 갖는다. 트랜지스터(438-1, 439-1)는 반전 대상 이외의 경우에 트랜지스터(434-1, 436-1)에 따라서는 래치 회로가 반전되지 않도록 하기 위해 설정된다. 2단째∼3단째의 회로도 동일한 구성이다. 이들 트랜지스터는 전부 N 채널형이다.
게이트 신호 GATE가 H 레벨일 때에, 인버터(19)에 의해 N 채널 트랜지스터(440-1∼3, 441-1∼3)가 전부 오프가 되고, 제1 지연 제어 회로는 비활성 상태가 된다. 또한, 게이트 신호 GATE가 L 레벨일 때에, N 채널 트랜지스터(440-1∼3, 441-1∼3)가 전부 온이 되고, 제1 지연 제어 회로는 활성 상태가 된다.
지금 만일, L 레벨 펄스의 리셋 신호 φR이 인가되면, NAND 게이트(432-1∼3)의 출력은 전부 H 레벨이 되고, 인버터(433-1∼3)의 출력은 전부 L 레벨이 된다. 따라서, 노드 5a-2가 L 레벨이 되고, NOR 게이트(431-1)의 출력의 지연 제어 신호 φE-1은 H 레벨이 된다. 또한, 노드 5a-1, 5a-3이 모두 H 레벨이기 때문에, 그 이외의 지연 제어 신호 φE-2, φE-3은 전부 L 레벨이 된다. 즉, 리셋 신호 φR에 응답하여 지연 제어 신호 φE-1이 H 레벨이 되고, 가변 지연 회로(11, 13)는 최소 지연 시간으로 제어된다.
다음에, 위상 비교가 실행되면, 양 클록의 위상 관계에 따라 위상 비교 결과 신호 φSO∼φRE 중 어느 하나가 H 레벨이 된다. 지금 만일, 위상 비교 결과 신호 φSE가 H 레벨이 되면, 트랜지스터(434-1)가 도통하여, 노드 5a-1을 강제적으로 L 레벨로 낮추고, 인버터(433-1)의 출력의 노드 5a-2를 강제적으로 H 레벨로 높인다. 그 결과, NOR 게이트(431-1)의 출력 φE-1은 L 레벨이 된다. 또한, 노드 5a-1과 5a-4가 모두 L 레벨이기 때문에, NOR 게이트(431-2)의 출력 φE-2는 H 레벨이 된다. 그리고, 1단째와 2단째의 래치 회로는 그 상태를 유지한다. 더욱이, 그 후의 위상 비교에 의해 위상 비교 결과 신호 φSO가 H 레벨이 되면, 같은 동작에 의해 노드 5a-3과 5a-6이 모두 L 레벨이 되고, 지연 제어 신호 φE-3이 H 레벨이 된다. 이와 같이, 위상 비교 결과 신호 φSE와 φSO에 의해, 지연 시간이 길어지도록 지연 제어 신호 φE가 우측으로 시프트한다.
반대로, 위상 비교 결과 신호 φRE와 φRO에 따라, 상기와 반대의 동작에 의해, 지연 시간이 단축되도록 지연 제어 신호 φE가 좌측으로 시프트한다. 또한, 상기 위상 비교 회로의 출력부의 동작으로부터 밝혀진 바와 같이, 위상 비교 결과 신호 φSE와 φSO는 제2 클록 d-i-clk이 진행하고 있을 때에 위상 비교마다 교대로 생성되고, 또한, 위상 비교 결과 신호 φRE와 φRO는 제2 클록 d-i-clk가 지연되고 있을 때에 위상 비교마다 교대로 생성된다.
도 10은 위상 비교 회로의 제2 위상 비교 출력부(22)의 회로도이다. 또한, 도 11은 위상 비교 출력부(22)의 동작을 도시하는 파형도이다. 제2 위상 비교 출력(22)은 도 10에 도시되는 바와 같이, NAND 게이트, NOR 게이트 또는 인버터(450∼489)로 구성된다. 이 제2 위상 비교 출력부(22)의 기본적인 동작에서는, 리셋 신호 φR에 응답하여 게이트 신호 GATE를 H 레벨로 하여 제2 지연 제어 회로를 활성화하고 또한 초기화 신호 INI를 H로 하며, 그 후의 위상 비교 결과 신호 φSO∼φRE에 응답하여 신호 φSS와 φRE를 생성하고, 더욱이, 위상 비교 결과 신호 φ SO∼φRE를 3회 수신하면, 카운터(458)에 의해 게이트 신호 GATE를 L 레벨로 한다. 또한, 리셋 신호 φR에 응답하여 H 레벨 펄스의 제어 신호 R1, R2를 동시에 생성하고, 그 후의 위상 비교 결과 신호 φSO∼φRE마다 H 레벨 펄스의 제어 신호 R1, R2를 교대로 생성한다.
도 11을 참조하여 동작을 더 설명한다. 우선, 제1 위상 비교 출력부(21)로부터의 위상 비교 결과 신호 φSO, φSE 중 어느 하나가 입력되면, NOR 게이트(450) 및 인버터(452)에 의해, 제2 지연 제어 회로용 위상 비교 결과 신호인 카운트 업 신호 φSS가 발생하고, 제2 지연 제어 회로(18)로 공급된다. 동일하게, 제1 위상 비교 출력부(21)로부터의 위상 비교 결과 신호 φRO, φRE 중 어느 하나가 입력되면, NOR 게이트(451)와 인버터(456)에 의해, 제2 지연 제어 회로용 위상 비교 결과 신호인 카운트 다운 신호 φRR이 발생하며, 제2 지연 제어 회로(18)로 공급된다.
신호 φSS 또는 φRR이 발생하면, 노드 N55에 H 펄스가 발생하고, 인버터(545), 게이트(455)에 의해 노드 N55의 하강 엣지에서 노드 N56에 H 펄스 신호가 발생하며, 그 신호 N56이 후술하는 게이트 신호 GATE와 함께 NAND 게이트(457)를 통해 카운터(458)에 공급된다. 노드 N57의 신호는 제2 지연 제어 회로(18)로의 리셋 신호 R1, R2를 생성하는 부분(게이트(473∼489)로 구성되는 회로)에도 공급된다.
전원 투입시 또는 대기 모드로부터의 복귀시에는 L 레벨 펄스의 리셋 신호 φR이 발생하고, 카운터(458)가 리셋되어 그 출력 N58이 L 레벨이 된다. 그것에 응답하여 게이트(462∼466 및 468, 469)에 의해, 게이트 신호 GATE가 H 레벨이 되고, 제1 지연 제어 회로(17) 및 제2 지연 제어 회로(18)에 공급된다. 이때, 가변 지연 제어 회로(11, 13)의 지연량을 제어하는 회로가 제1 지연 제어 회로(17)로부터 제2 지연 제어 회로(18)로 전환된다. 또한 게이트 신호 GATE의 상승 타이밍에서 초기화 펄스 신호 INI가 발생하여 제2 지연 제어 회로(18)에 공급된다. 이 상태가 NAND 게이트(462, 463)에 의한 래치 회로에서 유지된다.
게이트 신호 GATE가 H 레벨이 되면, 도 11에 도시한 바와 같이, 신호 φSS, φRR 중 어느 하나가 발생할 때마다 카운터(458)의 입력 노드 N57에 L 레벨의 펄스 신호가 발생한다. 위상 결과 신호 φSS 또는 φRR이 3회 발생하면, 카운터(458)가 노드 N57의 펄스 신호의 상승 엣지를 3회 카운트하고, 카운터(458)의 출력 N58은 H 레벨이 된다. 그것에 따른 게이트 신호 GATE는 L 레벨이 되고, 가변 지연 회로(11, 13)의 지연량을 제어하는 회로가 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 전환된다.
제2 지연 제어 회로(18)의 동작중에 위상 비교부로부터 로크 온 신호 JST가 공급되는 경우도, NAND 게이트(468)에 의해 게이트 신호 GATE는 L 레벨이 되고, 가변 지연 회로(11, 13)의 지연량을 제어하는 회로가 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 전환된다.
또한, 노드 N57의 펄스 신호는 제2 지연 제어 회로(18)로의 리셋 신호 R1, R2를 생성하는 부분(게이트(473∼489)로 구성되는 회로)에도 공급된다. 상기한 바와 같이, 리셋 신호 φR이 공급되었을 때에, 인버터(490)와 NOR 게이트(485, 488)에 의해, 리셋 신호 R1, R2가 동시에 발생한다. 그 후에는 도 11에 도시한 바와 같이, 신호 φSS, φRR 중 어느 하나가 발생할 때마다, 노드 N57의 펄스 신호로부터 생성되는 노드 N59의 펄스 신호에 동기하여, 래치 회로(475, 576, 577)와 그 사이의 게이트(478, 479, 480)로 이루어지는 회로에 의해, 노드 N60, N61, N62가, (H, L, H)와 (L, H, L)의 상태를 교대로 반복하고, 리셋 신호 R1, R2가 교대로 발생하여 제2 지연 제어 회로(18)에 공급된다. 즉, 노드 N60과 N61의 상태가 NOR 게이트(484, 487)를 통해 노드 N57의 수직 상승 엣지에 동기하여 추출되며, 리셋 신호 R1, R2가 생성된다.
도 11에 도시한 동작예에서는, 3회의 위상 비교 결과는 순서대로 지연을 증가하는 위상 비교 결과 신호 φSE, φSO의 발생, 지연을 감소하는 결과 신호 φRE, φRO의 발생 및 지연을 증가하는 위상 비교 결과 신호 φSE, φSO의 발생으로 되어있다.
도 12는 제2 지연 제어 회로(18)의 회로도이다. 또한, 도 13은 제2 지연 제어 회로(18)의 동작을 도시하는 파형도이다.
제2 제어 회로(18)는 위상 비교 회로로부터 공급되는 신호(INI, φSS, φRR, R1, R2)를 바탕으로, 전원 투입시 또는 대기 모드로부터의 복귀시에 있어서의 가변 지연 회로(11, 13)의 지연량 제어를 위한 이진 지연 제어 신호 N1∼N30을 생성한다. 공급되는 상기 신호는 시프트용 유닛 D1∼D15에 입력된다. 각 시프트용 유닛 Dn은 그 구성이 도 12 중의 점선 내에 도시되는 바와 같이, 트랜지스터 게이트(490, 491)와, 리셋 트랜지스터(493)와, 래치 회로(494, 495)와 인버터(496)로 구성된다. 이들 시프트용 유닛 Dn은 신호 INI, φSS, φRR 중 어느 하나가 H 레벨이 되어 트랜스퍼 게이트(490, 491)가 도통했을 때, 단자 A에 입력된 신호를 단자 D로부터 출력한다.
도 12에 도시한 바와 같이, 시프트용 유닛 D1은 가변 지연 회로의 지연 단수를 거의 이등분하는 위치에 배치되고, 단자 A에는 외부 전원 Vcc가 공급된다. 시프트용 유닛 D2, D3은 유닛 D1로 이등분된 지연 단수를 더욱 이등분하는 위치에 각각 배치되고, 각 단자 A에는 시프트용 유닛 D1의 단자 D의 신호가 각각 입력된다. 시프트용 유닛 D4∼D7 및 D8∼D15도 동일하게 배치되며, 각 단자 A에는 전단에 설치된 시프트용 유닛의 단자 D의 신호가 각각 입력된다. 시프트용 유닛 D1∼D15의 단자 D의 출력 신호는 후단에 각각 설치된 NOR 게이트(501∼529)에도 동시에 공급된다. 또한 그 NOR 게이트의 출력은 인버터(502∼530)를 통해 각각 인접하는 NOR 게이트의 입력에 공급된다.
게이트 신호 GATE가 H 레벨일 때, 게이트(532)가 도통하고, 각 인버터(502∼530)의 출력이 이진 지연 제어 신호 N1∼N30으로서, 제1 지연 제어 회로(17)에 공급되며, 도 9에 도시한 바와 같이, 가변 지연 신호 φE-1∼φE-32가 생성된다.
제2 지연 제어 회로(18)의 동작을 도 13을 이용하여 설명한다. 본 실시의 형태예에서는, 로크 온에 필요한 지연량을 설정하는 포인트를 지연 제어 신호 φE-24의 위치로 하고 있다.
초기치 설정(시각 t1, t2)
전원 투입시 또는 대기 모드로부터의 복귀시에는 리셋 신호 φR의 하강 엣지에 동기하여, 상술한 바와 같이 위상 비교 회로로부터 신호 R1, R2가 동시에 공급되며, 모든 시프트용 유닛 D1∼D15의 출력 D가 리셋되어 L 레벨이 된다. 그 직후, 리셋 신호 φR의 상승 엣지에 동기하여, H 레벨이 된 게이트 신호 GATE 및 초기화 신호 INI가 위상 비교 회로로부터 공급된다. 게이트 신호 GATE가 H 레벨이 되면 제1 지연 제어 회로(17)에서의 지연 제어 동작이 정지하고, 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 이진 지연 제어 신호 N1∼N30을 출력하기 위한 스위치(532)가 전부 온이 된다.
초기화 신호 INI가 공급되면, 시프트용 유닛 D1의 트랜스퍼 게이트가 온이 되고, 출력 단자 D로부터 H 레벨의 신호가 출력된다. 시프트용 유닛 D1 이외의 시프트용 유닛의 출력 단자 D는 L 레벨의 상태이다. 그 결과, 이진 지연 제어 신호중 N1∼N16은 H 레벨, N17∼N30은 L 레벨이 되고, 제1 지연 제어 회로(17)로 공급된다. 이 경우, 제1 지연 제어 회로(17)의 NOR 회로(431-17)의 출력측의 지연 제어 신호 φE-17이 H 레벨이 되고(도 9에는 기재되어 있지 않음), 지연 제어 신호 φE-17에 대응하는 지연량이 가변 지연 회로(11, 13)에 설정된다.
위상 비교 1회째(시각 t3)
지연 제어 신호 φE-17이 선택된 후, 이 예에서는, 위상 비교 회로에서의 비교 결과로서 카운트 업 신호 φSS가 입력된다. 이 때, 신호 φSS가 입력 단자 B에 입력되고 또한 입력 단자 A에 H 레벨 신호가 입력되어 있는 시프트용 유닛 D3의 출력 단자 D가 H 레벨이 된다. 그 직후에 펄스 신호 R1이 공급되어 시프트용 유닛 D1의 출력 단자 D가 리셋되어 L 레벨이 된다.
이 시점에서, 출력 단자 D가 H 레벨이 되는 것은 시프트용 유닛 D3뿐이므로, 이진 지연 제어 신호중 N1∼N24는 H 레벨, N25∼N30은 L 레벨이 되어, 제1 지연 제어 회로(17)로 공급된다. 이 경우, 제1 지연 제어 회로(17)의 NOR 회로(431-25)의 출력의 지연 제어 신호 φE-25가 H 레벨이 되고(도 9에는 기재되어 있지 않음), 지연 제어 신호 φE-25에 대응하는 지연량이 가변 지연 회로(11, 13)에 설정된다.
위상 비교 2회째(시각 t4)
지연 제어 신호 φE-25가 선택된 후, 이 예에서는 위상 비교 회로에서의 비교 결과로서 카운트 다운 신호 φRR이 입력된다. 이 때, 신호 φRR이 입력 단자 B에 입력되고 또한 입력 단자 A에 H 레벨 신호가 입력되어 있는 시프트용 유닛 D6의 출력 단자 D가 H 레벨이 된다. 그 직후에 펄스 신호 R2가 공급되어 시프트용 유닛 D3의 출력 단자 D가 리셋되어 L 레벨이 된다.
이 시점에서, 출력 단자 D가 H 레벨이 되는 것은 시프트용 유닛 D6뿐이므로, 이진 지연 제어 신호중 N1∼N20은 H 레벨, N21∼N30은 L 레벨이 되어, 제1 지연 제어 회로(17)로 공급된다. 이 경우, 제1 지연 제어 회로(17)의 NOR 회로(431-21)의 출력의 지연 제어 신호 φE-21이 H 레벨이 되고(도 9에는 기재되어 있지 않음), 지연 제어 신호 φE-21에 대응하는 지연량이 가변 지연 회로(11, 13)에 설정된다.
위상 비교 3회째(시각 t5)
지연 제어 신호 φE-21이 선택된 후, 이 예에서는, 위상 비교 회로에서의 비교 결과로서 카운트 업 신호 φSS가 입력된다. 이 때, 신호 φSS가 입력 단자 B에 입력되고 또한 입력 단자 A에 H 레벨 신호가 입력되어 있는 시프트용 유닛 D13의 출력 단자 D가 H 레벨이 된다. 그 직후에 펄스 신호 R1이 공급되어 시프트용 유닛 D6의 출력 단자 D가 리셋되어 L 레벨이 된다.
이 시점에서 출력 단자 D가 H 레벨이 되는 것은 시프트용 유닛 D13뿐이므로, 이진 지연 제어 신호중 N1∼N22는 H 레벨, N23∼N30은 L 레벨이 되고, 제1 지연 제어 회로(17)로 공급된다. 이 경우, 제1 지연 제어 회로(17)의 NOR 회로(431-23)의 출력의 지연 제어 신호 φE-23이 H 레벨이 되고(도 9에는 기재되어 있지 않음), 지연 제어 신호 φE-23에 대응하는 지연량이 가변 지연 회로(11, 13)에 설정된다.
지연 제어 회로의 전환과 그 후(시각 t6)
전원 투입 또는 대기 모드로부터의 복귀 후에 위상 비교 결과 신호 φSS, φRR이 위상 비교 회로로부터 공급되어 이진 시프트 방식의 지연량 조정이 3회 행해지면, 게이트 신호 GATE는 L 레벨이 되고, 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 이진 지연 제어 신호 N1∼N30을 출력하기 위한 스위치(532)가 오프가 된다. 또한, 제1 지연 제어 회로(17)에 공급되는 게이트 신호 GATE의 반전 신호는 H 레벨이 된다. 이 때문에, 가변 지연 회로(11, 13)의 지연량을 제어하는 회로가 제2 지연 제어 회로(18)로부터 제1 지연 제어 회로(17)로 전환된다. 그 후의 지연량 제어는 제1 지연 제어 회로(17)(도 9)의 단일 시프트 방식이 된다.
전원 투입 또는 대기 모드로부터의 복귀 후에 이진 시프트 방식의 지연량 제어를 3회 행한 시점에서, 지연 제어 신호 φE-23이 이미 선택되어 있기 때문에, 로크 온에 필요한 지연량의 포인트인 지연 제어 신호 φE-24로 설정하기 위해서는 단일 시프트 방식의 지연량 제어를 나중에 1회 행하면 되게 된다. 따라서, 도 13에 도시되는 바와 같이, 시각 t6에 있어서, 단일 시프트 방식으로 지연 제어 신호가 φE-23에서 φE-24로 시프트하여, 로크 온 상태가 된다. 즉, 전원 투입 또는 대기 모드로부터의 복귀 후부터 로크 온 할 때까지 행하는 위상 비교의 횟수는 종래예의 단일 시프트 방식만으로는 23회인 데 대하여, 본 실시 형태예에서는 4회로 끝나며, 로크 온 시간을 대폭 단축할 수 있다.
제2 실시 형태예
도 14는 제2 실시 형태예의 DLL 회로를 도시한 개략도이다. 도 2의 제1 실시 형태예에 대응하는 부분에는 동일한 인용 번호를 부여했다. 제1 실시 형태예와 다른 부분을 설명하면, 제2 실시 형태예에서는, 통상 동작시(제1 동작 기간)에는 위상 비교 회로(16)가 위상 비교 결과 신호 UP1, DOWN1을 제1 지연 제어 회로(26)에 공급하고, 제1 지연 제어 회로(26)는 단일 시프트 방식의 지연 제어 신호 Q10∼Q4를 생성한다. 또한, 전원 투입시나 대기 모드로부터의 복귀시의 소정 기간(제2 동작 기간)은 위상 비교 회로(16)가 위상 비교 결과 신호 UP2, DOWN2를 제2 지연 제어 회로(27)에 공급하고, 제2 지연 제어 회로(27)는 이진 시프트 방식의 지연 제어 신호 S0, R0∼S4, R4를 생성하며, 그것에 대응하는 지연 제어 신호 Q0∼Q4가 가변 지연 회로(11, 13)에 공급된다.
제2 실시 형태예에서는, 전원 투입시나 대기 모드로부터의 복귀시에 생성되는 리셋 신호 φR은 위상 비교 회로(16)에 공급되고, 제2 동작 기간중의 이진 시프트 방식에 의한 지연 설정이 종료하면, 제2 지연 제어 회로(27)로부터 시프트 엔드 신호 QE가 생성되어, 위상 비교 회로(16)에 공급되며, 제1 동작 기간으로 이행된다.
도 15는 제2 실시 형태예의 위상 비교 회로(16)의 개략도이다. 도 15의 예에서는, 제1 클록 c-clk와 그것을 지연시킨 제2 클록 d-i-clk를 비교하는 위상 비교부(20)와, 그 다음에 생성되는 신호 φa∼φe를 공급받고, 위상 비교 결과 신호 φSO∼φRE를 생성하는 위상 비교 결과 출력부(21)와, 위상 비교 결과 신호 φSO∼φRE를 공급받으며, 이들로부터 위상 비교 결과 신호 UP1, DOWN1 및 UP2, DOWN2를 각각 제1 지연 제어 회로(26)와 제2 지연 제어 회로(27)에 적절하게 공급하는 지연 제어 회로 전환부(25)를 갖는다.
위상 비교부(20)는 제1 실시 형태예와 같이 도 5에 도시된 회로 구성이다. 또한, 위상 비교 출력부(21)는 제1 실시 형태예와 같이 도 7에 도시된 회로 구성이다. 지연 제어 전환부(25)와, 제1 지연 제어 회로(26)와, 제2 지연 제어 회로(27)에 대해서는 이하에 상세히 설명한다.
도 15의 위상 비교 회로(16)에서는, 통상 동작 개시시에 리셋 신호 φR이 지연 제어 회로 전환부(25)에 공급되고, 제2 지연 제어 회로(27)에 위상 비교 결과 신호 UP2, DOWN2가 공급된다. 제2 지연 제어 회로(27)가 지연량 설정 동작을 종료하여 시프트 엔드 신호 QE를 생성하거나, 위상 비교부(20)가 로크 온한 것을 나타내는 로크 온 신호 JST를 생성하면, 지연 제어 회로 전환부(25)는 위상 비교 결과 신호 UP1, DOWN1을 제1 지연 제어 회로(26)에 공급한다. 또한, 제2 실시 형태예에서는 리셋 신호 φR은 제1 실시 형태예와 다르며, H 레벨의 펄스 신호이다.
도 16은 지연 제어 회로 전환부(25)의 회로도이다. 이 회로에서는, 위상 비교 출력부(21)로부터 카운트 업 신호 φSO, φSE가 입력되었을 때에는 NOR 게이트(540)와 인버터(541)에 의해 신호 UP가 생성되고, 카운트 다운 신호 φRO, φRE가 입력되었을 때에는 신호 DOWN이 생성된다. 이들 신호는 NAND 게이트(552∼555) 및 인버터(556∼559)를 통해 제1 지연 제어 회로(26) 또는 제2 지연 제어 회로(27)에 공급된다.
전원 투입시 또는 대기 모드로부터의 복귀시에 H 레벨 펄스의 리셋 신호 φR이 공급되면, 인버터(544)에 의해 P 채널 트랜지스터(545)가 도통한다. 그 때, 시프트 엔드 신호 QE는 L 레벨이다. 이 때 로크 온 신호 JST는 L 레벨이기 때문에, N 채널 트랜지스터(548)는 오프가 되고, 노드 N31은 H 레벨이 된다. 이 상태가 인버터(549, 550)에 의해 래치된다. 그것에 따른 노드 N32가 L 레벨이 되기 때문에, 제1 지연 제어 회로(26)에 공급되는 UP1 신호 및 DOWN1 신호는 항상 L 레벨이 된다. 또한, 노드 N33은 H 레벨이 되기 때문에 제2 지연 제어 회로(27)에는 위상 비교 결과 신호로서 유효한 신호 UP2 또는 신호 DOWN2가 공급되고, 이진 시프트 방식에 의한 위상 조정이 행해진다.
이진 시프트 방식에 의한 위상 조정이 종료하면, 시프트 엔드 신호 QE가 H 레벨이 되고, N 채널 트랜지스터(548)가 도통한다. 이때 리셋 신호 φR은 L 레벨이기 때문에 P 채널 트랜지스터(545)는 오프가 되고, 노드 N31이 L 레벨이 되며, 인버터(549, 550)의 래치 상태를 반전한다. 그것에 따른 노드 N33이 L 레벨이 되기 때문에 제2 지연 제어 회로(27)에 공급되는 신호 UP2 및 신호 DOWN2는 항상 L 레벨이 된다. 또한, 노드 N32는 H 레벨이 되기 때문에 제1 지연 제어 회로(26)에는 위상 비교 결과 신호로서 유효한 신호 UP1또는 신호 DOWN1이 공급되며, 단일 시프트 방식에 의한 위상 조정으로 전환된다.
이진 시프트 방식에 의한 위상 조정이 종료하기 전에 로크 온 신호 JST가 발생한 경우도, N 채널 트랜지스터(548)가 온이 되고, 노드 N31이 L 레벨이 된다. 그리고, 이진 시프트 방식에 의한 위상 조정이 종료한 경우와 같이, 단일 시프트 방식에 의한 위상 조정으로 전환된다.
도 17은 제2 실시 형태예에 있어서의 가변 지연 회로(11, 13)와 제1 지연 제어 회로(26)를 도시하는 회로도이다.
가변 지연 회로(11, 13)는 5개의 지연 유닛(570∼574)과, 그 사이에 설정된 스위치 유닛(575∼579)으로 구성된다. 지연 유닛은 도면 중의 점선 내에도시되는 바와 같이, 인버터(580, 581), 저항 R 및 컨덴서 C로 구성된다. 각 지연 유닛의 지연량은 유닛 내의 저항치 R 또는 컨덴서의 용량 C를 변화시킴으로써, 지연 유닛(570)으로부터 지연 유닛(574)을 향해 그 지연량이 τ, 2τ, …, 16τ와 같이 2의 제곱으로 설정된다.
각 지연 유닛 사이의 스위치 유닛(575∼579)에는 제1 지연 제어 회로(26)로부터의 제어 신호 Q0∼Q4가 공급된다. 각 스위치 유닛은 도면중 점선 내에 도시되는 바와 같이, 인버터(584)와 CMOS 트랜스퍼 게이트(582, 583)로 구성되고, 제어 신호 Q0∼Q4의 설정에 의해, 스위치 유닛에 대응하는 지연 유닛을 통해 클록 신호 c-clk가 전파하는지 여부가 결정된다. 예컨대, 제어 신호 Q4가 H 레벨일 때에는 클록 신호 c-clk는 16τ 지연 유닛(570)을 통해 전파하고, L 레벨일 때에는 16τ 지연 유닛(570)을 통하지 않고서 전파한다.
H 레벨의 제어 신호 Q0∼Q4에 대응하는 지연 유닛의 지연량의 합계가 가변 지연 회로(11, 13)의 지연량이 된다. 이 지연량은 제어 신호 Q0∼Q4의 신호 레벨의 배열을 이진 카운터로 간주했을 때의 카운터치에 해당한다. 예컨대, 제어 신호 Q1, Q0이 H 레벨일 때, 카운터치는 00011에서 가변 지연 회로(11, 13)의 지연량은 3τ(=21τ+20τ)가 되고, Q4, Q2, Q0이 H 레벨일 때, 카운터치는 10101에서 가변 지연 회로(11, 13)의 지연량은 21τ(=24τ+22τ+20τ)가 된다.
제1 지연 제어 회로(26)는 5 비트의 업/다운 카운터(590)로 구성된다. 이 카운터(590)에는 위상 비교 회로로부터의 카운트 업 신호 UP1과 카운트 다운 신호 DOWN1, 또는 제2 지연 제어 회로(27)부터의 지연 세트 신호 S0∼S4와 지연 리셋 신호 R0∼R4에 기초하여 지연 제어 신호 Q0∼Q4를 생성하며, 가변 지연 회로(11, 13)의 스위치 유닛(575∼579)으로 공급한다.
도 18은 카운터(590)의 동작을 도시한 도면이다. 통상 동작시(제1 동작 기간)에는 카운트 업 신호 UP1과 카운트 다운 신호 DOWN1이 위상 비교 회로로부터 공급된다. 신호 UP1이 공급되는 경우는, 도 18중에 도시된 바와 같이 지연 제어 신호 Q0∼Q4로 이루어지는 카운터치가 카운트 업하여 가변 지연 회로(11, 13)의 지연량을 1τ씩 증가시킨다. 신호 DOWN1이 공급되는 경우는 동일하게 지연 제어 신호 Q0∼Q4로 이루어지는 카운터치가 카운트 다운하여 가변 지연 회로(11, 13)의 지연량을 1τ씩 감소시킨다. 이와 같이, 신호 UP1과 신호 DOWN1에 의해, 가변 지연 회로(11, 13)의 지연량은 단일 시프트 방식으로 조정된다.
전원 투입시 또는 대기 모드로부터의 복귀시에는 상술한 바와 같이, 신호 UP1과 신호 DOWN1의 공급이 정지하고, 제2 지연 제어 회로(27)로부터 지연 세트 신호 S0∼S4와 지연 리셋 신호 R0∼R4가 공급된다. 지연 세트 신호가 발생하면, 대응하는 지연 제어 신호 Q0∼04가 H 레벨로 설정되고, 지연 리셋 신호가 발생하면, 대응하는 지연 제어 신호 Q0∼Q4가 L 레벨로 설정된다. 이 경우, 후술하는 바와 같이, 가변 지연 회로(11, 13)의 지연량은 이진 시프트 방식으로 조정된다. 즉, 지연 세트, 리셋 신호가 이진 지연 제어 신호에 해당하고, 이것에 따라 지연 제어 신호 Q0∼Q4가 설정된다.
도 19는 제2 지연 제어 회로(27)의 회로도이다. 또한, 도 20은 제2 지연 제어 회로(27)의 동작 파형도이다. 제2 지연 제어 회로(27)는 5 비트의 시프트 레지스터(600)와, 그 5 비트 출력 Q10∼Q14가 공급되는 NAND 게이트(610∼618) 및 그 출력이 공급되는 인버터 또는 NAND 게이트(620∼628)의 지연 세트 신호 Sn, 지연 리셋 신호 Rn을 생성하는 회로로 구성된다. 이들 신호 Sn, Rn은 도 17에 도시한 바와 같이, 제1 지연 제어 회로(26) 내의 이진 카운터(590)의 각각의 비트에 공급된다. 전원 투입시 또는 대기 모드로부터의 복귀시에는 가변 지연 회로(11, 13)의 지연량은 이들 신호 Sn, Rn(이진 지연 제어 신호)에 기초하여 제어된다.
도 20에 따라 제2 지연 제어 회로(27)의 제2 동작 기간에서의 동작을 설명한다.
초기치 설정(타이밍 T1)
전원 투입시 또는 대기 모드로부터의 복귀시(제2 동작 기간)에는 H 레벨 펄스의 리셋 신호 φR이 공급되고, 시프트 레지스터(600)가 리셋되어 그 출력 Q10∼Q13 및 시프트 엔드 신호 QE는 L 레벨, 최상위의 출력 Q14는 H 레벨로 각각 설정된다. 또한, 인버터(619)와 NAND 게이트(620, 622, 624, 626)에 의해, 리셋 신호 φR에 동기하여 지연 리셋 신호 R0∼R3 및 지연 세트 신호 S4가 H 레벨의 펄스 신호가 된다.
리셋 신호 φR의 공급 직후(도 20중 타이밍 T1)에는 위상 비교 회로(20)로부터 공급되는 위상 비교 결과 신호인 카운트 업 신호 UP2 및 카운트 다운 신호 DOWN2는 모두 L 레벨이기 때문에, NAND 게이트(618)와 인버터(628)에 의해, 지연 리셋 신호 R4는 L 레벨로 설정된다. 또한 노드 N100도 L 레벨이 되기 때문에, NAND 게이트(611, 613, 615, 617)에 의해, 지연 세트 신호 S0∼S3은 L 레벨로 설정된다.
이상과 같이 설정된 지연 세트 신호 S0∼S4 및 지연 리셋 신호 R0∼R4가 제1 지연 제어 회로(26)에 공급된다. 이 때 제1 지연 제어 회로(26)로부터의 제어 신호에서 H 레벨로 설정되는 것은 지연 제어 신호 Q4에서, 카운터(590)의 카운터치는 10000이 된다. 따라서, 타이밍 T1에 있어서 가변 지연 회로(11, 13)에 설정되는 지연량은 16τ(=24τ)가 된다. 이 값은 가변 지연 회로(11, 13)의 최대 지연량의 31τ(=24τ+23τ+22τ+21τ+20τ)의 약 1/2에 해당한다.
위상 비교 동작(위상 비교 1, 타이밍 T2)
이후의 위상 비교 동작에 있어서, 신호 UP2, DOWN2에 응답하여 순차적으로 하위의 자릿수에 대응하는 지연 세트 신호 Sn이 H 레벨 펄스가 되고, 신호 DOWN2에 응답하여 그 상위 자릿수에 대응하는 지연 리셋 신호 Rn+1이 L 레벨로 복귀된다.
우선, 최초의 위상 비교 1의 결과가 카운트 업 신호 UP2로서 입력된다. 이것에 따라, 노드 N100에 펄스 신호가 발생하고, 지연 세트 신호 S0∼S3을 생성하는 NAND 게이트(611, 613, 615, 617) 및 시프트 레지스터(600)에 공급된다. 펄스 신호 N100이 발생한 시점에서, H 레벨로 설정되어 있는 시프트 레지스터 출력은 Q14이기 때문에, NAND 게이트(617)와 인버터(627)에 의해, 그 다음 자릿수에 대응하는 지연 세트 신호 S3에 H 레벨의 펄스 신호가 발생한다. 또한, 노드 N100의 펄스 신호의 하강 엣지에 동기하여 시프트 레지스터 출력 Q14가 L 레벨로 설정되고, 출력 Q13이 H 레벨로 설정된다.
이상과 같이 설정된 지연 세트 신호 S0∼S4 및 지연 리셋 신호 R0∼R4가 제1 지연 제어 회로(26)에 공급된다. 이 때 제1 지연 제어 회로(26)로부터의 지연 제어 신호에서 H 레벨로 설정되어 있는 것은 신호 Q4, Q3에서, 카운터치는 11000이 된다. 따라서, 타이밍 T2에 있어서, 가변 지연 회로(11, 13)에 설정되는 지연량은 24τ(=24τ+23τ)가 된다. 이 값은 가변 지연 회로의 최대 지연량의 약 3/4(=1/2+1/4)에 해당한다.
위상 비교 동작(위상 비교 2, 타이밍 T3)
다음의 위상 비교 2의 결과가 카운트 다운 신호 DOWN2로서 입력된다. 이것에 따라, 노드 N100에 펄스 신호가 발생하고, 지연 세트 신호 S0∼S3을 생성하는 NAND 게이트(611, 613, 615, 617) 및 시프트 레지스터(600)에 공급된다. 펄스 신호 N100이 발생한 시점에서, H 레벨로 설정되어 있는 시프트 레지스터 출력은 Q13이기 때문에 NAND 게이트(615)와 인버터(625)에 의해, 그 다음 자릿수에 대응하는 지연 세트 신호 S2에 H 레벨의 펄스 신호가 발생한다. 또한, 노드 N100의 펄스 신호의 하강 엣지에 동기하여 시프트 레지스터 출력 Q13이 L 레벨로 설정되고, Q12가 H 레벨로 설정된다.
카운트 다운 신호 DOWN2는 지연 리셋 신호 R0∼R4를 생성하는 NAND 게이트(610, 612, 614, 616, 618)에도 입력된다. 카운트 다운 신호 DOWN2가 입력된 시점에서, H 레벨로 설정되어 있는 시프트 레지스터 출력은 Q13이기 때문에 NAND 게이트(616, 626)에 의해, 지연 리셋 신호 R3에 H 레벨의 펄스 신호가 발생한다. 그 결과, 카운터(590)의 출력 Q3이 L 레벨(0값)로 복귀된다.
이상과 같이, 설정된 신호 S0∼S4 및 신호 R0∼R4가 제1 지연 제어 회로(26)에 공급된다. 이 때 제1 지연 제어 회로(26)로부터의 제어 신호에서 H 레벨로 설정되어 있는 것은 Q4, Q2에서, 카운터치는 10100이 된다. 따라서, 타이밍 T3에 있어서, 가변 지연 회로(11, 13)에 설정되는 지연량은 20τ(=24τ+22τ)가 된다. 이 값은 가변 지연 회로(11, 13)의 최대 지연량의 약 5/8(=3/4-1/8)에 해당한다.
이후의 위상 비교 동작(위상 비교 3, 4, 5, 타이밍 T4, T5, T6)
위상 비교 1과 2와 같이, 카운트 업 신호 UP2 또는 카운트 다운 신호 DOWN2의 공급에 따라 노드 N100에 펄스 신호가 발생한다. 그 펄스 신호의 하강 엣지에 동기하여 H 레벨로 설정되는 시프트 레지스터 출력이 Q12에서 Q 10으로 순차적으로 이동하고, 최후에 출력 QE로부터 시프트 엔드 신호 QE가 발생하여 위상 비교 회로 내의 지연 제어 회로 전환부(25)에 공급된다.
H 레벨로 설정된 시프트 레지스터(600)의 출력이 Q12에서 Q10으로 이동함으로써, 지연 세트 신호 S1∼S0으로부터 순차적으로 펄스 신호가 발생한다. 또한, 카운트 다운 신호가 공급된 경우는, H 레벨로 설정된 시프트 레지스터 출력에 대응하는 지연 리셋 신호 R0이 발생한다. 그것에 기초하여 제1 지연 제어 회로(26)로부터의 지연 제어 신호 Q4∼Q0의 레벨이 설정되고, 가변 지연 회로(11, 13)의 지연량이 이진 시프트 방식에 의해 제어된다.
5 비트분의 지연 제어 신호 Q4∼Q0의 설정이 종료하면, 시프트 엔드 신호 QE가 생성되고, 후술하는 바와 같이, 신호 UP2·DOWN2의 제2 지연 제어 회로(27)로의 공급이 정지하여 가변 지연 회로(11, 13)의 지연량을 제어하는 회로가 제2 지연 제어 회로(27)로부터 제1 지연 제어 회로(26)로 전환된다. 위상 비교 회로에서 로크 온 신호 JST가 발생한 경우도 동일하게, 제1 지연 제어 회로(26)로 전환된다.
이상 설명한 바와 같이, 본 발명에 따르면 전원이 투입되었을 때나 파워 다운 모드 상태로부터 복귀했을 때 등의 DLL 회로가 통상 동작을 개시했을 때의 제2 동작 기간은 클록의 위상 비교 결과에 의한 지연량의 설정을 이진 단위로 변경 설정하고, 그 후의 통상 동작시(제1 동작 기간)에는 클록의 위상 비교 결과에 의한 지연량의 설정을 가변 지연 회로의 최소 지연 단위로 변경 설정한다. 따라서, 통상 동작을 개시하고 나서의 소정 기간(제2 동작 기간) 사이에 로크 온되는 지연량으로 또는 그것에 가까운 지연량으로 설정할 수 있고, 로크 온까지의 시간을 짧게 할 수 있다. 그리고, 통상 동작시(제1 동작 기간)에는 지연량을 최소 지연 단위로 시프트하기 때문에, DLL 회로의 동작을 안정시킬 수 있다.
도 1은 종래의 DLL 회로의 예를 도시하는 도면.
도 2는 본 발명의 제1 실시 형태예의 DLL 회로를 도시하는 개략도.
도 3은 위상 비교 회로(16)를 도시하는 도면.
도 4는 가변 지연 회로(11, 13)의 예를 도시하는 도면.
도 5는 위상 비교 회로(16) 내의 위상 비교부(20)의 회로도.
도 6은 위상 비교부의 동작을 도시하는 파형도.
도 7은 위상 비교 회로(16)의 제1 위상 비교 출력부(21)의 회로도.
도 8은 위상 비교 출력부(21)의 동작을 도시하는 파형도.
도 9는 제1 지연 제어 회로(17)의 일부의 구성을 도시하는 회로도.
도 10은 위상 비교 회로의 제2 위상 비교 출력부(22)의 회로도.
도 11은 위상 비교 출력부(22)의 동작을 도시하는 파형도.
도 12는 제2 지연 제어 회로(18)의 회로도.
도 13은 제2 지연 제어 회로(18)의 동작을 도시하는 파형도.
도 14는 제2 실시 형태예의 DLL 회로를 도시하는 개략도.
도 15는 제2 실시 형태예의 위상 비교 회로(16)의 개략도.
도 16은 지연 제어 회로 전환부(25)의 회로도.
도 17은 제2 실시 형태예에 있어서의 가변 지연 회로(11, 13)와 제1 지연 제어 회로(26)를 도시하는 회로도.
도 18은 카운터(590)의 동작을 도시하는 도면.
도 19는 제2 지연 제어 회로(27)의 회로도.
도 20은 제2 지연 제어 회로(27)의 동작 파형도.
〈도면의 주요부분에 대한 부호의 설명〉
11, 13 : 가변 지연 회로
16 : 위상 비교 회로
17 : 제1 지연 제어 회로
18 : 제2 지연 제어 회로
c-clk : 제1 클록
d-i-clk : 제2 클록
φSO∼φRE : 위상 비교 결과 신호
φSS, φRR : 위상 비교 결과 신호
φE-1∼φE-32 : 지연 제어 신호
GATE : 게이트 신호

Claims (14)

  1. 제1 클록을 지연시켜 상기 제1 클록과 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 있어서,
    복수의 최소 지연 단위 게이트를 직렬 접속하여, 상기 제1 클록을 가변 지연시키는 가변 지연 회로와;
    상기 가변 지연 회로의 출력을 소정 시간 지연시켜 생성되는 제2 클록의 위상과 상기 제1 클록의 위상을 비교하고, 위상 비교 결과 신호를 생성하는 위상 비교 회로와;
    상기 위상 비교 결과 신호에 응답하여 상기 가변 지연 회로에 그 지연량을 제어하는 지연 제어 신호를 공급하는 지연 제어 회로
    를 포함하며,
    상기 지연 제어 회로는 상기 DLL 회로의 제1 동작 기간에 상기 최소 지연 단위 게이트의 접속 개수를 1 단위로 증감시켜, 상기 가변 지연 회로의 지연량을 최소 지연량 단위로 변경하는 단일 지연 제어 신호를 생성하고, 상기 제1 동작 기간과는 다른 제2 동작 기간에 상기 최소 지연 단위 게이트의 접속 개수를 이진 단위로 증감시켜, 상기 가변 지연 회로의 지연량을 이진 단위로 변경하는 이진 지연 제어 신호를 생성하는 것인 DLL 회로.
  2. 제1항에 있어서, 상기 지연 제어 회로는
    상기 제1 동작 기간에서 활성화되어 상기 단일 지연 제어 신호를 생성하는 제1 지연 제어 회로와,
    상기 제2 동작 기간에서 활성화되어 상기 이진 지연 제어 신호를 생성하는 제2 지연 제어 회로를 포함하는 것인 DLL 회로.
  3. 제1항에 있어서, 상기 가변 지연 회로는 상기 지연 제어 신호에 의해 상기 제1 클록이 통과하는 상기 최소 지연 단위 게이트 수가 가변 설정되며,
    상기 단일 지연 제어 신호에 따라 생성되는 지연 제어 신호에 의해, 상기 가변 지연 회로 내의 상기 최소 지연 단위 게이트 수가 1 단위로 변경되고,
    상기 이진 지연 제어 신호에 따라 생성되는 지연 제어 신호에 의해, 상기 가변 지연 회로 내의 상기 최소 지연 단위 게이트 수가 전체의 1/2로, 그 후 1/4 또는 3/4으로, ‥‥, 그 후 (21-1)/2n∼(2n-1)/2n(단, 분자는 홀수)중 어느 하나로 계속해서 변경되는 것인 DLL 회로.
  4. 삭제
  5. 제1 클록을 지연시켜 상기 제1 클록과 소정의 위상 관계를 갖는 제어 클록을 생성하는 DLL 회로에 있어서,
    복수의 최소 지연 단위 게이트를 직렬 접속하여, 상기 제1 클록을 가변 지연시키는 가변 지연 회로와;
    상기 가변 지연 회로로부터 출력되는 클록을 소정 시간 지연시켜 생성되는 제2 클록의 위상과 상기 제1 클록의 위상을 비교하여 위상 비교 결과 신호를 생성하는 위상 비교 회로와;
    상기 위상 비교 결과 신호에 응답하여, 상기 제1 및 제2 클록의 위상이 일치하도록 상기 가변 지연 회로에 그 지연량을 제어하는 지연 제어 신호를 공급하는 지연 제어 회로
    를 포함하고,
    상기 지연 제어 회로는, 상기 DLL 회로의 통상 동작 개시 기간 또는 통상 동작 재개 기간 이외의 통상 동작 기간에 활성화되어, 상기 최소 지연 단위 게이트의 접속 개수를 1 단위로 증감시켜 상기 가변 지연 회로의 지연량을 최소 지연량 단위로 변경하는 단일 지연 제어 신호를 생성하는 제1 지연 제어 회로와, 상기 DLL 회로의 상기 통상 동작 개시 기간 또는 통상 동작 재개 기간에 활성화되어, 상기 최소 지연 단위 게이트의 접속 개수를 이진 단위로 증감시켜 상기 가변 지연 회로의 지연량을 이진 단위로 변경하는 이진 지연 제어 신호를 생성하는 제2 지연 제어 회로를 구비하고,
    상기 제2 지연 제어 회로는 상기 통상 동작 개시 또는 통상 동작 재개 후에 상기 위상 비교 회로가 생성하는 소정 횟수의 위상 비교 결과 신호에 응답하여 상기 이진 지연 제어 신호를 생성하며, 상기 제1 지연 제어 회로는 상기 통상 동작 기간에 상기 위상 비교 회로가 생성하는 위상 비교 결과 신호에 응답하여 상기 단일 지연 제어 신호를 생성하는 것인 DLL 회로.
  6. 제5항에 있어서, 상기 위상 비교 회로는 상기 통상 동작 개시 또는 통상 동작 재개 후에 상기 제2 지연 제어 회로를 활성화하며, 상기 통상 동작 기간에 상기 제1 지연 제어 회로를 활성화하는 활성화 신호를 상기 제1 및 제2 지연 제어 회로에 공급하는 것인 DLL 회로.
  7. 제5항에 있어서, 상기 위상 비교 회로는 상기 통상 동작 개시 또는 통상 동작 재개 후에 상기 제2 지연 제어 회로에 유효한 상기 위상 비교 결과 신호를 공급하고, 상기 통상 동작 기간에 상기 제1 지연 제어 회로에 유효한 상기 위상 비교 결과 신호를 공급하는 것인 DLL 회로.
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