JP2000047255A

JP2000047255A - 液晶表示パネル

Info

Publication number: JP2000047255A
Application number: JP21071498A
Authority: JP
Inventors: Naomi Kaneko; 尚美金子; Yutaka Minamino; 裕南野; Mika Nakamura; 美香中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-07-27
Filing date: 1998-07-27
Publication date: 2000-02-18
Anticipated expiration: 2018-07-27
Also published as: JP3263365B2

Abstract

(57)【要約】【課題】液晶注入工程前のアレイ基板の状態におい
て、画素欠陥の検査を行うことができ、しかも短い時間
で検査を行うことができるようにした液晶表示パネルを
提供する。【構成】線順次駆動方式により表示を行う液晶表示パ
ネルである。走査信号線Ｖ１，…，Ｖｎに走査信号を伝
達する走査信号線駆動回路１８及び画像信号線Ｓ１，
…，Ｓｎに画像信号を伝達する画像信号線駆動回路１７
が、前記アレイ基板１１上に形成された半導体層により
構成されている。画像信号線Ｓ１，…，Ｓｎの一方側の
端部には、画像信号線駆動回路１７が接続され、画像信
号線Ｓ１，…，Ｓｎの他方側の端部には、画素欠陥を検
査するための画素欠陥検査用回路２０が接続されてい
る。画素欠陥検査用回路２０は、アレイ基板１１上に形
成された半導体層により構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素スイッチング
素子として薄膜トランジスタ（ＴＦＴ：Thin Film Tran
sistor）などのアクティブ素子を使用したアクティブマ
トリクス方式の液晶表示パネルに関し、特に、液晶注入
工程前のアレイ基板の状態において画素欠陥を検査する
ことが可能な液晶表示パネルに関する。

【０００２】

【従来の技術】ポリシリコン薄膜トランジスタ（以下ｐ
−ＳｉＴＦＴと略す）をスイッチング素子とするアクテ
ィブマトリクス型液晶表示パネルは、表示部を構成する
画素トランジスタと同一の基板上に駆動回路を内蔵する
ことができるという特徴がある。このようなＴＦＴマト
リクスアレイを備えた液晶表示パネルの駆動方式として
は、点順次駆動方式と線順次駆動方式の２通りがある。

【０００３】ところで、近年の液晶パネルの大画面化、
高精細化に伴い、１枚の液晶パネルの画素数が極めて大
きくなり、これに応じて画素スイッチング素子としての
ＴＦＴや画像信号線・走査信号線の配線もまた極めて多
数となる。そのため、ＴＦＴの不良に起因した画素欠陥
や、ソース線等の断線・短絡その他の線欠陥の発生する
頻度も高い。従って、ＴＦＴの不良やソース線等の線欠
陥を、予め検査しておくことが必要となる。しかも、画
素欠陥等の検査は、液晶表示パネルの製造の際の最終工
程である液晶注入工程以前の状態、即ちＴＦＴアレイ基
板の状態において検査することが要請される。なぜな
ら、液晶注入工程後に画素欠陥の検査を行うと、画素欠
陥を発見した場合に液晶表示パネル全体を破棄しなけれ
ばならず、製造歩留りの低下を招くからである。

【０００４】しかしながら、従来ではＴＦＴアレイ基板
の状態において、効率的な検査方法はほとんど確立され
ておらず、断線・短絡その他の線欠陥についてのみ検査
することができる程度であった。画素欠陥を検査する場
合は、ＴＦＴアレイ基板と対向基板間に液晶を注入して
液晶表示パネルを作製した後、液晶表示パネルに電圧を
印加し、液晶表示動作を目視により観察して画素欠陥の
有無を検査していた。しかし、液晶表示パネル作製後に
検査を行うため、上記したように画素欠陥が発見された
場合に、液晶が注入された液晶表示パネル全体を破棄す
ることになり、製造歩留りの低下を招く。

【０００５】そこで、液晶注入工程前の状態において、
画素欠陥を検出することが要請されており、かかる要請
に答えるべく、特開平７ー７７５５３号公報に開示され
ている画素欠陥検査装置が提案されている。この画素欠
陥検査装置は、液晶注入工程前のＴＦＴアレイ基板の状
態において、ＴＦＴアレイ基板に内蔵されている駆動回
路の一部を構成する走査用シフトレジスタを利用するこ
とにより、１画素毎に順次画素欠陥を検査するように構
成されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
従来例では、駆動回路に走査用シフトレジスタが組み込
まれた点順次駆動方式の液晶表示パネルにしか使用でき
ず、線順次駆動方式の液晶表示パネルに使用することが
できないという課題がある。

【０００７】また、点順次駆動方式の液晶表示パネルで
あっても、アレイ基板に駆動回路を形成した、駆動回路
内蔵型の液晶表示パネルの場合、上記従来例の検査装置
を用いて検査を行っても、信頼性の点において問題が生
じる。なぜなら、駆動回路を基板に作り込む工程におい
て駆動回路自体に何等かの不良が発生するおそれがあ
り、かかる駆動回路自体の不良の発生に起因して、画素
欠陥検査の信頼性が低下することになるからである。

【０００８】更に、上記従来技術では、１画素毎に順次
画素欠陥を検査するため、検査時間が長く、検査効率が
悪いという課題がある。

【０００９】本発明の目的は、上記課題に鑑み、液晶注
入工程前のアレイ基板の状態において、画素欠陥の検査
を行うことができ、しかも短い時間で検査を行うことが
できるようにした液晶表示パネルを提供することであ
る。

【００１０】

【課題を解決するための手段】上記の課題を解決するた
め、本発明のうちの請求項１記載の発明は、複数の画像
信号線と複数の走査信号線とがマトリクス状に形成さ
れ、且つ画像信号線と走査信号線との各交点近傍位置に
それぞれ画素スイッチング素子が形成されたアレイ基板
を備え、前記走査信号線に走査信号を伝達する走査信号
線駆動回路及び前記画像信号線に画像信号を伝達する画
像信号線駆動回路が、前記アレイ基板上に形成された半
導体層により構成され、線順次駆動方式により表示を行
う液晶表示パネルにおいて、前記画像信号線の一方側の
端部には、前記画像信号線駆動回路が接続され、画像信
号線の他方側の端部には、画素欠陥を検査するための画
素欠陥検査用回路が接続されており、この画素欠陥検査
用回路は、前記アレイ基板上に形成された半導体層によ
り構成されていることを特徴とする。

【００１１】上記の如く画素欠陥検査用回路を設けるこ
とにより、線順次駆動方式の液晶表示パネルにおいて、
液晶注入工程前の状態で画素欠陥の検査を行うことが可
能となる。そのため、画素欠陥を内包するアレイ基板に
液晶を注入して欠陥のある液晶表示パネルを製造する無
駄を排除することができ、最終製品の歩留まりを向上す
ることができる。

【００１２】尚、画素欠陥を検査するに際しては、液晶
注入工程前のアレイ基板の状態において、画像信号電圧
を印加することによりアレイ基板を駆動し、１走査信号
線上の各画素に蓄積された電荷を放電電圧波形（または
放電電流波形）として１走査信号線毎に取り出し、この
取出された放電電圧波形を画素欠陥検査用回路により検
査し、画素欠陥の存否を判断する。このように、１走査
信号線毎に画素欠陥の検査を行うことができるので、１
画素毎に画素欠陥検査を行う従来例に比べて、検査効率
の向上を図ることができる。

【００１３】また請求項２記載の発明は、請求項１記載
の液晶表示パネルにおいて、前記画素欠陥検査用回路
は、各画像信号線毎に設けられ、各画像信号線を介して
１走査信号線毎に読み出された各画素毎の容量に蓄積さ
れている電荷の放電電流値または放電電圧値と、予め定
めた基準値とを比較して、大小関係に応じた論理値に変
換して出力する比較回路と、前記各比較回路からの出力
の論理積を求めて出力する論理回路と、を有することを
特徴とする。

【００１４】上記した構成により、例えば、放電電圧値
が予め定めた基準値以上のとき、比較回路は論理「１」
を出力し、放電電圧値が予め定めた基準値未満のとき、
比較回路は論理「０」を出力する。従って、１走査信号
線毎に読み出された各画素全てに関して、その放電電圧
値が予め定めた基準値以上の場合のみ、論理回路の出力
は論理「１」となる。放電電圧値が予め定めた基準値未
満となる画素が少なくとも１以上あれば、論理回路の出
力は論理「０」となる。一方、画素欠陥が存在する場合
は、画素の容量に電荷が殆ど蓄積されないため、放電電
圧値が基準値未満となり、画素欠陥が存在しない場合
は、画素の容量に充分な電荷が蓄積されるため、放電電
圧値が基準値以上となる。よって、論理回路の出力の論
理状態により、画素欠陥の有無を検出することが可能と
なる。

【００１５】また請求項３記載の発明は、請求項２記載
の液晶表示パネルにおいて、前記比較回路と前記論理回
路との間に、比較回路の出力パルスのパルス幅を広げる
信号処理回路が設けられていることを特徴とする。

【００１６】上記の如く、比較回路の出力パルスのパル
ス幅を広げることにより、検査精度の向上を図ることが
できる。

【００１７】また請求項４記載の発明は、複数の画像信
号線と複数の走査信号線とがマトリクス状に形成され、
且つ画像信号線と走査信号線との各交点近傍位置にそれ
ぞれ画素スイッチング素子が形成されたアレイ基板を備
え、前記走査信号線に走査信号を伝達する走査信号線駆
動回路及び前記画像信号線に画像信号を伝達する画像信
号線駆動回路が、前記アレイ基板上に形成された半導体
層により構成され、点順次駆動方式により表示を行う液
晶表示パネルにおいて、前記画像信号線の一方側の端部
には、前記画像信号線駆動回路が接続され、画像信号線
の他方側の端部には、画素欠陥を検査するための画素欠
陥検査用回路が接続されており、この画素欠陥検査用回
路は、前記画像信号線駆動回路と同一の回路構成を有
し、且つ前記アレイ基板上に形成された半導体層により
構成されていることを特徴とする。

【００１８】上記の如く、画素欠陥検査用駆動回路が画
像信号線駆動回路と同一回路構成であるため、画像信号
線駆動回路が不良により正常に動作しない場合、画素欠
陥検査用駆動回路を画像信号線駆動回路に転用すること
ができ、最終製品の歩留まりを向上することができる。

【００１９】

【発明の実施の形態】（実施の形態１）図１は実施の形
態１に係る液晶表示パネルの一部分を示す斜視図であ
り、図２は実施の形態１に係る液晶表示パネルの回路図
である。本発明に係る液晶表示パネルは、液晶表示部を
駆動するための駆動回路が、アレイ基板に一体的に形成
された、いわゆる駆動回路内蔵型の液晶表示パネルであ
る。また、この液晶表示パネルは、線順次駆動方式の液
晶表示パネルである。液晶表示パネルは、アレイ基板１
１と、アレイ基板１１に対向する対向基板１２と、アレ
イ基板１１と対向基板１２間に挟持された液晶層１３と
を有する。アレイ基板１１及び対向基板１２は、共に、
透明なガラス基板である。アレイ基板１１の表面には、
複数の走査信号線Ｖ１，Ｖ２，…，Ｖｎ（走査信号線を
総称するときは参照符号Ｖで示す）と、各走査信号線Ｖ
に直交する複数の画像信号線Ｓ１，Ｓ２，…，Ｓｎ（画
像信号線を総称するときは参照符号Ｓで示す）と、画像
信号線Ｓと走査信号線Ｖの各交点に対応して配置される
複数の画素スイッチング素子としての低温ポリシリコン
薄膜トランジスタ（以下、ＴＦＴと略称する）１５…
と、複数の画素電極１６…とが形成されている。ＴＦＴ
１５のソース電極１５ａは、画像信号線Ｓに接続され、
ＴＦＴ１５のゲート電極１５ｂは走査信号線Ｖに接続さ
れている。また、ＴＦＴ１５のドレイン電極１５ｃは、
液晶容量ＣLc及び保持容量Ｃstg に共通に接続されてい
る。尚、これら複数のＴＦＴ１５…、複数の画素電極１
６…、画像信号線Ｓ及び走査信号線Ｖなどにより、液晶
表示部５が構成されている。

【００２０】更に、アレイ基板１１上の液晶表示部５の
周辺部には、画像信号を画像信号線Ｓを介して伝達する
画像信号線駆動回路１７と、走査信号線Ｖを介してＴＦ
Ｔ１５のゲート電極１５ｂに走査信号を伝達する走査信
号線駆動回路１８と、画素欠陥を検出する画素欠陥検査
用回路２０とが設けられている。画像信号線駆動回路１
７は、画像信号線Ｓの一方の端部に接続されており、画
素欠陥検査用回路２０は、画像信号線Ｓの他方の端部に
接続されている。ここで、画素欠陥検査用回路２０によ
り検査対象となる画素欠陥とは、ＴＦＴ１５の機能欠陥
のため、そのＴＦＴ１５の対応する画素が全く表示され
ないか、或いは表示されたとしても所定の明るさに満た
ない場合などを意味する。

【００２１】また、前記対向基板１２の内側表面には、
透明導電膜から成る対向電極２１が形成されており、対
向基板１２の外側表面には、偏光板２２が形成されてい
る。また、前記アレイ基板１１の外側表面には、偏光板
２３が形成されている。尚、画素欠陥検査用回路２０、
画像信号線駆動回路１７及び走査信号駆動回路１８は、
ＴＦＴ１５と同一の製造プロセスでアレイ基板１１上に
作り込まれた、いわゆる内蔵回路である。

【００２２】図３は画像信号線駆動回路及び画素欠陥検
査用回路の具体的な構成を示す回路図である。画像信号
線駆動回路１７は、シフトレジスタ回路３０と、画像デ
ータライン部３１と、サンプルホールド回路３２と、バ
ッフア回路３３と、アナログスイッチａ１，ａ２，…，
ａｎとから構成されている。このような構成の画像信号
線駆動回路１７による線順次駆動の表示動作の概略を説
明すると、先ず、シフトレジスタ回路３０からのドット
タイミング信号が、サンプルホールド回路３２に与えら
れる。これにより、サンプルホールド回路３２は、ドッ
トタイミング信号に応じて画像データライン部３１より
送られてきた画像信号を順次サンプルホールドしてい
く。そして、サンプルホールド回路３２が１走査分のデ
ータをサンプル・ホールドし終えると、１走査分のデー
タがサンプルホールド回路３２からバッファ回路３３に
送り込まれる。その後、バッファ回路３３は、１水平走
査期間に相当する時間をかけて各画像信号線Ｓ１，Ｓ
２，…，Ｓｎに同時にデータを書き込む。このような動
作が１走査信号線毎に順次行われ、１フレームの画像デ
ータが書き込まれることになる。

【００２３】また前記画素欠陥検査用回路２０は、各画
像信号線Ｓ毎に設けられる比較回路Ｂ１，Ｂ２，…，Ｂ
ｎ（比較回路を総称するときは参照符号Ｂで示す）と、
アンド回路Ａ１，Ａ２，…，Ａn-1 （アンド回路を総称
するときは参照符号Ａで示す）から構成されている。ア
ンド回路Ａ１の一方の入力端子は比較回路Ｂ１の出力ラ
インに接続され、アンド回路Ａ１の他方の入力端子は比
較回路Ｂ２の出力ラインに接続されている。またアンド
回路Ａ２，Ａ３，…，Ａn-1 の一方の入力端子は、それ
ぞれ前段のアンド回路（例えばアンド回路Ａn-1 に関す
る前段のアンド回路とは、アンド回路Ａn-2 を意味す
る）の出力ラインに接続され、アンド回路Ａ２，Ａ３，
…，Ａn-1 の他方の入力端子は、それぞれ比較回路Ｂ
２，Ｂ３，…，Ｂｎの出力ラインに接続されている。前
記比較回路Ｂは、各画像信号線Ｓを介して１走査信号線
Ｖ毎に読み出された各画素毎の容量に蓄積されている電
荷の放電電圧値と、予め定めた基準電圧値Ｖref とを比
較し、大小関係に応じた論理値に変換して出力する機能
を果たす。例えば、放電電圧値が基準電圧値Ｖref 以上
のときには、比較回路Ｂは論理「１」を出力し、放電電
圧値が基準電圧値Ｖref未満のときには、比較回路Ｂは
論理「０」を出力する。尚、放電電圧値に代えて放電電
流値を読み出しすように構成してもよい。

【００２４】このような画素欠陥検査用回路２０による
画素欠陥検査の概要を説明すると、液晶注入工程前のＴ
ＦＴアレイ基板の状態において、画像信号電圧を印加す
ることによりＴＦＴアレイ基板を駆動し、アレイ基板内
部において１走査信号線Ｖ上の各画素に蓄積された電荷
を放電電圧波形として、１走査信号線Ｖ毎に取り出し
て、画素欠陥検査用回路２０により検査し、画素欠陥の
存否を認識するものである。

【００２５】図４は画素欠陥検査の動作を説明するため
のタイミングチャートである。図４を参照して、画素欠
陥検査の具体的な動作を説明する。先ず、図４（ａ）に
示すように、走査信号線Ｖ１に選択パルスを印加して、
走査信号線Ｖ１に接続されているすべてのＴＦＴ１５を
所定期間だけＯＮ状態にする。これに同期して、アナロ
グスイッチａ１，ａ２，ａ３，…，ａｎをＯＮ状態にす
る。これにより、図４（ｂ）に示すように、サンプルホ
ールド回路３２に保持されている画像信号電圧が画像信
号線Ｓに読み出され、走査信号線Ｖ１に接続されている
各ＴＦＴ１５…に関連する容量（液晶容量ＣLc及び保持
容量Ｃstg に相当する）に同時に充電が行われる。尚、
ここで使用される画像信号電圧としては、ＴＦＴ１５に
関連する液晶容量ＣLcに十分に充電が行われるように使
用画像信号電圧範囲のうちの最高レベルの電圧が用いら
れる。

【００２６】次に、走査信号線Ｖ１に接続されているす
べてのＴＦＴ１５及びアナログスイッチａ１，ａ２，ａ
３，ａ４，…，ａｎをＯＦＦ状態として充電状態を保持
する。その後、アナログスイッチａ１，ａ２，ａ３，ａ
４，…，ａｎをＯＦＦ状態にしたまま、ＴＦＴ１５のみ
を再度ＯＮ状態とする。これにより、図４（ｃ）に示す
ように、各画素に蓄積された電荷が画像信号線Ｓを介し
て放電され、放電電圧（または放電電流）が画素欠陥検
査用回路２０に与えられる。

【００２７】画素欠陥検査用回路２０では、以下の信号
処理により画素欠陥の有無を診断する。即ち、画素欠陥
検査用回路２０を構成する比較回路Ｂにおいて、基準電
圧値Ｖref と画像信号線Ｓを介して与えられた放電電圧
値とが比較され、図４（ｄ）に示すように、放電電圧値
が基準電圧値Ｖref 以上のときには比較回路Ｂは論理値
「１」を出力し、放電電圧値が基準電圧値Ｖref 未満の
ときには比較回路Ｂは論理値「０」を出力する。そし
て、比較回路Ｂの出力のアンド条件がアンド回路Ａ１，
Ａ２，…，Ａn-1 により求められ、検出端子ＤＩＶから
出力される。従って、１走査信号線Ｖ上の全てのＴＦＴ
１５が正常である場合、検出端子ＤＩＶの出力は論理
「１」になり、ＴＦＴ１５に欠陥がある場合（画素欠陥
がある場合に相当する）は、検出端子ＤＩＶの出力は論
理「０」になる。よって、検出端子ＤＩＶの出力の論理
状態により、画素欠陥の有無を検出することが可能とな
る。

【００２８】例えば、走査信号線Ｖ２と画像信号線Ｓ２
の交点に関するＴＦＴ１５の性能が不良である場合を想
定する。走査信号線Ｖ１に接続されているすべてのＴＦ
Ｔ１５の性能が良好であるので、図４（ｃ）に示すよう
に、放電電圧のピークが基準値Ｖref 以上となる。従っ
て、比較回路Ｂ１，Ｂ２，…，Ｂｎの出力は、図４
（ｄ）に示すように、論理「１」となる。よって、検出
端子ＤＩＶの出力は、図４（ｅ）に示すように、論理
「１」となる。次いで、走査信号線Ｖ２に接続されてい
るＴＦＴ１５の検査が行われると、図４（ｃ）に示すよ
うに、画像信号線Ｓ２に関する放電電圧のピークが基準
値Ｖref 未満となる。従って、比較回路Ｂ２の出力のみ
が、論理「０」で、残余の比較回路Ｂ１，Ｂ３，…，Ｂ
ｎの出力は論理値「１」となる。よって、検出端子ＤＩ
Ｖの出力は、図４（ｅ）に示すように、論理「０」とな
る。こうして、画素欠陥の有無に対応して、検出端子Ｄ
ＩＶの出力の論理レベルが変化し、これにより画素欠陥
の有無を認識することが可能となる。

【００２９】尚、基準値Ｖref は、ＴＦＴの性能として
許容できる電圧レベルまで充電能力を有するか否かによ
り、設定すればよい。例えば、ＴＦＴの性能欠陥により
対応する画素が全く表示されない状態を画素欠陥と考え
るときは、基準値Ｖref をほぼ０レベルに設定すればよ
い。また、対応する画素が全く表示されない状態ではな
いが、所定の明るさに満たない状態を画素欠陥と考える
ときは、所定の明るさが得られる電圧レベルを基準値Ｖ
ref に設定すればよい。このようにして、基準値Ｖref
を任意に設定することにより、ＴＦＴの性能として許容
できる範囲においての画素欠陥を検査することができ
る。また、本実施の形態１では、１走査信号線毎に画素
欠陥を検査することができ、１画素毎に検査を行う従来
例に比べて、短時間で検査を行うことができ、検査効率
の向上を図ることができる。

【００３０】尚、具体的に画素欠陥の有無を認識するた
めには、例えば、図５に示すような発光装置２５の入力
端子Ｉ１に、検出端子ＤＩＶを接続するようにすればよ
い。検出端子ＤＩＶの出力が論理「１」のときは、トラ
ンジスタＴｒがＯＮ状態となり、発光ダイオードＤに順
方向電流が流れ、発光ダイオード２６が点灯する。検出
端子ＤＩＶの出力が論理「０」のときは、トランジスタ
ＴｒがＯＦＦ状態となり、発光ダイオード２６に電流が
流れず、発光ダイオード２６は点灯しない。こうして、
画素欠陥の有無を目視により認識することができる。
尚、発光ダイオード２６に代えて、ブザー等により画素
欠陥の有無を認識するようにしてもよい。また、上記実
施の形態では、画素欠陥検査用回路２０において２入力
アンド回路が用いられたけれども、３以上の多数入力ア
ンド回路を用いる構成であってもよい。

【００３１】（実施の形態２）図６は実施の形態２に係
る液晶表示パネルの画素欠陥検査用回路の構成を示す回
路図である。実施の形態２では、上記実施の形態１にお
ける画素欠陥検査用回路２０に代えて画素欠陥検査用回
路２０Ａが用いられる。この画素欠陥検査用回路２０Ａ
は、比較回路Ｂ１，Ｂ２，…，Ｂｎとアンド回路Ａ１，
Ａ２，…，Ａｎとの間に、Ｔ形フリップフロップＦＦ
１，ＦＦ２，…，ＦＦｎ（Ｔ形フリップフロップを総称
するときは参照符号ＦＦで示す）がそれぞれ介在するよ
うに構成されている。このような構成により、後述する
ように、アンド回路Ａへの入力信号のパルス幅を大きく
することが可能となる。

【００３２】ここで、図７に示すＴ形フリップフロップ
ＦＦの動作機能を表１に示す。

【表１】

【００３３】図７及び表１において、記号「＊」は反転
を意味するものとする。例えば、＊ＰＲはＰＲの反転を
意味し、＊ＣＬはＣＬの反転を意味し、＊ＱはＱの反転
を意味する。

【００３４】次いで、上記表１を参考にしつつ、本実施
の形態２の画素欠陥検査用回路の動作を説明する。画素
欠陥の検査処理は、基本的には実施の形態１と同様であ
る。但し、画素欠陥検査用回路にＴ形フリップフロップ
ＦＦを備える構成としたことにより、画素欠陥検査用回
路２０Ａにおける検査処理が画素欠陥検査用回路２０と
は異なる。先ず、実施の形態１と同様に、走査信号線Ｖ
１に選択パルスを印加し、走査信号線Ｖ１に接続してい
る全てのＴＦＴ１５…を所定時間ＯＮ状態にする。これ
と同期して、アナログスイッチａ１，ａ２，ａ３，…，
ａｎをＯＮ状態にしてサンプルホールドしている画像信
号を入力して、各ＴＦＴ１５に関連する液晶容量ＣLcに
画像信号線Ｓを通じて同時に充電が行なわれる。次い
で、ＴＦＴ１５…及びアナログスイッチａ１，ａ２，ａ
３，ａ４，…，ａｎをＯＦＦ状態として充電状態を保持
した後、再度ＴＦＴ１５…をＯＮ状態とすることによっ
て、各画素に蓄積された電荷の放電電圧（または放電電
流）を画素欠陥検査用回路２０Ａに与え、走査信号線Ｖ
１に関する画素の欠陥を検出する。走査信号線Ｖ１に関
して画素欠陥がないと判断した場合は、上記の走査信号
線Ｖ１に関する検査処理と同様の処理を、走査信号線Ｖ
２について行い、画素欠陥がなければ、同様な検査処理
を走査信号線Ｖ３，Ｖ４，…と順次行っていく。

【００３５】図８は画素欠陥検査用回路２０Ａの動作を
示すタイミングチャートである。尚、図８は走査信号線
Ｖ１及びフリップフロップＦＦ１に関連する波形のみを
描いている。以下、説明の便宜上、走査信号線Ｖ１及び
フリップフロップＦＦ１に関連する動作を中心に説明す
る。上記のように走査信号線Ｖ１に接続しているＴＦＴ
１５に関連する液晶容量ＣLcが、図８（ｃ）に示すよう
に放電され、画像信号線Ｂ１の出力が、図８（ｄ）に示
すよう状態となった場合を想定する。ここで、画像信号
線Ｂ１の出力はフリップフロップＦＦ１のカウント入力
Ｔに相当する。従って、図８（ｄ）に示すよう、時刻ｔ
１において、フリップフロップＦＦ１のカウント入力Ｔ
が論理「０」から論理「１」に変化する。一方、この時
刻ｔ１では、図８（ｅ）に示すようにプリセット＊ＰＲ
は論理「１」であり、且つクリア＊ＣＬも図８（ｆ）に
示すように論理「１」であるので、フリップフロップＦ
Ｆ１は表１よりトグル動作状態である。よって、出力Ｑ
は＊Ｑn-1 となる。ここで、Ｑn-1 は時刻ｔ１以前のＱ
の出力を意味するので、図８（ｇ）に示すように、Ｑn-
1 は論理「０」である。従って、＊Ｑn-1 は論理「１」
となり、出力Ｑは図８（ｇ）に示すようにカウント入力
Ｔの立ち上がりエッジである時刻ｔ１において論理
「１」に変化する。そして、時刻ｔ２まで論理「１」を
維持する。尚、カウント入力Ｔが論理「１」から論理
「０」に変化しても、表１より出力Ｑに変化はない。そ
して時刻ｔ２では、クリア＊ＣＬが論理「１」から論理
「０」に変化するので、このときの出力Ｑは表１よりト
グル動作となる。よって、出力Ｑは、図８（ｇ）に示す
ように、時刻ｔ２において論理「１」から論理「「０」
に変化する。

【００３６】こうして得られた図８（ｇ）に示す出力Ｑ
と、図８（ｄ）に示すカウント入力Ｔとを比較すれば、
出力Ｑの方がカウント入力Ｔよりも、パルス幅が大きく
なっていることが認められる。このことは、他のフリッ
プフロップＦＦ２，…ＦＦｎの出力に関しても同様であ
る。こうして、比較回路Ｂとアンド回路Ａとの間に、Ｔ
形フリップフロップＦＦをそれぞれ介在する構成とする
ことにより、アンド回路Ａへの入力信号のパルス幅を大
きくすることが可能となり、画素欠陥検査用回路２０Ａ
の精度を向上することができる。尚、後続するアンド回
路Ａの信号処理は、実施の形態１と同様であり、１走査
信号線Ｖ上の全てのＴＦＴが正常である場合には、検出
端子ＤＩＶの出力が論理「１」になり、画素欠陥がある
場合には、検出端子ＤＩＶの出力が論理「０」になり、
画素欠陥の有無を識別することが可能となる。

【００３７】（実施の形態３）図９は実施の形態３に係
る液晶表示パネルの全体構成図である。この実施の形態
３は、実施の形態１に類似し対応する部分には同一の参
照符号を付す。上記実施の形態１では線順次駆動方式の
液晶表示パネルであったけれども、本実施の形態３では
点順次駆動方式の液晶表示パネルである点が異なる。従
って、本実施の形態３では、実施の形態１における画像
信号線駆動回路１７に代えて点順次駆動用の画像信号線
駆動回路１７Ａが用いられる。この画像信号線駆動回路
１７Ａは、各画像信号線Ｓ１，Ｓ２，Ｓ３，…，Ｓｎに
接続するアナログスイッチａ１，ａ２，ａ３，…，a ｎ
と、このアナログスイッチａ１，ａ２，ａ３，…，ａｎ
をＯＮ状態にするパルスをドットタイミング信号で順番
に送る走査用シフトレジスタ５０とから構成されてい
る。また、本実施の形態３における画素欠陥検査用回路
２０Ｂは、各画像信号線Ｓに接続するアナログスイッチ
ａ１２，ａ２２，ａ３２，ａ４２，…，ａｎ２と、この
アナログスイッチａ１２，ａ２２，ａ３２，ａ４２，
…，ａｎ２をＯＮ状態にするパルスをドットタイミング
信号で順番に送るシフトレジスタ６２とから構成されて
おり、画像信号線駆動回路１７Ａと同じ回路構成となっ
ている。

【００３８】次に、本実施の形態３における画素欠陥の
検査処理を説明する。本実施の形態３における画素欠陥
検査は、基本的には上記実施の形態１と同様である。但
し、本実施の形態３の液晶表示パネルでは、点順次駆動
方式により駆動されるため、各画素を構成するＴＦＴ１
５に関連する液晶容量ＣLcに蓄積した電荷を放電電圧波
形として画素欠陥検査用回路２０Ｂより１画素毎に検出
する点において相違する。以下に具体的に説明する。例
えば、走査信号線Ｖ１を選択し、ゲート電圧が印加され
ている期間に、シフトレジスタ５０を走査させアナログ
スイッチａ１，ａ２，ａ３，ａ４，…，ａｎを順次ＯＮ
状態にする。これにより、画像データが、データライン
Ｄ１を介して、画像信号線Ｓ１，Ｓ２，…，Ｓｎに順次
導出され、対応する各画素を構成するＴＦＴ１５に関連
する液晶容量ＣLcが充電される。次いで、アナログスイ
ッチａ１，ａ２，ａ３，ａ４，…，ａｎをＯＦＦ状態に
する。

【００３９】次いで、画素欠陥検査用回路２０Ｂを構成
するシフトレジスタ６２を走査させ、各ＴＦＴ１５に関
連する液晶容量ＣLcに蓄積された電荷を放電する。すな
わち、シフトレジスタ６２を走査させてアナログスイッ
チａ１２，ａ２２，ａ３２，ａ４２，…，ａｎ２をこの
順序で順次にＯＮさせることにより、このスイッチａ１
２，ａ２２，ａ３２，ａ４２，…，ａｎ２を介して１画
素毎の電荷を放電電圧波形（または放電電流波形）とし
てデータラインＤ２より取り出す。尚、具体的に画素欠
陥の有無の判断は、例えば従来例（特開平７ー７７５５
３号公報）に開示されている画素欠陥検査装置を使用す
ればよい。即ち、データラインＤ２より取り出された放
電電圧波形を、当該画素欠陥検査装置に入力して、画素
欠陥の有無を検査すればよい。

【００４０】また、上記のように画像信号線Ｓの一方の
端部から画像信号を書き込み、この書き込まれた画像信
号を画像信号線Ｓの他方の端部から読み出すため、例え
ば選択パルスが印加された走査信号線Ｖと画像信号線Ｓ
との交点から画素欠陥検査用回路２０Ｂまでの間に線欠
陥が存在している場合に、そのことを併せて検査するこ
とが可能となる。例えば、図９に示す画像信号線Ｓ２上
の×印の位置に線欠陥が存在している場合、第１行、第
２列の画素の欠陥を検査する際に放電電圧波形を画素欠
陥検査用回路２０Ｂが読み出すことができず、データラ
インＤ２より取り出された電圧波形はほぼ０レベルとな
り、線欠陥が検出される。このようにして、画素欠陥の
みならず、線欠陥をも検査することができるので、検査
効率を向上することができる。なぜなら、画素欠陥の検
査処理中において線欠陥が検出されると、その線欠陥の
存在するＴＦＴアレイ基板は破棄されるので、それ以降
に画素欠陥検査をする必要がなくなるからである。

【００４１】尚、本実施の形態３では、画素欠陥検査用
駆動回路２０Ｂが画像信号線駆動回路１７Ａと同一回路
構成であるため、画像信号線駆動回路１７Ａが不良によ
り正常に動作しない場合、画素欠陥検査用駆動回路２０
Ｂを画像信号線駆動回路１７Ａに転用することができる
という特有の効果を有する。

【００４２】次に、上記実施の形態１〜３において使用
される走査信号線駆動回路１８、画像信号線駆動回路１
７，１７Ａ及び画素欠陥検査用回路２０，２０Ａ，２０
Ｂ等の内蔵回路を構成するポリシリコン薄膜トランジス
タの製造方法を、図１０を参照して説明する。先ず、例
えば歪み点６７０℃の透光性ガラスからなるガラス基板
１００上に、例えばＳｉＯ2 といった材料からなる下地
絶縁膜１０１を、４５０℃の温度条件での常圧ＣＶＤ法
といった手法にて成膜する。下地絶縁膜１０１の膜厚
は、例えば２０００Åとする。

【００４３】下地絶縁膜１０１を生成した後、ａ−Ｓ
ｉ：Ｈ（アモルファスシリコンと水素との化合物）から
成る半導体材料膜１０２’をプラズマＣＶＤ法にて所定
の膜厚（例えば５００Å）となるように成膜し、さらに
リソグラフィー工程にて所定の形状にパターニングす
る。パターニングした半導体材料膜１０２’に対して所
定の条件（例えば処理温度４５０℃ 、処理時間６０
分）で脱水素処理を行う。この工程は、結晶化を行う際
に水素の脱離による半導体材料膜１０２’のアブレーシ
ョンの発生を防ぐことを目的としている。

【００４４】脱水素後、波長３８０ｎｍのＸｅＣｌエキ
シマレーザーの照射といった手法により、半導体材料膜
１０２’の結晶化を行い、半導体材料膜１０２’をｐ−
Ｓｉの半導体層１０２にする（図１０（ａ）参照）。

【００４５】次に、半導体層１０２上に例えばＳｉＯ2
からなるゲート酸化膜１０３を４５０℃の温度条件で常
圧ＣＶＤ法により、例えば１０００Åといった極薄い膜
厚に成膜する。ゲート酸化膜１０３の成膜後、Ａｌ等か
らなる導電体膜１０４’を所定の膜厚（例えば３０００
Å）となるようにスパッタリング等の手法により形成す
る。そして、導電体膜１０４’をＡｌエッチング液を用
いたリソグラフィー工程にて、所定の形状にパターンニ
ングし、これより、導電体膜１０４’をゲート電極１０
４にする（図１０（ｂ）参照）。

【００４６】次に、ゲート電極１０４をマスクとして半
導体層１０２の両側部位に、イオンドーピング法等の手
法を用いてリン、ボロンなどの不純物をイオンに注入す
る（セルフアライン構成）。これにより、半導体層１０
２には、中央部にチャネル領域１０２ａが、チャネル領
域１０２ａの両側にソース領域１０２ｂ及びドレイン領
域１０２ｃがそれぞれ形成される（図１０（ｃ）参
照）。

【００４７】次に、ゲート酸化膜１０３上にＳｉＯ2 等
からなる層間絶縁間１０５を所定の膜厚（例えば４００
０Å）に形成し、形成した層間絶縁膜１０５によってゲ
ート電極１０４を被覆する。層間絶縁膜１０５は、例え
ば、４５０℃の温度条件での常圧ＣＶＤ法にて成膜する
（図１０（ｄ）参照）。

【００４８】次に、層間絶縁膜１０５とゲート絶縁膜１
０３とに、リソグラフィー工程を用いて、ソース領域１
０２ｂ、ドレイン領域１０２ｃに達するコンタクトホー
ル１０６を形成する。コンタクトホール１０６を形成し
たのち、層間絶縁膜１０５上に、Ｔｉ膜、Ａｌ膜等の２
種類の導電体の積層体からなる導電膜１０７’を形成す
る。導電膜１０７’は例えば、スパッタリングにより形
成する。またＴｉ膜の膜厚は例えば１０００Åが適当で
あり、Ａｌ膜の膜厚は例えば７０００Åが適当である。
このようにして形成した導電膜１０７’によりコンタク
トホール１０６を完全に充填する。さらに、導電膜１０
７’をＢＣｌ3 ／Ｃｌ2 系ガスを用いたリソグラフィー
工程にて所定の形状にパターンニングすることで、ソー
ス・ドレイン電極１０７を形成する（図１０（ｅ）参
照）。

【００４９】次に保護膜となるパッシベーション膜１０
８を成膜する。続いて、処理温度３５０℃、重水素ガス
流量３００ｓｃｃｍ、ＲＦパワー８００Ｗの条件下で、
２時間のプラズマ水素化処理を行う。最後に、リソグラ
フィー工程にて、パッシベーション膜１０８を所定の形
状にてパターンニングすることで、内蔵駆動回路を構成
する薄膜トランジスタが完成する。

【００５０】上記実施の形態１〜３では、低温ポリシリ
コンＴＦＴを用いたけれども、他の単結晶質或いは多結
晶質半導体材料により構成されるＴＦＴを用いるように
してもよい。

【００５１】また、液晶表示部５のマトリクスを構成す
るＴＦＴがアモルファスＴＦＴ、内蔵回路（走査信号線
駆動回路１８、画像信号線駆動回路１７，１７Ａ及び画
素欠陥検査用回路２０，２０Ａ，２０Ｂ）を構成するＴ
ＦＴが低温ポリシリコンＴＦＴというように、表示部と
内蔵駆動回路が異なる材料を用いたＴＦＴで構成するよ
うにしてもよい。

【００５２】

【発明の効果】以上のように本発明によれば、線順次駆
動方式の液晶表示パネルについて、液晶注入工程以前の
アレイ基板の状態において画素欠陥を検出することがで
きる。従って、画素欠陥のある液晶表示パネルを製造す
る無駄を排除することができ、最終製品の歩留まりを向
上することができる。

【００５３】また、１走査信号線毎に画素欠陥を検査で
きるため、１画素毎に検査する従来例に比べて検査効率
の向上を図ることができる。

【００５４】また、点順次駆動方式の液晶表示パネルに
ついて、画素欠陥検査用駆動回路が画像信号線駆動回路
と同一回路構成であるため、画像信号線駆動回路が不良
により正常に動作しない場合、画素欠陥検査用駆動回路
を画像信号線駆動回路に転用することができ、最終製品
の歩留まりを向上することができる。

【図面の簡単な説明】

【図１】実施の形態１に係る液晶表示パネルの一部分を
示す斜視図である。

【図２】実施の形態１に係る液晶表示パネルの回路図で
ある。

【図３】実施の形態１に係る液晶表示パネルに使用され
る画像信号線駆動回路及び画素欠陥検査用回路の具体的
な構成を示す回路図である。

【図４】実施の形態１の画素欠陥検査の動作を説明する
ためのタイミングチャートである。

【図５】発光装置の回路図である。

【図６】実施の形態２における画素欠陥検査用回路の構
成を示す回路図である。

【図７】Ｔ型フリップフロップの回路図である。

【図８】実施の形態２における画素欠陥検査用回路の動
作を示すタイミングチャートである。

【図９】実施の形態３に係る液晶表示パネルの全体構成
図である。

【図１０】ポリシリコンＴＦＴの製造工程を示す断面図
である。

【符号の説明】

１１：アレイ基板１２：対向基板１３：液晶層１５：ＴＦＴ１６：画素電極１７，１７Ａ：画像信号線１８：走査信号線２０，２０Ａ，２０Ｂ：画素欠陥検査用回路Ａ１，Ａ２，…，Ａn-1 ：アンド回路Ｂ１，Ｂ２，…，Ｂｎ：比較回路Ｖ１，Ｖ２，…，Ｖｎ：走査信号線Ｓ１，Ｓ２，…，Ｓｎ：画像信号線ＦＦ１，ＦＦ２，…，ＦＦｎ：フリップフロップＤＩＶ：検出端子

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村美香大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 2H092 GA59 HA28 JA24 JA35 JA39 JA43 JA44 JB57 JB77 KA03 KA04 KA05 KA10 KA12 KA18 KB25 MA05 MA07 MA08 MA18 MA27 MA30 MA37 MA41 MA57 MA58 NA13 NA29 NA30 PA06 5C006 AC02 AF44 AF51 AF53 BB16 BC20 BF03 BF06 BF11 BF14 BF26 BF31 BF43 EB01 EB04 FA00

Claims

【特許請求の範囲】

【請求項１】複数の画像信号線と複数の走査信号線と
がマトリクス状に形成され、且つ画像信号線と走査信号
線との各交点近傍位置にそれぞれ画素スイッチング素子
が形成されたアレイ基板を備え、前記走査信号線に走査
信号を伝達する走査信号線駆動回路及び前記画像信号線
に画像信号を伝達する画像信号線駆動回路が、前記アレ
イ基板上に形成された半導体層により構成され、線順次
駆動方式により表示を行う液晶表示パネルにおいて、前記画像信号線の一方側の端部には、前記画像信号線駆
動回路が接続され、画像信号線の他方側の端部には、画
素欠陥を検査するための画素欠陥検査用回路が接続され
ており、この画素欠陥検査用回路は、前記アレイ基板上
に形成された半導体層により構成されていることを特徴
とする液晶表示パネル。
【請求項２】前記画素欠陥検査用回路は、各画像信号線毎に設けられ、各画像信号線を介して１走
査信号線毎に読み出された各画素毎の容量に蓄積されて
いる電荷の放電電流値または放電電圧値と、予め定めた
基準値とを比較して、大小関係に応じた論理値に変換し
て出力する比較回路と、前記各比較回路からの出力の論理積を求めて出力する論
理回路と、を有することを特徴とする請求項１記載の液
晶表示パネル。
【請求項３】前記比較回路と前記論理回路との間に、
比較回路の出力パルスのパルス幅を広げる信号処理回路
が設けられていることを特徴とする請求項２記載の液晶
表示パネル。
【請求項４】複数の画像信号線と複数の走査信号線と
がマトリクス状に形成され、且つ画像信号線と走査信号
線との各交点近傍位置にそれぞれ画素スイッチング素子
が形成されたアレイ基板を備え、前記走査信号線に走査
信号を伝達する走査信号線駆動回路及び前記画像信号線
に画像信号を伝達する画像信号線駆動回路が、前記アレ
イ基板上に形成された半導体層により構成され、点順次
駆動方式により表示を行う液晶表示パネルにおいて、前記画像信号線の一方側の端部には、前記画像信号線駆
動回路が接続され、画像信号線の他方側の端部には、画
素欠陥を検査するための画素欠陥検査用回路が接続され
ており、この画素欠陥検査用回路は、前記画像信号線駆
動回路と同一の回路構成を有し、且つ前記アレイ基板上
に形成された半導体層により構成されていることを特徴
とする液晶表示パネル。