JP2728748B2 - 画像表示装置およびその検査方法 - Google Patents
画像表示装置およびその検査方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁基板上に薄膜トランジスタを用いて形
成した液晶画像表示装置およびその検査方法に関するも
のである。
成した液晶画像表示装置およびその検査方法に関するも
のである。
［従来の技術］ 近年、液晶を用いた画像表示装置は、薄型、低消費電
力等、多くの特徴を有し、ポケットTV、ラップトップパ
ソコン、ワープロ等の応用製品が次々と生産され、非常
に注目を集めてきている技術である。とくに薄膜トラン
ジスタ（TFT）を用いた液晶表示素子は、カラー化で
き、画質も良いことから最近さまざまな技術改良がなさ
れている。そして、液晶を用いた画像表示装置において
は、高精細度化の要求とともに、単位画素数は増加する
傾向にある。
力等、多くの特徴を有し、ポケットTV、ラップトップパ
ソコン、ワープロ等の応用製品が次々と生産され、非常
に注目を集めてきている技術である。とくに薄膜トラン
ジスタ（TFT）を用いた液晶表示素子は、カラー化で
き、画質も良いことから最近さまざまな技術改良がなさ
れている。そして、液晶を用いた画像表示装置において
は、高精細度化の要求とともに、単位画素数は増加する
傾向にある。
以下に従来の画像表示装置について説明する。
第３図に従来のTFTを用いたアクティブマトリクス方
式の液晶表示装置の構成図を示す。第３図において、垂
直走査回路11及び水平走査回路12による駆動回路があ
り、水平走査回路12の各出力部には、水平走査回路12の
出力により制御される転送用トランジスタスイッチ群13
が形成されている。画素部14は二次元マトリクス状に配
列され、アクティブマトリクス方式で駆動されている。
垂直走査回路11の出力である水平ゲート線はポリシリコ
ンで形成され、垂直信号線はALにより形成されており、
画素部へ点順次に書き込まれるようになっている。
式の液晶表示装置の構成図を示す。第３図において、垂
直走査回路11及び水平走査回路12による駆動回路があ
り、水平走査回路12の各出力部には、水平走査回路12の
出力により制御される転送用トランジスタスイッチ群13
が形成されている。画素部14は二次元マトリクス状に配
列され、アクティブマトリクス方式で駆動されている。
垂直走査回路11の出力である水平ゲート線はポリシリコ
ンで形成され、垂直信号線はALにより形成されており、
画素部へ点順次に書き込まれるようになっている。
［発明が解決しようとする課題］ しかしながら、このような従来の構成では、液晶工程
（液晶組成物の注入封止工程、以下同じ）へ導入する前
に画素内のスイッチングトランジスタ又は蓄積容量に不
良がある場合、その箇所を見つけることは非常に困難で
あり、通常、液晶工程後に画像を表示させて判定しなく
てはならないという課題があった。液晶工程後に判定し
ていては、液晶工程のコストが無駄になるばかりでな
く、歩留まりが低下し、省力化が困難であるという課題
がある。
（液晶組成物の注入封止工程、以下同じ）へ導入する前
に画素内のスイッチングトランジスタ又は蓄積容量に不
良がある場合、その箇所を見つけることは非常に困難で
あり、通常、液晶工程後に画像を表示させて判定しなく
てはならないという課題があった。液晶工程後に判定し
ていては、液晶工程のコストが無駄になるばかりでな
く、歩留まりが低下し、省力化が困難であるという課題
がある。
本発明は上記課題を解決するため、液晶工程導入前に
画素内のトランジスタ又は蓄積容量などの不良により点
欠陥となる箇所が判定でき、不良のTFT基板は液晶工程
前に判別できる画像表示装置及び検査方法を提供するも
のである。
画素内のトランジスタ又は蓄積容量などの不良により点
欠陥となる箇所が判定でき、不良のTFT基板は液晶工程
前に判別できる画像表示装置及び検査方法を提供するも
のである。
本発明は上記欠点に鑑み、液晶工程導入前に画素内の
トランジスタ又は蓄積容量などの不良により点欠陥とな
る箇所が判定でき、不良のTFT基板は液晶工程前に判別
できる画像表示装置及び検査方法を提供するものであ
る。
トランジスタ又は蓄積容量などの不良により点欠陥とな
る箇所が判定でき、不良のTFT基板は液晶工程前に判別
できる画像表示装置及び検査方法を提供するものであ
る。
［課題を解決するための手段］ 前記目的を達成するため、本発明による画像表示装置
は、第１のソース端子、第１のゲート端子および第１の
ドレイン端子を有し、前記第１のソース端子または前記
第１のドレイン端子には前記垂直信号線が接続されたス
イッチと、前記第１のゲート端子に接続された水平走査
回路と、前記水平信号線に接続された垂直走査回路と、
前記第１のソース端子または前記第１のドレイン端子の
うちの、前記垂直信号線が接続されていないほうの端子
を共通接続する信号入力線と、第２のソース端子、第２
のゲート端子および第２のドレイン端子を有し、前記信
号入力線の一終端が前記第２のソース端子または前記第
２のドレイン端子に接続された信号スイッチと、前記ス
イッチから見て前記信号スイッチが接続されていない側
の、前記信号入力線の一終端に共通に接続されたリセッ
ト用スイッチおよびソースホロア回路とを備えたことを
特徴とする。
は、第１のソース端子、第１のゲート端子および第１の
ドレイン端子を有し、前記第１のソース端子または前記
第１のドレイン端子には前記垂直信号線が接続されたス
イッチと、前記第１のゲート端子に接続された水平走査
回路と、前記水平信号線に接続された垂直走査回路と、
前記第１のソース端子または前記第１のドレイン端子の
うちの、前記垂直信号線が接続されていないほうの端子
を共通接続する信号入力線と、第２のソース端子、第２
のゲート端子および第２のドレイン端子を有し、前記信
号入力線の一終端が前記第２のソース端子または前記第
２のドレイン端子に接続された信号スイッチと、前記ス
イッチから見て前記信号スイッチが接続されていない側
の、前記信号入力線の一終端に共通に接続されたリセッ
ト用スイッチおよびソースホロア回路とを備えたことを
特徴とする。
また、本発明による上記のような画像表示装置の検査
方法は、前記信号スイッチから前記スイッチを通して所
定の画素に一定の信号電荷を蓄積させた後、前記信号ス
イッチをオフにし、前記蓄積させた信号電荷を前記スイ
ッチおよび前記信号入力線を通して前記ソースホロア回
路に入力し、前記ソースホロア回路から出力を検出し、
次の画素の信号を読み出す前に前記リセットスイッチを
オンにして所定の画素に蓄積されている信号電界を放電
させ、前記出力の状態によって前記画素の良否の判定を
行うことを特徴とする。
方法は、前記信号スイッチから前記スイッチを通して所
定の画素に一定の信号電荷を蓄積させた後、前記信号ス
イッチをオフにし、前記蓄積させた信号電荷を前記スイ
ッチおよび前記信号入力線を通して前記ソースホロア回
路に入力し、前記ソースホロア回路から出力を検出し、
次の画素の信号を読み出す前に前記リセットスイッチを
オンにして所定の画素に蓄積されている信号電界を放電
させ、前記出力の状態によって前記画素の良否の判定を
行うことを特徴とする。
［作用］ 上記のような本発明の画像表示装置及びその検査方法
によれば、画素１個１個に順次情報を書き込み、一定時
間後にその情報を読み出すことにより、画素１個１個の
蓄積容量の不良を検出することができる。そして、リセ
ット用スイッチを独立に設け、それを用いて画素１個１
個の信号容量を検出する際にリセットを行い、かつ画素
からの信号をソースホロア回路を用いて増幅しているの
で、画素１個１個の信号容量をいずれの画素に対しても
等しい誤差で測定できる。
によれば、画素１個１個に順次情報を書き込み、一定時
間後にその情報を読み出すことにより、画素１個１個の
蓄積容量の不良を検出することができる。そして、リセ
ット用スイッチを独立に設け、それを用いて画素１個１
個の信号容量を検出する際にリセットを行い、かつ画素
からの信号をソースホロア回路を用いて増幅しているの
で、画素１個１個の信号容量をいずれの画素に対しても
等しい誤差で測定できる。
［実施例］ 以下、実施例を用いて本発明をさらに具体的に説明す
る。なお本発明は下記の実施例に限定されるものではな
い。
る。なお本発明は下記の実施例に限定されるものではな
い。
第１図は本発明の実施例における画像表示装置の構成
図を示す。１は垂直走査回路、２は水平走査回路、３は
アナログスイッチ、９は画素スイッチングトランジス
タ、４は画素部の蓄積容量、５はＡ（配線）での電位を
検出するためのソースホアロ回路、６はリセット用スイ
ッチ、７は抵抗、８はＡでの配線容量を小さくするため
の信号スイッチで、このスイッチをオフにすることで外
部の配線容量をなくすことができる。信号スイッチ８の
出力は、アナログスイッチ３のドレイン部を通り、一方
はリセット用スイッチ６に、他方はソースホアロ回路５
へと接続されている。また水平走査回路２の出力部に
は、水平走査回路２の出力により制御される転送用アナ
ログスイッチ３が備えられており、画素部へAL配線によ
り点順次書込みで信号伝達を行う。
図を示す。１は垂直走査回路、２は水平走査回路、３は
アナログスイッチ、９は画素スイッチングトランジス
タ、４は画素部の蓄積容量、５はＡ（配線）での電位を
検出するためのソースホアロ回路、６はリセット用スイ
ッチ、７は抵抗、８はＡでの配線容量を小さくするため
の信号スイッチで、このスイッチをオフにすることで外
部の配線容量をなくすことができる。信号スイッチ８の
出力は、アナログスイッチ３のドレイン部を通り、一方
はリセット用スイッチ６に、他方はソースホアロ回路５
へと接続されている。また水平走査回路２の出力部に
は、水平走査回路２の出力により制御される転送用アナ
ログスイッチ３が備えられており、画素部へAL配線によ
り点順次書込みで信号伝達を行う。
次に本発明の画像表示装置の点欠陥を調べる方法につ
いて説明する。第２図（ａ）は本発明の実施例における
点欠陥の検査例の構成図、第２図（ｂ）は第２図（ａ）
に示す本発明の実施例の書き込みモード図（電圧波形
図）、第２図（ｃ）は第２図（ａ）に示す本発明の実施
例の読み出しモード図（電圧波形図）を示す。
いて説明する。第２図（ａ）は本発明の実施例における
点欠陥の検査例の構成図、第２図（ｂ）は第２図（ａ）
に示す本発明の実施例の書き込みモード図（電圧波形
図）、第２図（ｃ）は第２図（ａ）に示す本発明の実施
例の読み出しモード図（電圧波形図）を示す。
例えばＶAは垂直走査回路1A列の出力波形、ＶFはアナ
ログスイッチ３から画素へ書き込む波形、ＶC、ＶD、Ｖ
Eは水平走査回路２からアナログスイッチ３に印加する
Ｃ行、Ｄ行、Ｅ行のパルス波形、φＲは読み出し時のリ
セット用スイッチ６に印加するパルス波形、ＶGはソー
スホロア回路５の出力波形を示している。
ログスイッチ３から画素へ書き込む波形、ＶC、ＶD、Ｖ
Eは水平走査回路２からアナログスイッチ３に印加する
Ｃ行、Ｄ行、Ｅ行のパルス波形、φＲは読み出し時のリ
セット用スイッチ６に印加するパルス波形、ＶGはソー
スホロア回路５の出力波形を示している。
検査の方法は、例えばまず書き込みモードとして垂直
走査回路１のＡ列からＶAなる選択パルスが出力されて
いる間に信号スイッチ８の出力ＶFを常にhighにしてお
き、水平走査回路２を駆動してＡ列の画素部に順番に信
号を書き込む。書き込まれた信号電荷は、画素スイッチ
ングトランジスタ９を通してMOS（metal oxide−semico
nductor）構造の蓄積容量４に蓄積される。そして一定
時間情報を保持する。次に読み出しモードとして、再度
垂直走査回路１のＡ列からＶAなる選択パルスを出力
し、信号スイッチ８にφＢなるパルスを入力し、信号ス
イッチ８をオフ状態にしソースラインの外部配線容量を
カットする。そしてＡ列の各画素からの信号を水平走査
回路２を駆動して、順次読み出す。読み出した情報は蓄
積容量４からスイッチングトラッジスタ９を通り、アナ
ログスイッチ３を通りトランジスタと抵抗７によるソー
スホロア回路５に入力される。
走査回路１のＡ列からＶAなる選択パルスが出力されて
いる間に信号スイッチ８の出力ＶFを常にhighにしてお
き、水平走査回路２を駆動してＡ列の画素部に順番に信
号を書き込む。書き込まれた信号電荷は、画素スイッチ
ングトランジスタ９を通してMOS（metal oxide−semico
nductor）構造の蓄積容量４に蓄積される。そして一定
時間情報を保持する。次に読み出しモードとして、再度
垂直走査回路１のＡ列からＶAなる選択パルスを出力
し、信号スイッチ８にφＢなるパルスを入力し、信号ス
イッチ８をオフ状態にしソースラインの外部配線容量を
カットする。そしてＡ列の各画素からの信号を水平走査
回路２を駆動して、順次読み出す。読み出した情報は蓄
積容量４からスイッチングトラッジスタ９を通り、アナ
ログスイッチ３を通りトランジスタと抵抗７によるソー
スホロア回路５に入力される。
そしてソースホロア回路５の出力を観察する。もしス
イッチング用トランジスタ９又は蓄積容量４などに不良
がある場合は、ソースホロア回路５からの出力は観察さ
れない。また一画素分の出力を観察し、水平走査回路２
を動かして次の画素の読み出しに移る前にリセット用ス
イッチ６にφＲなるパルスを入力して電位を落としてお
く。このようにしてＡ列の画素（Ｃ）、（Ｄ）、（Ｅ）
を水平走査回路を駆動して順次検査してゆく。もしＡ列
の（Ｅ）の画素に不良がある場合、ソースホロア回路５
からの出力はＶGに示すようにその部分の出力がなくな
り不良箇所が判定できる。同様に垂直走査回路１を駆動
し各段について検査を行い、画素全てを検査する。
イッチング用トランジスタ９又は蓄積容量４などに不良
がある場合は、ソースホロア回路５からの出力は観察さ
れない。また一画素分の出力を観察し、水平走査回路２
を動かして次の画素の読み出しに移る前にリセット用ス
イッチ６にφＲなるパルスを入力して電位を落としてお
く。このようにしてＡ列の画素（Ｃ）、（Ｄ）、（Ｅ）
を水平走査回路を駆動して順次検査してゆく。もしＡ列
の（Ｅ）の画素に不良がある場合、ソースホロア回路５
からの出力はＶGに示すようにその部分の出力がなくな
り不良箇所が判定できる。同様に垂直走査回路１を駆動
し各段について検査を行い、画素全てを検査する。
以上のようにして全画素について検査を行うことによ
り、画素部の点欠陥を液晶工程以前に簡単に検査するこ
とができる。また、ソースホロア回路５やリセット用ス
イッチ６、信号スイッチ８は実施例では薄膜トランジス
タにより形成しているため、水平、垂直走査回路を形成
する場合と同時に作製することができるので、新たにプ
ロセスを増やす必要はない。
り、画素部の点欠陥を液晶工程以前に簡単に検査するこ
とができる。また、ソースホロア回路５やリセット用ス
イッチ６、信号スイッチ８は実施例では薄膜トランジス
タにより形成しているため、水平、垂直走査回路を形成
する場合と同時に作製することができるので、新たにプ
ロセスを増やす必要はない。
なお、本実施例では検出用回路としてトランジスタと
抵抗によるソースホロア回路を用いたが、他の構成のソ
ースホロア回路にしてもよい。また抵抗７は外付けにし
ても内蔵としてもよく、トランジスタによる抵抗を用い
てもよい。さらにアナログスイッチはＮチャネルトラン
ジスタでもＰチャネルトランジスタでもよく、またはCM
OS−TFT構成の転送用ゲートでもよい。
抵抗によるソースホロア回路を用いたが、他の構成のソ
ースホロア回路にしてもよい。また抵抗７は外付けにし
ても内蔵としてもよく、トランジスタによる抵抗を用い
てもよい。さらにアナログスイッチはＮチャネルトラン
ジスタでもＰチャネルトランジスタでもよく、またはCM
OS−TFT構成の転送用ゲートでもよい。
なお、本実施例では、Highの情報を画素に書き込ん
で、検査を行なったが、さらに、Lowの情報を書き込む
ことにより、検査精度を向上させてもよい。
で、検査を行なったが、さらに、Lowの情報を書き込む
ことにより、検査精度を向上させてもよい。
さらに本発明においては、表示素子の裏側に照明を設
けた、いわゆるバックライト方式を採用してもよい。
けた、いわゆるバックライト方式を採用してもよい。
［発明の効果］ 以上のように本発明の画像表示装置及びその検査方法
によれば、画素１個１個の蓄積容量の不良を液晶工程の
前に検出することができる。しかも、画素１個１個の信
号容量をいずれの画素に対しても等しい誤差で測定でき
る。
によれば、画素１個１個の蓄積容量の不良を液晶工程の
前に検出することができる。しかも、画素１個１個の信
号容量をいずれの画素に対しても等しい誤差で測定でき
る。
第１図は本発明の実施例における画像表示装置の構成
図、第２図（ａ）は本発明の実施例における点欠陥の検
査例の構成図、第２図（ｂ）は第２図（ａ）に示す本発
明の実施例の書き込みモード図、第２図（ｃ）は第２図
（ａ）に示す本発明の実施例の読み出しモード図、第３
図は従来の画像表示装置の構成図である。 １……垂直走査回路、２……水平走査回路 ３……アナログスイッチ、４……蓄積容量 ５……ソースホロア回路 ６……リセット用スイッチ、７……抵抗 ８……信号スイッチ ９……画素スイッチトランジスタ
図、第２図（ａ）は本発明の実施例における点欠陥の検
査例の構成図、第２図（ｂ）は第２図（ａ）に示す本発
明の実施例の書き込みモード図、第２図（ｃ）は第２図
（ａ）に示す本発明の実施例の読み出しモード図、第３
図は従来の画像表示装置の構成図である。 １……垂直走査回路、２……水平走査回路 ３……アナログスイッチ、４……蓄積容量 ５……ソースホロア回路 ６……リセット用スイッチ、７……抵抗 ８……信号スイッチ ９……画素スイッチトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 英治 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 昭57−38498（ＪＰ，Ａ)
Claims (2)
- 【請求項１】マトリクス状に配列され、垂直信号線およ
び水平信号線によりそれぞれ行および列ごとに共通接続
され、かつそれぞれがスイッチングトランジスタと容量
素子からなる複数の画素を有する画像表示装置におい
て、第１のソース端子、第１のゲート端子および第１の
ドレイン端子を有し、前記第１のソース端子または前記
第１のドレイン端子には前記垂直信号線が接続されたス
イッチと、前記第１のゲート端子に接続された水平走査
回路と、前記水平信号線に接続された垂直走査回路と、
前記第１のソース端子または前記第１のドレイン端子の
うちの、前記垂直信号線が接続されていないほうの端子
を共通接続する信号入力線と、第２のソース端子、第２
のゲート端子および第２のドレイン端子を有し、前記信
号入力線の一終端が前記第２のソース端子または前記第
２のドレイン端子に接続された信号スイッチと、前記ス
イッチから見て前記信号スイッチが接続されていない側
の、前記信号入力線の一終端に共通に接続されたリセッ
ト用スイッチおよびソースホロア回路とを備えたことを
特徴とする画像表示装置。 - 【請求項２】請求項１記載の画像表示装置の検査方法で
あって、前記信号スイッチから前記スイッチを通して所
定の画素に一定の信号電荷を蓄積させた後、前記信号ス
イッチをオフにし、前記蓄積させた信号電荷を前記スイ
ッチおよび前記信号入力線を通して前記ソースホロア回
路に入力し、前記ソースホロア回路から出力を検出し、
次の画素の信号を読み出す前に前記リセットスイッチを
オンにして所定の画素に蓄積されている信号電荷を放電
させ、前記出力の状態によって前記画素の良否の判定を
行うことを特徴とする画像表示装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282109A JP2728748B2 (ja) | 1989-10-30 | 1989-10-30 | 画像表示装置およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282109A JP2728748B2 (ja) | 1989-10-30 | 1989-10-30 | 画像表示装置およびその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142499A JPH03142499A (ja) | 1991-06-18 |
| JP2728748B2 true JP2728748B2 (ja) | 1998-03-18 |
Family
ID=17648244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282109A Expired - Fee Related JP2728748B2 (ja) | 1989-10-30 | 1989-10-30 | 画像表示装置およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2728748B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590373A (ja) * | 1991-09-30 | 1993-04-09 | Alps Electric Co Ltd | 薄膜トランジスタの特性検査装置 |
| US5453991A (en) * | 1992-03-18 | 1995-09-26 | Kabushiki Kaisha Toshiba | Integrated circuit device with internal inspection circuitry |
| JP3667548B2 (ja) | 1998-03-27 | 2005-07-06 | シャープ株式会社 | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| US6677171B1 (en) | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
| JP3481465B2 (ja) | 1998-07-14 | 2003-12-22 | シャープ株式会社 | アクティブマトリクス基板の集合基板 |
| US6762735B2 (en) | 2000-05-12 | 2004-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro luminescence display device and method of testing the same |
| JP5041627B2 (ja) * | 2000-05-12 | 2012-10-03 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置、電子機器 |
| JP3879668B2 (ja) | 2003-01-21 | 2007-02-14 | ソニー株式会社 | 液晶表示装置とその検査方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5738498A (en) * | 1980-08-21 | 1982-03-03 | Suwa Seikosha Kk | Testing system for active matrix substrate |
-
1989
- 1989-10-30 JP JP1282109A patent/JP2728748B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03142499A (ja) | 1991-06-18 |
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