JP2002055141A - アレイ基板の検査方法及び該検査装置 - Google Patents
アレイ基板の検査方法及び該検査装置Info
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Abstract
(57)【要約】
【課題】 液晶表示装置に使用されるアレイ基板の検査
において、補助容量線の断線の検査方法及び検査装置を
提供することにある。 【解決手段】 ＴＦＴアレイ基板の信号線１５とＣｓ線
１３よりパルス信号Ｖｄとパルス信号Ｖｃｓを同時に補
助容量２４に印加することによって、補助容量２４に蓄
積される電荷量がＣ（Ｖｄ1 −Ｖｃｓ1 ）になり、読み
取り回路１６で上述の電荷量を検出したときに、Ｃｓ線
１３の断線の影響が考慮されるアレイ基板の検査方法を
構成した。なお、すべての補助容量２４について上記の
検査を行なわず、各Ｃｓ線１３の中の１個の補助容量２
４について検査することによって、１４型から１８型の
液晶パネルで約１秒から２秒で、すべてのＣｓ線１３の
検査が終了する。
において、補助容量線の断線の検査方法及び検査装置を
提供することにある。 【解決手段】 ＴＦＴアレイ基板の信号線１５とＣｓ線
１３よりパルス信号Ｖｄとパルス信号Ｖｃｓを同時に補
助容量２４に印加することによって、補助容量２４に蓄
積される電荷量がＣ（Ｖｄ1 −Ｖｃｓ1 ）になり、読み
取り回路１６で上述の電荷量を検出したときに、Ｃｓ線
１３の断線の影響が考慮されるアレイ基板の検査方法を
構成した。なお、すべての補助容量２４について上記の
検査を行なわず、各Ｃｓ線１３の中の１個の補助容量２
４について検査することによって、１４型から１８型の
液晶パネルで約１秒から２秒で、すべてのＣｓ線１３の
検査が終了する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置に使
用されるアレイ基板の検査方法及び該検査装置に関し、
詳しく述べると、ＴＦＴアレイ基板の補助容量線の断線
検査方法及び該検査装置に関する。
用されるアレイ基板の検査方法及び該検査装置に関し、
詳しく述べると、ＴＦＴアレイ基板の補助容量線の断線
検査方法及び該検査装置に関する。
【０００２】
【従来の技術】ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎ
ｓｉｓｔｏｒ）アレイ基板は、図８（ａ）に示すよう
に、ガラス基板上に信号線１５とゲート線２１とを電気
的に非導通状態で交叉させながらマトリックス状に配線
し、その交叉部の付近にＴＦＴ２２を配設している。Ｔ
ＦＴ２２のゲートとソースに上記のゲート線２１と信号
線１５がそれぞれ接続される。ＴＦＴ２２のドレインに
は透明電極（ＩＴＯ）が接続される。この透明電極の所
定部分２３と対向する形で補助容量電極２５が配設さ
れ、透明電極の所定部分２３と補助容量電極２５によっ
て補助容量（Ｃｓ）２４が構成される。蓄積容量方式の
場合、補助容量電極２５は補助容量線（以下Ｃｓ線とい
う）１３によって、補助容量駆動回路へ接続される。上
記のＴＦＴアレイ基板における各線や電極等の配設は、
ガラス基板上において、パターニングプロセスを繰り返
して行なわれる。
ｓｉｓｔｏｒ）アレイ基板は、図８（ａ）に示すよう
に、ガラス基板上に信号線１５とゲート線２１とを電気
的に非導通状態で交叉させながらマトリックス状に配線
し、その交叉部の付近にＴＦＴ２２を配設している。Ｔ
ＦＴ２２のゲートとソースに上記のゲート線２１と信号
線１５がそれぞれ接続される。ＴＦＴ２２のドレインに
は透明電極（ＩＴＯ）が接続される。この透明電極の所
定部分２３と対向する形で補助容量電極２５が配設さ
れ、透明電極の所定部分２３と補助容量電極２５によっ
て補助容量（Ｃｓ）２４が構成される。蓄積容量方式の
場合、補助容量電極２５は補助容量線（以下Ｃｓ線とい
う）１３によって、補助容量駆動回路へ接続される。上
記のＴＦＴアレイ基板における各線や電極等の配設は、
ガラス基板上において、パターニングプロセスを繰り返
して行なわれる。
【０００３】近年、液晶表示装置の大画面化によって、
上記の各線の長さが長くなり且つ、液晶表示装置の高精
細化によって、上記の各線が細線化している。このこと
は、上記のパターニングプロセスによって各線を形成す
るときに、線が断線する等して、不良品の発生する確立
が高くなる。従って、不良品が発生した場合に、次の製
造工程に不良品が入らないように、ＴＦＴアレイ基板の
検査を行なう。この検査には、一般に市販されているＴ
ＦＴアレイテスターを使用する。ＴＦＴアレイテスター
は、各種の線の断線（オープン）、短絡（ショート）、
抵抗又は画素欠陥等を検査することがきる。
上記の各線の長さが長くなり且つ、液晶表示装置の高精
細化によって、上記の各線が細線化している。このこと
は、上記のパターニングプロセスによって各線を形成す
るときに、線が断線する等して、不良品の発生する確立
が高くなる。従って、不良品が発生した場合に、次の製
造工程に不良品が入らないように、ＴＦＴアレイ基板の
検査を行なう。この検査には、一般に市販されているＴ
ＦＴアレイテスターを使用する。ＴＦＴアレイテスター
は、各種の線の断線（オープン）、短絡（ショート）、
抵抗又は画素欠陥等を検査することがきる。
【０００４】上記ＴＦＴアレイテスターを用いた各種の
線の断線検査において、Ｃｓ線１３の断線の検査は実施
されていなかった。これは、蓄積容量方式を使用した１
２型以下の小型パネルにおいて点灯検査を実施しても、
Ｃｓ線１３が短いので、Ｃｓ線１３の断線による不良が
検出されにくいことと、１４型以上の液晶パネルのほと
んどで、図９（ａ）に示すＣｓ線１３のない構造（駆動
容量方式）が採用されているからである。この駆動容量
方式は、Ｃｓ線１３を配線しないので、不良品の発生確
立を下げ、液晶表示装置の開口率を向上させる利点があ
る。
線の断線検査において、Ｃｓ線１３の断線の検査は実施
されていなかった。これは、蓄積容量方式を使用した１
２型以下の小型パネルにおいて点灯検査を実施しても、
Ｃｓ線１３が短いので、Ｃｓ線１３の断線による不良が
検出されにくいことと、１４型以上の液晶パネルのほと
んどで、図９（ａ）に示すＣｓ線１３のない構造（駆動
容量方式）が採用されているからである。この駆動容量
方式は、Ｃｓ線１３を配線しないので、不良品の発生確
立を下げ、液晶表示装置の開口率を向上させる利点があ
る。
【０００５】しかし、液晶ディスプレイが高精細化、大
型化した場合、ゲート線２１の配線が長く、線幅が細く
なるために、配線の抵抗が大きくなる。また、信号線１
５の数が多いため、信号線１５とゲート線２１との交叉
部分における容量が増大する。これらのことによって、
ゲート駆動信号を出力するゲートドライバーへの負荷が
大きくなる。更に、駆動容量方式では、補助容量２４の
補助容量電極２５が前段または後段のゲート線２１に接
続されるので、ゲート線２１では、ゲート信号と補助容
量電極２５への信号が混在し、補助容量２４へ蓄積でき
る電荷量が蓄積容量方式と比較して少ない。
型化した場合、ゲート線２１の配線が長く、線幅が細く
なるために、配線の抵抗が大きくなる。また、信号線１
５の数が多いため、信号線１５とゲート線２１との交叉
部分における容量が増大する。これらのことによって、
ゲート駆動信号を出力するゲートドライバーへの負荷が
大きくなる。更に、駆動容量方式では、補助容量２４の
補助容量電極２５が前段または後段のゲート線２１に接
続されるので、ゲート線２１では、ゲート信号と補助容
量電極２５への信号が混在し、補助容量２４へ蓄積でき
る電荷量が蓄積容量方式と比較して少ない。
【０００６】上記のことより最近、１４型以上の液晶パ
ネルにおいて、図９（ｂ）に示すようなＣｓ線１３を使
用した蓄積容量方式が採用されることが多くなってい
る。従って、１４型以上の液晶パネルにおいて蓄積容量
方式を用いた場合、Ｃｓ線１３が含まれるので、Ｃｓ線
１３が断線していると、点灯試験によってＣｓ線１３の
断線が検出される。しかし、点灯試験は液晶パネルを組
み立てた後の検査であり、ＴＦＴアレイ基板を製造した
段階でＣｓ線１３の断線を検出し、次の工程に不良品の
ＴＦＴアレイ基板を流入させない方が、無駄がなく好ま
しい。
ネルにおいて、図９（ｂ）に示すようなＣｓ線１３を使
用した蓄積容量方式が採用されることが多くなってい
る。従って、１４型以上の液晶パネルにおいて蓄積容量
方式を用いた場合、Ｃｓ線１３が含まれるので、Ｃｓ線
１３が断線していると、点灯試験によってＣｓ線１３の
断線が検出される。しかし、点灯試験は液晶パネルを組
み立てた後の検査であり、ＴＦＴアレイ基板を製造した
段階でＣｓ線１３の断線を検出し、次の工程に不良品の
ＴＦＴアレイ基板を流入させない方が、無駄がなく好ま
しい。
【０００７】ＴＦＴアレイ基板の各種の線の断線、短
絡、抵抗又は画素欠陥等を検査するＴＦＴアレイテスタ
ーでは、Ｃｓ線１３の断線が検出できない。これは、Ｃ
ｓ線１３に一定電圧Ｖｃｓを供給しながら、図１０に示
すようなパルス信号Ｖｄを信号線１５に供給する。ま
た、Ｃｓ線１３に一定電圧Ｖｃｓを供給することによっ
て、補助容量電極２５には電圧Ｖｃｓが印加される。な
お、上記のパルス信号Ｖｄにおいて、パルス信号Ｖｄの
立ち下がりは、ゲート信号がオフされた後であり、補助
容量２４における電位差に関係がないので、任意の時間
でパルス信号Ｖｄが立ち下がることとする。
絡、抵抗又は画素欠陥等を検査するＴＦＴアレイテスタ
ーでは、Ｃｓ線１３の断線が検出できない。これは、Ｃ
ｓ線１３に一定電圧Ｖｃｓを供給しながら、図１０に示
すようなパルス信号Ｖｄを信号線１５に供給する。ま
た、Ｃｓ線１３に一定電圧Ｖｃｓを供給することによっ
て、補助容量電極２５には電圧Ｖｃｓが印加される。な
お、上記のパルス信号Ｖｄにおいて、パルス信号Ｖｄの
立ち下がりは、ゲート信号がオフされた後であり、補助
容量２４における電位差に関係がないので、任意の時間
でパルス信号Ｖｄが立ち下がることとする。
【０００８】そして、図１０に示すように、時間ｔ0 に
おいてゲート線２１よりＴＦＴ２２にゲート信号を印加
し、ＴＦＴ２２をオン状態にすることによって、信号線
１５よりキャパシタンスがＣの補助容量２４の透明電極
の所定部分２３にパルス信号Ｖｄが印加される。更に、
時間ｔ1 において、ゲート信号をオフにすることによっ
て、ＴＦＴ２２がオフ状態になる。このときのパルス信
号Ｖｄの電圧をＶｄ1とすると、透明電極の所定部分２
３の電圧はＶｄ1 になる。時間ｔ1 以後の補助容量２４
の透明電極の所定部分２３と補助容量電極２５の電位差
は、電圧ＶｃｓとＶｄ1 の差が保持され、補助容量２４
に蓄積される電荷量Ｑ１はＣ（Ｖｃｓ−Ｖｄ1 ）クーロ
ンとなる。その後、ＴＦＴ２２にゲート信号を印加し、
ＴＦＴ２２をオン状態にする。そして、補助容量２４に
蓄積された電荷量Ｑ１は、ＴＦＴアレイテスターの読み
取り回路で検出される。
おいてゲート線２１よりＴＦＴ２２にゲート信号を印加
し、ＴＦＴ２２をオン状態にすることによって、信号線
１５よりキャパシタンスがＣの補助容量２４の透明電極
の所定部分２３にパルス信号Ｖｄが印加される。更に、
時間ｔ1 において、ゲート信号をオフにすることによっ
て、ＴＦＴ２２がオフ状態になる。このときのパルス信
号Ｖｄの電圧をＶｄ1とすると、透明電極の所定部分２
３の電圧はＶｄ1 になる。時間ｔ1 以後の補助容量２４
の透明電極の所定部分２３と補助容量電極２５の電位差
は、電圧ＶｃｓとＶｄ1 の差が保持され、補助容量２４
に蓄積される電荷量Ｑ１はＣ（Ｖｃｓ−Ｖｄ1 ）クーロ
ンとなる。その後、ＴＦＴ２２にゲート信号を印加し、
ＴＦＴ２２をオン状態にする。そして、補助容量２４に
蓄積された電荷量Ｑ１は、ＴＦＴアレイテスターの読み
取り回路で検出される。
【０００９】しかし、Ｃｓ線１３に供給されるＶｃｓが
一定電圧であるので、補助容量２４に信号線１５からの
パルス信号Ｖｄが印加されないとき、透明電極の所定部
分２３の電圧は０Ｖであり、補助容量２４の透明電極の
所定部分２３と補助容量電極２５の電位差はＶｃｓにな
る。このとき、補助容量２４に蓄積されている電荷量Ｑ
２はＣＶｃｓクーロンになり、ＴＦＴアレイテスターで
検出される電荷量ＱはＱ２とＱ１の差であるＣＶｄ1 ク
ーロンになる。従って、電荷量Ｑが補助容量２４と信号
線１５からの書込み電圧によって決定することを示して
おり、Ｃｓ線１３の断線による影響が考慮されないこと
を示している。
一定電圧であるので、補助容量２４に信号線１５からの
パルス信号Ｖｄが印加されないとき、透明電極の所定部
分２３の電圧は０Ｖであり、補助容量２４の透明電極の
所定部分２３と補助容量電極２５の電位差はＶｃｓにな
る。このとき、補助容量２４に蓄積されている電荷量Ｑ
２はＣＶｃｓクーロンになり、ＴＦＴアレイテスターで
検出される電荷量ＱはＱ２とＱ１の差であるＣＶｄ1 ク
ーロンになる。従って、電荷量Ｑが補助容量２４と信号
線１５からの書込み電圧によって決定することを示して
おり、Ｃｓ線１３の断線による影響が考慮されないこと
を示している。
【００１０】また、特開平１１−８４４２０号におい
て、各種の線において電圧と電流を測定することによ
り、各種の線の抵抗を計算し、算出された抵抗値より断
線又は短絡を検出する方法が開示されている。しかし、
Ｃｓ線のそれぞれにプローブを接続するためのパッドを
設ける必要があり、パッドの数が多くなる。
て、各種の線において電圧と電流を測定することによ
り、各種の線の抵抗を計算し、算出された抵抗値より断
線又は短絡を検出する方法が開示されている。しかし、
Ｃｓ線のそれぞれにプローブを接続するためのパッドを
設ける必要があり、パッドの数が多くなる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、ＴＦ
Ｔアレイ基板の補助容量の線の断線を簡易に且つ短時間
で検査するための方法及び装置を提供することにある。
Ｔアレイ基板の補助容量の線の断線を簡易に且つ短時間
で検査するための方法及び装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明に係るアレイ基板
の検査方法の要旨とするところは、基板と、該基板上に
マトリックス状に電気的に非導通状態で配設された複数
のゲート線、複数の信号線及び複数の補助容量線と、該
複数のゲート線のそれぞれと該複数の信号線のそれぞれ
に電気的に接続された複数のスイッチング素子と、該複
数の補助容量線のそれぞれと該複数のスイッチング素子
のそれぞれとに電気的に接続された複数の補助容量とを
備えたアレイ基板の検査方法であって、前記複数の補助
容量線から前記複数の補助容量にパルス信号を印加する
ステップと、前記複数の信号線から前記複数のスイッチ
ング素子を介して前記複数の補助容量にパルス信号を印
加するステップと、前記した２つのパルス信号の電位差
によって該補助容量に蓄積された電荷量を測定する測定
ステップとを含む。上記の補助容量に上記信号線からの
パルス信号を印加するだけでは、この補助容量に蓄積さ
れた電荷量を測定したときに、上記の補助容量線の断線
の影響は考慮されない。上記の補助容量線の断線の影響
は考慮するために、上記信号線よりパルス信号を印加す
るときに、上記の補助容量線にもパルス信号を印加す
る。このことによって、上記補助容量に蓄積された電荷
量は、上記信号線及び補助容量線より印加されるパルス
信号によって決定し、上記補助容量に蓄積された電荷量
を測定したときに、上記の補助容量線の断線が検出され
る。
の検査方法の要旨とするところは、基板と、該基板上に
マトリックス状に電気的に非導通状態で配設された複数
のゲート線、複数の信号線及び複数の補助容量線と、該
複数のゲート線のそれぞれと該複数の信号線のそれぞれ
に電気的に接続された複数のスイッチング素子と、該複
数の補助容量線のそれぞれと該複数のスイッチング素子
のそれぞれとに電気的に接続された複数の補助容量とを
備えたアレイ基板の検査方法であって、前記複数の補助
容量線から前記複数の補助容量にパルス信号を印加する
ステップと、前記複数の信号線から前記複数のスイッチ
ング素子を介して前記複数の補助容量にパルス信号を印
加するステップと、前記した２つのパルス信号の電位差
によって該補助容量に蓄積された電荷量を測定する測定
ステップとを含む。上記の補助容量に上記信号線からの
パルス信号を印加するだけでは、この補助容量に蓄積さ
れた電荷量を測定したときに、上記の補助容量線の断線
の影響は考慮されない。上記の補助容量線の断線の影響
は考慮するために、上記信号線よりパルス信号を印加す
るときに、上記の補助容量線にもパルス信号を印加す
る。このことによって、上記補助容量に蓄積された電荷
量は、上記信号線及び補助容量線より印加されるパルス
信号によって決定し、上記補助容量に蓄積された電荷量
を測定したときに、上記の補助容量線の断線が検出され
る。
【００１３】また、本発明に係るアレイ基板の検査装置
の要旨とするところは、基板と、該基板上にマトリック
ス状に電気的に非導通状態で配設された複数のゲート
線、複数の信号線及び複数の補助容量線と、該複数のゲ
ート線のそれぞれと該複数の信号線のそれぞれに電気的
に接続された複数のスイッチング素子と、前記複数の補
助容量線のそれぞれと前記複数のスイッチング素子のそ
れぞれとに電気的に接続された複数の補助容量と、を備
えたアレイ基板を検査するためのアレイ基板の検査装置
であって、前記複数の補助容量のそれぞれにパルス信号
を印加するために前記補助容量線と前記信号線に接続さ
れたパルス信号発生装置と、前記それぞれの補助容量に
蓄積された電荷量を測定する回路を備えた。上記の信号
線と補助容量線に上記のパルス信号発生装置を接続する
ことによって、上記補助容量に該信号線と該補助容量線
よりパルス信号を印加する。このことにより、上記電荷
量を測定する回路によって補助容量に蓄積された電荷量
を測定することによって、補助容量線の断線の検出する
ことができる。
の要旨とするところは、基板と、該基板上にマトリック
ス状に電気的に非導通状態で配設された複数のゲート
線、複数の信号線及び複数の補助容量線と、該複数のゲ
ート線のそれぞれと該複数の信号線のそれぞれに電気的
に接続された複数のスイッチング素子と、前記複数の補
助容量線のそれぞれと前記複数のスイッチング素子のそ
れぞれとに電気的に接続された複数の補助容量と、を備
えたアレイ基板を検査するためのアレイ基板の検査装置
であって、前記複数の補助容量のそれぞれにパルス信号
を印加するために前記補助容量線と前記信号線に接続さ
れたパルス信号発生装置と、前記それぞれの補助容量に
蓄積された電荷量を測定する回路を備えた。上記の信号
線と補助容量線に上記のパルス信号発生装置を接続する
ことによって、上記補助容量に該信号線と該補助容量線
よりパルス信号を印加する。このことにより、上記電荷
量を測定する回路によって補助容量に蓄積された電荷量
を測定することによって、補助容量線の断線の検出する
ことができる。
【００１４】
【発明の実施形態】次に、本発明に係るＴＦＴアレイ基
板の補助容量の線の断線の検査方法及び検査装置の実施
形態を図面に基づいて説明する。検査される蓄積容量方
式を用いたＴＦＴアレイ基板は、図８（ａ）に示すよう
に、ガラス基板上に、ゲート線２１、信号線１５及びＣ
ｓ線１３が、マトリックス状に配線されている。ゲート
線２１と信号線１５の交叉部付近にＴＦＴ２２が配置さ
れている。また、ＴＦＴ２２のドレインに透明電極が接
続される。透明電極は図示していない。Ｃｓ線１３には
補助容量電極２５が接続されており、透明電極の所定部
分２３とこの補助容量電極２５が対向するように配置さ
れることによって、補助容量２４が形成されている。
板の補助容量の線の断線の検査方法及び検査装置の実施
形態を図面に基づいて説明する。検査される蓄積容量方
式を用いたＴＦＴアレイ基板は、図８（ａ）に示すよう
に、ガラス基板上に、ゲート線２１、信号線１５及びＣ
ｓ線１３が、マトリックス状に配線されている。ゲート
線２１と信号線１５の交叉部付近にＴＦＴ２２が配置さ
れている。また、ＴＦＴ２２のドレインに透明電極が接
続される。透明電極は図示していない。Ｃｓ線１３には
補助容量電極２５が接続されており、透明電極の所定部
分２３とこの補助容量電極２５が対向するように配置さ
れることによって、補助容量２４が形成されている。
【００１５】本発明のアレイ基板の検査装置の構成図を
図１に示す。アレイ基板の検査装置において、Ｃｓ線１
３にＣｓ信号発生回路１２が接続される。このＣｓ信号
発生回路１２は、パルス信号Ｖｃｓを発生する。また、
信号線１５はスイッチ１１をかいして、試験信号発生回
路１４と読み取り回路１６が接続される。試験信号発生
回路１４より信号線１５に供給する信号は、パルス信号
Ｖｄである。スイッチ１１は、補助容量２４に電荷を蓄
えるときに、試験信号発生回路１４に接続し、補助容量
２４に蓄積された電荷を読み取るときに、読み取り回路
１６に接続される。また、ゲート線２１にはＴＦＴ２２
を駆動させるためのゲート信号を発生させるゲート信号
発生回路２０が接続されている。補助容量２４のキャパ
シタンスはＣとする。
図１に示す。アレイ基板の検査装置において、Ｃｓ線１
３にＣｓ信号発生回路１２が接続される。このＣｓ信号
発生回路１２は、パルス信号Ｖｃｓを発生する。また、
信号線１５はスイッチ１１をかいして、試験信号発生回
路１４と読み取り回路１６が接続される。試験信号発生
回路１４より信号線１５に供給する信号は、パルス信号
Ｖｄである。スイッチ１１は、補助容量２４に電荷を蓄
えるときに、試験信号発生回路１４に接続し、補助容量
２４に蓄積された電荷を読み取るときに、読み取り回路
１６に接続される。また、ゲート線２１にはＴＦＴ２２
を駆動させるためのゲート信号を発生させるゲート信号
発生回路２０が接続されている。補助容量２４のキャパ
シタンスはＣとする。
【００１６】補助容量２４に電荷が蓄積されていない状
態で、図１に示すスイッチ１１を試験信号発生回路１４
へ接続する。試験信号発生回路１４から信号線１５に、
図２に示すパルス信号Ｖｄを供給する。更に、図２にお
ける時間ｔ0 に、ゲート信号発生回路２０よりＴＦＴ２
２にゲート信号を供給することによって、ＴＦＴ２２を
オン状態にして、補助容量２４の透明電極の所定部分２
３にパルス信号Ｖｄを印加する。ゲート信号がＴＦＴ２
２に印加されている時間ｔ0 から時間ｔ1 の間、ＴＦＴ
２２はオン状態であり、補助容量２４の透明電極の所定
部分２３にパルス信号Ｖｄが印加される。更に、Ｃｓ線
１３に接続されたＣｓ信号発生回路１２より、図２に示
すようなパルス信号ＶｃｓをＣｓ線１３に供給し、補助
容量２４の補助容量電極２５にパルス信号Ｖｃｓを印加
する。パルス信号Ｖｄとパルス信号Ｖｃｓの立ち上がり
の時間は、信号線１５とＣｓ線１３の抵抗及び補助容量
２４によって決まり、それぞれ立ち上がりの時間は異な
る。また、図３に示すように、ゲート信号がオフされる
とき、即ち時間ｔ1 にＶｄとＶｃｓの電位差が生じるの
ならば、パルス信号Ｖｄとパルス信号Ｖｃｓが信号線１
５とＣｓ線１３に供給する時間をずらすことも可能であ
る。
態で、図１に示すスイッチ１１を試験信号発生回路１４
へ接続する。試験信号発生回路１４から信号線１５に、
図２に示すパルス信号Ｖｄを供給する。更に、図２にお
ける時間ｔ0 に、ゲート信号発生回路２０よりＴＦＴ２
２にゲート信号を供給することによって、ＴＦＴ２２を
オン状態にして、補助容量２４の透明電極の所定部分２
３にパルス信号Ｖｄを印加する。ゲート信号がＴＦＴ２
２に印加されている時間ｔ0 から時間ｔ1 の間、ＴＦＴ
２２はオン状態であり、補助容量２４の透明電極の所定
部分２３にパルス信号Ｖｄが印加される。更に、Ｃｓ線
１３に接続されたＣｓ信号発生回路１２より、図２に示
すようなパルス信号ＶｃｓをＣｓ線１３に供給し、補助
容量２４の補助容量電極２５にパルス信号Ｖｃｓを印加
する。パルス信号Ｖｄとパルス信号Ｖｃｓの立ち上がり
の時間は、信号線１５とＣｓ線１３の抵抗及び補助容量
２４によって決まり、それぞれ立ち上がりの時間は異な
る。また、図３に示すように、ゲート信号がオフされる
とき、即ち時間ｔ1 にＶｄとＶｃｓの電位差が生じるの
ならば、パルス信号Ｖｄとパルス信号Ｖｃｓが信号線１
５とＣｓ線１３に供給する時間をずらすことも可能であ
る。
【００１７】上記のように、補助容量２４の透明電極の
所定部分２３と補助容量電極２５にそれぞれパルス信号
Ｖｄとパルス信号Ｖｃｓを印加することによって、透明
電極の所定部分２３と補助容量電極２５に電位差が生じ
る。そして、図２における時間ｔ1 に、ゲート信号をオ
フにし、ＴＦＴ２２をオフ状態にする。このとき、補助
容量２４の透明電極の所定部分２３にかかるパルス信号
Ｖｄの電圧をＶｄ1 、補助容量電極２５にかかるパルス
信号Ｖｃｓの電圧をＶｃｓ1 とする。従って、補助容量
２４の透明電極の所定部分２３と補助容量電極２５に生
じる電位差はＶｃｓ1 −Ｖｄ1 になる。この電位差が保
持されることによって、補助容量２４にＣ（Ｖｃｓ1 −
Ｖｄ1 ）クーロンの電荷量Ｑ１が蓄積される。
所定部分２３と補助容量電極２５にそれぞれパルス信号
Ｖｄとパルス信号Ｖｃｓを印加することによって、透明
電極の所定部分２３と補助容量電極２５に電位差が生じ
る。そして、図２における時間ｔ1 に、ゲート信号をオ
フにし、ＴＦＴ２２をオフ状態にする。このとき、補助
容量２４の透明電極の所定部分２３にかかるパルス信号
Ｖｄの電圧をＶｄ1 、補助容量電極２５にかかるパルス
信号Ｖｃｓの電圧をＶｃｓ1 とする。従って、補助容量
２４の透明電極の所定部分２３と補助容量電極２５に生
じる電位差はＶｃｓ1 −Ｖｄ1 になる。この電位差が保
持されることによって、補助容量２４にＣ（Ｖｃｓ1 −
Ｖｄ1 ）クーロンの電荷量Ｑ１が蓄積される。
【００１８】なお、図２において、信号線１５とＣｓ線
１３のそれぞれに供給されるパルス信号Ｖｄとパルス信
号Ｖｃｓは、ゲート信号によってＴＦＴ２２がオフ状態
になった時間ｔ1 以後、次にゲート信号がＴＦＴ２２に
印加されて、補助容量２４に蓄積された電荷量を読み取
るまでに、任意の時間で立ち下がることとする。
１３のそれぞれに供給されるパルス信号Ｖｄとパルス信
号Ｖｃｓは、ゲート信号によってＴＦＴ２２がオフ状態
になった時間ｔ1 以後、次にゲート信号がＴＦＴ２２に
印加されて、補助容量２４に蓄積された電荷量を読み取
るまでに、任意の時間で立ち下がることとする。
【００１９】上記の工程によって補助容量２４に電荷が
蓄積された後、補助容量２４に蓄積された電荷量を読み
取るために、スイッチ１１を読み取り回路１６に接続す
る。そして、ＴＦＴ２２にゲート信号を供給することに
よって、ゲート信号がＴＦＴ２２に供給されている間、
ＴＦＴ２２がオン状態になり、補助容量２４に蓄積され
た電荷が読出し回路１６に供給され、補助容量２４に蓄
積された電荷量を測定する。
蓄積された後、補助容量２４に蓄積された電荷量を読み
取るために、スイッチ１１を読み取り回路１６に接続す
る。そして、ＴＦＴ２２にゲート信号を供給することに
よって、ゲート信号がＴＦＴ２２に供給されている間、
ＴＦＴ２２がオン状態になり、補助容量２４に蓄積され
た電荷が読出し回路１６に供給され、補助容量２４に蓄
積された電荷量を測定する。
【００２０】補助容量２４の透明電極の所定部分２３と
補助容量電極２５にそれぞれのパルス信号Ｖｄとパルス
信号Ｖｃｓを印加しないとき、補助容量２４に蓄積され
ている電荷量Ｑ２は０クーロンであり、読み取り回路１
６が検出する電荷量Ｑ＝Ｑ２−Ｑ１はＣ（Ｖｄ1 −Ｖｃ
ｓ1 ）クーロンである。従って、従来技術で含まれなか
ったＣｓ線１３に印加されたパルス信号Ｖｃｓが考慮さ
れている。これは、あらかじめＣｓ線が断線していない
場合の電荷量Ｑの基準範囲を決定しておくことによっ
て、Ｃｓ線１３が断線した場合、Ｖｃｓ1 の値が基準値
にならないことによって、電荷量Ｑの値が基準範囲に入
らず、Ｃｓ線の断線を検出することが可能になる。
補助容量電極２５にそれぞれのパルス信号Ｖｄとパルス
信号Ｖｃｓを印加しないとき、補助容量２４に蓄積され
ている電荷量Ｑ２は０クーロンであり、読み取り回路１
６が検出する電荷量Ｑ＝Ｑ２−Ｑ１はＣ（Ｖｄ1 −Ｖｃ
ｓ1 ）クーロンである。従って、従来技術で含まれなか
ったＣｓ線１３に印加されたパルス信号Ｖｃｓが考慮さ
れている。これは、あらかじめＣｓ線が断線していない
場合の電荷量Ｑの基準範囲を決定しておくことによっ
て、Ｃｓ線１３が断線した場合、Ｖｃｓ1 の値が基準値
にならないことによって、電荷量Ｑの値が基準範囲に入
らず、Ｃｓ線の断線を検出することが可能になる。
【００２１】なお、上記したＣｓ線１３の断線検査にお
いて、電荷量Ｑは、Ｃｓ線１３の断線の影響以外に、信
号線１５の断線等によっても値が変化する。よって、Ｃ
ｓ線１３の断線の検査を行なう前に、各種の線の断線、
短絡、抵抗又は画素欠陥等の検査を行なうことが好まし
い。
いて、電荷量Ｑは、Ｃｓ線１３の断線の影響以外に、信
号線１５の断線等によっても値が変化する。よって、Ｃ
ｓ線１３の断線の検査を行なう前に、各種の線の断線、
短絡、抵抗又は画素欠陥等の検査を行なうことが好まし
い。
【００２２】補助容量２４は、一本のＣｓ線１３に並列
に多段接続されており、図４に示すような、Ｃｓ線１３
の抵抗４２との等価回路で表される。従って、補助容量
２４の位置によって、Ｃｓ線１３からのパルス信号Ｖｃ
ｓのパルスの立ち上がりの時間が異なるために上記した
Ｖｃｓ1 が異なり、補助容量２４毎に蓄積される電荷量
が異なる。図５にＣｓ線１３とパルス信号Ｖｃｓの関係
を示す。図５において、補助容量、ＴＦＴ、信号線及び
ゲート線等は省略している。Ｃｓ線１３の両端からパル
ス信号Ｖｃｓが印加されるので、Ａ線のようにＣｓ線１
３が断線していなければ、中心の補助容量２４に印加さ
れるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も
遅く、Ｃｓ線１３の両端の補助容量２４に印加されるパ
ルス信号Ｖｃｓのパルスの立ち上がり時間が最も短い。
に多段接続されており、図４に示すような、Ｃｓ線１３
の抵抗４２との等価回路で表される。従って、補助容量
２４の位置によって、Ｃｓ線１３からのパルス信号Ｖｃ
ｓのパルスの立ち上がりの時間が異なるために上記した
Ｖｃｓ1 が異なり、補助容量２４毎に蓄積される電荷量
が異なる。図５にＣｓ線１３とパルス信号Ｖｃｓの関係
を示す。図５において、補助容量、ＴＦＴ、信号線及び
ゲート線等は省略している。Ｃｓ線１３の両端からパル
ス信号Ｖｃｓが印加されるので、Ａ線のようにＣｓ線１
３が断線していなければ、中心の補助容量２４に印加さ
れるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も
遅く、Ｃｓ線１３の両端の補助容量２４に印加されるパ
ルス信号Ｖｃｓのパルスの立ち上がり時間が最も短い。
【００２３】しかし、図５のＢ線のようにＣｓ線１３が
断線した場合、断線部分５２の付近の補助容量２４に印
加されるパルス信号Ｖｃｓ５４のパルスの立ち上がりの
時間が遅くなる。これは、Ｃｓ線１３の両端からパルス
信号Ｖｃｓを印加しても、断線部分５２でパルス信号Ｖ
ｃｓが止まってしまい、逆方向からのパルス信号Ｖｃｓ
が印加されるためである。従って、Ｃｓ線１３が断線し
ていない場合の補助容量２４に蓄積される電荷量とは異
なる電荷量を蓄積する補助容量２４が発生する。
断線した場合、断線部分５２の付近の補助容量２４に印
加されるパルス信号Ｖｃｓ５４のパルスの立ち上がりの
時間が遅くなる。これは、Ｃｓ線１３の両端からパルス
信号Ｖｃｓを印加しても、断線部分５２でパルス信号Ｖ
ｃｓが止まってしまい、逆方向からのパルス信号Ｖｃｓ
が印加されるためである。従って、Ｃｓ線１３が断線し
ていない場合の補助容量２４に蓄積される電荷量とは異
なる電荷量を蓄積する補助容量２４が発生する。
【００２４】図６（ａ），（ｂ）に、１４型から１７型
のＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒ
ｒａｙ）の液晶パネルにおける、Ｃｓ線１３に断線が無
い場合と有る場合の補助容量２４の位置とそれぞれの補
助容量２４に蓄積される電荷量の関係を示す。図６にお
いて、横軸は補助容量２４の位置であるが、１４型から
１７型のＸＧＡの液晶パネルにおいて、一本のＣｓ線１
３に接続された補助容量２４の個数は３０７２個であ
り、Ｃｓ線１３のどちらか一端に接続された補助容量２
４を０とし他端に接続された補助容量２４を３０７１と
している。図６（ａ）と（ｂ）を比較すると、図５に示
す断線部分５２に近づくほど補助容量２４に蓄積される
電荷量の差が顕著になり且つ、図６（ｂ）において断線
部分５２付近で補助容量２４に蓄積される電荷量に顕著
な差が発生している。従って、断線が無い場合と実際の
断線検査の結果とを比較することによって、Ｃｓ線１３
の断線を検出することが可能である。また、検出された
電荷量に顕著な差が発生しているか否かを検出すること
によってもＣｓ線１３の断線を検出することが可能であ
る。
のＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒ
ｒａｙ）の液晶パネルにおける、Ｃｓ線１３に断線が無
い場合と有る場合の補助容量２４の位置とそれぞれの補
助容量２４に蓄積される電荷量の関係を示す。図６にお
いて、横軸は補助容量２４の位置であるが、１４型から
１７型のＸＧＡの液晶パネルにおいて、一本のＣｓ線１
３に接続された補助容量２４の個数は３０７２個であ
り、Ｃｓ線１３のどちらか一端に接続された補助容量２
４を０とし他端に接続された補助容量２４を３０７１と
している。図６（ａ）と（ｂ）を比較すると、図５に示
す断線部分５２に近づくほど補助容量２４に蓄積される
電荷量の差が顕著になり且つ、図６（ｂ）において断線
部分５２付近で補助容量２４に蓄積される電荷量に顕著
な差が発生している。従って、断線が無い場合と実際の
断線検査の結果とを比較することによって、Ｃｓ線１３
の断線を検出することが可能である。また、検出された
電荷量に顕著な差が発生しているか否かを検出すること
によってもＣｓ線１３の断線を検出することが可能であ
る。
【００２５】上記の方法でＣｓ線１３の断線を検出する
場合は、Ｃｓ線１３の一本毎にすべての補助容量２４に
ついて同じ検査を実施することが必要である。しかし、
図６（ａ）と（ｂ）を比較すると、断線部分５２以外で
も、検出される電荷量に差があることが分かる。例え
ば、Ｃｓ線１３の中心に接続された補助容量２４の電荷
量のみを検出して、断線を検出することも可能である。
即ち、一本の信号線１５に接続されたＴＦＴ２２を介し
て接続された、それぞれの補助容量２４の電荷量を検出
する。この方法を用いれば、全ての補助容量２４の電荷
量を検出する必要はなく、断線検査にかかる時間が短縮
される。例えば、１４型から１７型等に使用されるＸＧ
Ａの液晶パネルの場合、一本のＣｓ線１３に接続されて
いる３０７２個のすべての補助容量２４について電荷量
の検出は行なわず、１個の補助容量２４について上記の
検査を実施すればよい。ＸＧＡの液晶パネルの７６８本
すべてのＣｓ線１３について、それぞれ１個の補助容量
２４の電荷量の検出を行なうことによって、７６８本す
べてのＣｓ線１３の断線検査にかかる検査時間は、約１
秒から２秒であり、短時間に検査が終了する。
場合は、Ｃｓ線１３の一本毎にすべての補助容量２４に
ついて同じ検査を実施することが必要である。しかし、
図６（ａ）と（ｂ）を比較すると、断線部分５２以外で
も、検出される電荷量に差があることが分かる。例え
ば、Ｃｓ線１３の中心に接続された補助容量２４の電荷
量のみを検出して、断線を検出することも可能である。
即ち、一本の信号線１５に接続されたＴＦＴ２２を介し
て接続された、それぞれの補助容量２４の電荷量を検出
する。この方法を用いれば、全ての補助容量２４の電荷
量を検出する必要はなく、断線検査にかかる時間が短縮
される。例えば、１４型から１７型等に使用されるＸＧ
Ａの液晶パネルの場合、一本のＣｓ線１３に接続されて
いる３０７２個のすべての補助容量２４について電荷量
の検出は行なわず、１個の補助容量２４について上記の
検査を実施すればよい。ＸＧＡの液晶パネルの７６８本
すべてのＣｓ線１３について、それぞれ１個の補助容量
２４の電荷量の検出を行なうことによって、７６８本す
べてのＣｓ線１３の断線検査にかかる検査時間は、約１
秒から２秒であり、短時間に検査が終了する。
【００２６】以上、本発明に係るアレイ基板の検査方法
及び該検査装置について、一実施形態を記載したが、本
発明はこの実施形態に限定されるものではない。その他
の実施形態として、信号線１５にはパルス信号Ｖｄを供
給せず、Ｃｓ線１３にパルス信号Ｖｃｓを供給する検査
方法を示す。信号線１５にパルス信号Ｖｄを供給しない
ので、図１におけるスイッチ１１を読み取り回路１６に
接続する。なお、スイッチ１１と試験信号発生回路１４
を使用せず、直接読み取り回路１６を信号線１５に接続
することも可能である。Ｃｓ線１３に図７に示すような
パルス信号Ｖｃｓを供給すると、補助容量電極２５に
は、パルス信号Ｖｃｓが印加される。透明電極の所定部
分２３にはパルス信号Ｖｄが印加されないので、透明電
極の所定部分２３の電圧は０Ｖになる。
及び該検査装置について、一実施形態を記載したが、本
発明はこの実施形態に限定されるものではない。その他
の実施形態として、信号線１５にはパルス信号Ｖｄを供
給せず、Ｃｓ線１３にパルス信号Ｖｃｓを供給する検査
方法を示す。信号線１５にパルス信号Ｖｄを供給しない
ので、図１におけるスイッチ１１を読み取り回路１６に
接続する。なお、スイッチ１１と試験信号発生回路１４
を使用せず、直接読み取り回路１６を信号線１５に接続
することも可能である。Ｃｓ線１３に図７に示すような
パルス信号Ｖｃｓを供給すると、補助容量電極２５に
は、パルス信号Ｖｃｓが印加される。透明電極の所定部
分２３にはパルス信号Ｖｄが印加されないので、透明電
極の所定部分２３の電圧は０Ｖになる。
【００２７】図７において、時間ｔ0 にゲート信号をゲ
ート線２１に供給し、ＴＦＴ２２をオン状態にする。Ｔ
ＦＴ２２がオン状態になったことによって、補助容量２
４に蓄積された電荷は信号線１５を通って読み取り回路
１６で読み取られる。そして、図７における時間ｔ1
に、ゲート信号をオフにすることによって、ＴＦＴ２２
がオフ状態になり、補助容量２４に蓄積された電荷が信
号線１５を通って読み取り回路１６で読み取られること
が中止される。時間ｔ1 におけるパルス信号Ｖｃｓの電
圧をＶｃｓ1 とすると、補助容量２４の補助容量電極２
５と透明電極の所定部分２３の電位差はＶｃｓ1 にな
る。従って、補助容量２４に蓄積された電荷量Ｑ1 はＣ
Ｖｃｓ1 クーロンになる。
ート線２１に供給し、ＴＦＴ２２をオン状態にする。Ｔ
ＦＴ２２がオン状態になったことによって、補助容量２
４に蓄積された電荷は信号線１５を通って読み取り回路
１６で読み取られる。そして、図７における時間ｔ1
に、ゲート信号をオフにすることによって、ＴＦＴ２２
がオフ状態になり、補助容量２４に蓄積された電荷が信
号線１５を通って読み取り回路１６で読み取られること
が中止される。時間ｔ1 におけるパルス信号Ｖｃｓの電
圧をＶｃｓ1 とすると、補助容量２４の補助容量電極２
５と透明電極の所定部分２３の電位差はＶｃｓ1 にな
る。従って、補助容量２４に蓄積された電荷量Ｑ1 はＣ
Ｖｃｓ1 クーロンになる。
【００２８】また、補助容量電極２５にパルス信号Ｖｃ
ｓを印加しないときの補助容量に蓄積されている電荷量
Ｑ2 は、補助容量電極２５と透明電極の所定部分２３の
電位差が０Ｖであるので０クーロンになる。従って、時
間ｔ1 に読み取り回路１６で読み取られる補助容量２４
に蓄積された電荷量Ｑは、Ｑ2 −Ｑ1 ＝−ＣＶｃｓ1ク
ーロンであり、Ｃｓ線に供給されたパルス信号Ｖｃｓが
考慮されている。
ｓを印加しないときの補助容量に蓄積されている電荷量
Ｑ2 は、補助容量電極２５と透明電極の所定部分２３の
電位差が０Ｖであるので０クーロンになる。従って、時
間ｔ1 に読み取り回路１６で読み取られる補助容量２４
に蓄積された電荷量Ｑは、Ｑ2 −Ｑ1 ＝−ＣＶｃｓ1ク
ーロンであり、Ｃｓ線に供給されたパルス信号Ｖｃｓが
考慮されている。
【００２９】図７における時間ｔ1 は、パルス信号Ｖｃ
ｓのパルスの立ち上がりの時間中の任意のタイミングで
ある。また、上記の実施形態に示したように、Ｃｓ線１
３に接続された全ての補助容量２４について電荷量を測
定するのではなく、任意の一個の補助容量２４について
電荷量を測定する。即ち、一本の信号線１５にＴＦＴ２
２を介して接続された全ての補助容量２４について、蓄
積された電荷量を測定する。全てのＣｓ線１３について
一個の補助容量２４の電荷量を測定することによって、
短時間でＴＦＴアレイ基板における全てのＣｓ線１３の
断線検査が終了する。
ｓのパルスの立ち上がりの時間中の任意のタイミングで
ある。また、上記の実施形態に示したように、Ｃｓ線１
３に接続された全ての補助容量２４について電荷量を測
定するのではなく、任意の一個の補助容量２４について
電荷量を測定する。即ち、一本の信号線１５にＴＦＴ２
２を介して接続された全ての補助容量２４について、蓄
積された電荷量を測定する。全てのＣｓ線１３について
一個の補助容量２４の電荷量を測定することによって、
短時間でＴＦＴアレイ基板における全てのＣｓ線１３の
断線検査が終了する。
【００３０】その他、本発明は、その趣旨を逸脱しない
範囲内で、当業者の知識に基づき種々なる改良、修正、
変形を加えた態様で実施し得るものである。
範囲内で、当業者の知識に基づき種々なる改良、修正、
変形を加えた態様で実施し得るものである。
【００３１】
【発明の効果】本発明に係るアレイ基板の検査方法は、
信号線のパルス信号以外にＣｓ線にもパルス信号を供給
することによって、Ｃｓ線の断線を検査することが可能
になった。従って、従来なら次の工程に流入していたＣ
ｓ線が断線したアレイ基板が、次の工程に流入すること
を防ぐことができる。また、Ｃｓ線の断線の検査時間も
短時間で終了できる。
信号線のパルス信号以外にＣｓ線にもパルス信号を供給
することによって、Ｃｓ線の断線を検査することが可能
になった。従って、従来なら次の工程に流入していたＣ
ｓ線が断線したアレイ基板が、次の工程に流入すること
を防ぐことができる。また、Ｃｓ線の断線の検査時間も
短時間で終了できる。
【００３２】また、本発明に係るアレイ基板の検査装置
は、Ｃｓ線にパルス信号を供給する回路が新たに加えら
れただけであり、複雑な検査装置が追加されていない。
従って、従来技術と同じように、補助容量の電荷量を読
み取ることによって、Ｃｓ線の断線を検出することが可
能である。
は、Ｃｓ線にパルス信号を供給する回路が新たに加えら
れただけであり、複雑な検査装置が追加されていない。
従って、従来技術と同じように、補助容量の電荷量を読
み取ることによって、Ｃｓ線の断線を検出することが可
能である。
【図１】本発明のＴＦＴアレイ基板のＣｓ線の検査装置
の一例を示す構成図である。
の一例を示す構成図である。
【図２】本発明のＴＦＴアレイ基板のＣｓ線の断線検査
における各信号の関係を示した図である。
における各信号の関係を示した図である。
【図３】Ｃｓ線と信号線に供給する信号の時間がずれた
場合の図である。
場合の図である。
【図４】Ｃｓ線と補助容量の等価回路の図である。
【図５】Ｃｓ線とＣｓ線より補助容量に印加されるパル
ス信号の関係を示した図である。
ス信号の関係を示した図である。
【図６】補助容量の位置と蓄積される電荷量の関係を示
した図であり、（ａ）はＣｓ線に断線部分がない場合の
図で、（ｂ）は断線がある場合の図である。
した図であり、（ａ）はＣｓ線に断線部分がない場合の
図で、（ｂ）は断線がある場合の図である。
【図７】Ｃｓ線にパルス信号Ｖｃｓを供給し、信号線に
パルス信号Ｖｄを供給しない場合の図である。
パルス信号Ｖｄを供給しない場合の図である。
【図８】（ａ）はＴＦＴアレイ基板の模式図であり、
（ｂ）はＴＦＴアレイ基板の要部拡大図である。
（ｂ）はＴＦＴアレイ基板の要部拡大図である。
【図９】（ａ）は駆動容量方式の構成図であり、（ｂ）
は蓄積容量方式の構成図である。
は蓄積容量方式の構成図である。
【図１０】従来技術における補助容量に印加する信号の
図である。
図である。
１１：スイッチ １２：Ｃｓ信号発生回路 １３：Ｃｓ線 １４：試験信号発生回路 １５：信号線 １６：読み取り回路 ２０：ゲート信号発生回路 ２１：ゲート線 ２２：ＴＦＴ ２３：透明電極の所定部分 ２４：補助容量 ２５：補助容量電極 ２７：信号線パッド ２８：Ｃｓ線パッド ２９：ゲート線パッド ３１，３２，３３：プローブ ４２：Ｃｓ線の抵抗 ４４：補助容量 ５２：断線部分 ５４：パルス信号Ｖｃｓ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 知幸 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 2G014 AA02 AB59 AC18 2H088 EA02 FA11 HA06 HA08 MA20 2H093 NA16 NC34 NC35 NC59 NC90 ND56 5C094 AA42 AA43 BA03 BA43 CA19 EA03 EA04 EA07 5G435 AA17 AA19 BB12 CC09 KK05 KK09 KK10
Claims (11)
- 【請求項１】 基板と、該基板上にマトリックス状に電
気的に非導通状態で配設された複数のゲート線、複数の
信号線及び複数の補助容量線と、該複数のゲート線のそ
れぞれと該複数の信号線のそれぞれに電気的に接続され
た複数のスイッチング素子と、該複数の補助容量線のそ
れぞれと該複数のスイッチング素子のそれぞれとに電気
的に接続された複数の補助容量とを備えたアレイ基板の
検査方法であって、前記複数の補助容量線から前記複数
の補助容量にパルス信号を印加するステップと、前記複
数の信号線から前記複数のスイッチング素子を介して前
記複数の補助容量にパルス信号を印加するステップと、
前記した２つのパルス信号の電位差によって該補助容量
に蓄積された電荷量を測定する測定ステップとを含むア
レイ基板の検査方法。 - 【請求項２】 基板と、該基板上にマトリックス状に電
気的に非導通状態で配設された複数のゲート線、複数の
信号線及び複数の補助容量線と、該複数のゲート線のそ
れぞれと該複数の信号線のそれぞれに電気的に接続され
た複数のスイッチング素子と、該複数の補助容量線のそ
れぞれと該複数のスイッチング素子のそれぞれとに電気
的に接続された複数の補助容量とを備えたアレイ基板の
検査方法であって、前記複数の補助容量線から前記複数
の補助容量にパルス信号を印加するステップと、前記パ
ルス信号による電位によって該補助容量に蓄積された電
荷量を測定する測定ステップとを含むアレイ基板の検査
方法。 - 【請求項３】 前記複数の補助容量線より前記複数の補
助容量に印加するパルス信号と前記複数の信号線より前
記複数のスイッチング素子を介して該複数の補助容量に
印加するパルス信号が、同時に該複数の補助容量に印加
される請求項１記載のアレイ基板の検査方法。 - 【請求項４】 前記複数の補助容量線より前記複数の補
助容量に印加するパルス信号と前記複数の信号線より前
記複数のスイッチング素子を介して該複数の補助容量に
印加するパルス信号が、パルスの立ち上がり時間が異な
る請求項３記載のアレイ基板の検査方法。 - 【請求項５】 前記複数の補助容量線より前記複数の補
助容量に印加するパルス信号のパルスの立ち上がり時間
が、該複数の補助容量のそれぞれで異なる請求項１又は
２に記載のアレイ基板の検査方法。 - 【請求項６】 前記測定ステップが、前記補助容量線に
電気的に接続された前記複数の補助容量のうち、一つの
該補助容量に蓄積された電荷量を測定する請求項１又は
２に記載のアレイ基板の検査方法。 - 【請求項７】 前記一つの補助容量に蓄積された電荷量
を測定することを、前記複数の補助容量線の全てについ
て行なう請求項６記載のアレイ基板の検査方法。 - 【請求項８】 前記測定ステップが、前記信号線に前記
複数のスイッチング素子を介して接続された前記複数の
補助容量に蓄積された電荷量を測定する請求項１又は２
に記載のアレイ基板の検査方法。 - 【請求項９】 基板と、該基板上にマトリックス状に電
気的に非導通状態で配設された複数のゲート線、複数の
信号線及び複数の補助容量線と、該複数のゲート線のそ
れぞれと該複数の信号線のそれぞれに電気的に接続され
た複数のスイッチング素子と、前記複数の補助容量線の
それぞれと前記複数のスイッチング素子のそれぞれとに
電気的に接続された複数の補助容量と、を備えたアレイ
基板を検査するためのアレイ基板の検査装置であって、
前記複数の補助容量のそれぞれにパルス信号を印加する
ために前記補助容量線と前記信号線に接続されたパルス
信号発生装置と、前記それぞれの補助容量に蓄積された
電荷量を測定する回路を備えたアレイ基板の検査装置。 - 【請求項１０】 基板と、該基板上にマトリックス状に
電気的に非導通状態で配設された複数のゲート線、複数
の信号線及び複数の補助容量線と、該複数のゲート線の
それぞれと該複数の信号線のそれぞれに電気的に接続さ
れた複数のスイッチング素子と、前記複数の補助容量線
のそれぞれと前記複数のスイッチング素子のそれぞれと
に電気的に接続された複数の補助容量と、を備えたアレ
イ基板を検査するためのアレイ基板の検査装置であっ
て、前記複数の補助容量のそれぞれにパルス信号を印加
するために前記補助容量線に接続されたパルス信号発生
装置と、前記それぞれの補助容量に蓄積された電荷量を
測定する回路を備えたアレイ基板の検査装置。 - 【請求項１１】 前記補助容量に蓄積された電荷量を測
定する回路が、前記信号線に接続されている請求項９又
は１０に記載のアレイ基板の検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235505A JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
| US09/917,959 US6791350B2 (en) | 2000-08-03 | 2001-07-30 | Inspection method for array substrate and inspection device for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235505A JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002055141A true JP2002055141A (ja) | 2002-02-20 |
| JP4473427B2 JP4473427B2 (ja) | 2010-06-02 |
Family
ID=18727701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000235505A Expired - Lifetime JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6791350B2 (ja) |
| JP (1) | JP4473427B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101024621B1 (ko) | 2003-06-30 | 2011-03-25 | 소니 주식회사 | 플랫 디스플레이 장치 및 플랫 디스플레이 장치의 시험 방법 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4103957B2 (ja) * | 2003-01-31 | 2008-06-18 | 東北パイオニア株式会社 | アクティブ駆動型画素構造およびその検査方法 |
| KR100702462B1 (ko) * | 2003-05-12 | 2007-04-04 | 인터내셔널 비지네스 머신즈 코포레이션 | 액티브 매트릭스 패널의 검사 장치, 검사 방법 및 액티브매트릭스 ｏｌｅｄ 패널의 제조 방법 |
| JP3760411B2 (ja) * | 2003-05-21 | 2006-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アクティブマトリックスパネルの検査装置、検査方法、およびアクティブマトリックスｏｌｅｄパネルの製造方法 |
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| CN100387997C (zh) * | 2003-10-31 | 2008-05-14 | 华昀科技股份有限公司 | 薄膜晶体管显示器数组的测试电路及方法 |
| JP2006194699A (ja) * | 2005-01-12 | 2006-07-27 | Tokyo Cathode Laboratory Co Ltd | プロービング装置 |
| JP5572283B2 (ja) * | 2007-10-29 | 2014-08-13 | ピーエスフォー ルクスコ エスエイアールエル | 電圧検知回路 |
| US7696773B2 (en) * | 2008-05-29 | 2010-04-13 | Global Oled Technology Llc | Compensation scheme for multi-color electroluminescent display |
| US9030221B2 (en) * | 2011-09-20 | 2015-05-12 | United Microelectronics Corporation | Circuit structure of test-key and test method thereof |
| CN107346649A (zh) * | 2017-07-07 | 2017-11-14 | 京东方科技集团股份有限公司 | 一种电容检测电路及电容检测方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377030A (en) * | 1992-03-30 | 1994-12-27 | Sony Corporation | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor |
| US5428300A (en) * | 1993-04-26 | 1995-06-27 | Telenix Co., Ltd. | Method and apparatus for testing TFT-LCD |
| KR100324914B1 (ko) * | 1998-09-25 | 2002-02-28 | 니시무로 타이죠 | 기판의 검사방법 |
-
2000
- 2000-08-03 JP JP2000235505A patent/JP4473427B2/ja not_active Expired - Lifetime
-
2001
- 2001-07-30 US US09/917,959 patent/US6791350B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4473427B2 (ja) | 2010-06-02 |
| US20020017917A1 (en) | 2002-02-14 |
| US6791350B2 (en) | 2004-09-14 |
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| Date | Code | Title | Description |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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