JP3121038B2 - Ｌｃｄ基板上のｔｆｔ画素の検査方法及び検査装置 - Google Patents
Ｌｃｄ基板上のｔｆｔ画素の検査方法及び検査装置Info
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- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Of Optical Devices Or Fibers (AREA)
Description
【０００１】
【産業上の利用分野】この発明はＬＣＤ基板上のＴＦＴ
画素の検査方法及び検査装置に関する。
画素の検査方法及び検査装置に関する。
【０００２】
【従来の技術】近年ＬＣＤ基板は種々の電子機器の表示
装置として広く利用されている。このＬＣＤ基板は通常
ガラス基板に液晶の画素と回路パターンを形成してい
る。液晶テレビ特にカラー液晶テレビ等においては液晶
の応答速度を速くし且つその画質を向上させるために、
各液晶画素毎にＴＦＴ（薄膜トランジスタ）を形成した
ＬＣＤ基板を用いるのが普通である。この方式はＴＦＴ
のソース側にキャパシタンスを形成しておき、該キャパ
シタンスにより液晶に印加する電圧を保持するように構
成している。
装置として広く利用されている。このＬＣＤ基板は通常
ガラス基板に液晶の画素と回路パターンを形成してい
る。液晶テレビ特にカラー液晶テレビ等においては液晶
の応答速度を速くし且つその画質を向上させるために、
各液晶画素毎にＴＦＴ（薄膜トランジスタ）を形成した
ＬＣＤ基板を用いるのが普通である。この方式はＴＦＴ
のソース側にキャパシタンスを形成しておき、該キャパ
シタンスにより液晶に印加する電圧を保持するように構
成している。
【０００３】
【発明が解決しようとする課題】このようなＬＣＤ基板
の良否の検査は製品の品質を維持する上で非常に重要で
あり、特にＴＦＴの特性の良否がＬＣＤ基板の品質を決
定している。しかし従来は基板段階におけるテストはパ
ターンのオープンショートのみしか行っておらず、画素
の良否は実際に基板に液晶を封入して点灯してチェック
する方法が採られていた。しかしながら基板段階で画素
の良否が判定できれば、実際に点灯してチェックする必
要がなく、また不良画素の修理も可能になるため、大量
にしかも速く確実にＬＣＤ基板のＴＦＴ画素の良否の検
査を行う方法及び装置が望まれていた。
の良否の検査は製品の品質を維持する上で非常に重要で
あり、特にＴＦＴの特性の良否がＬＣＤ基板の品質を決
定している。しかし従来は基板段階におけるテストはパ
ターンのオープンショートのみしか行っておらず、画素
の良否は実際に基板に液晶を封入して点灯してチェック
する方法が採られていた。しかしながら基板段階で画素
の良否が判定できれば、実際に点灯してチェックする必
要がなく、また不良画素の修理も可能になるため、大量
にしかも速く確実にＬＣＤ基板のＴＦＴ画素の良否の検
査を行う方法及び装置が望まれていた。
【０００４】
【課題を解決するための手段】上記要望に応えるために
本発明の方法は、ＬＣＤ基板上の複数のＴＦＴの各ドレ
インに電圧を加えておき、各ゲートにオン信号を加え
て、この時の各ドレイン電流を測定し且つ該各ドレイン
電流を記憶し、次に該複数のＴＦＴの各ドレイン電圧を
該電圧から変化させて、各ゲートにオン信号を加え、こ
の時の各ドレイン電流を測定し且つ該各ドレイン電流を
記憶し、前記各ＴＦＴにおける２つの各測定ドレイン電
流を比較することにより各ＴＦＴ画素の良否を判定する
ことを特徴とする。
本発明の方法は、ＬＣＤ基板上の複数のＴＦＴの各ドレ
インに電圧を加えておき、各ゲートにオン信号を加え
て、この時の各ドレイン電流を測定し且つ該各ドレイン
電流を記憶し、次に該複数のＴＦＴの各ドレイン電圧を
該電圧から変化させて、各ゲートにオン信号を加え、こ
の時の各ドレイン電流を測定し且つ該各ドレイン電流を
記憶し、前記各ＴＦＴにおける２つの各測定ドレイン電
流を比較することにより各ＴＦＴ画素の良否を判定する
ことを特徴とする。
【０００５】
【実施例】以下本発明を図面に示す実施例に基づいて説
明する。図１において、被検査対象であるＬＣＤ基板５
０には画素がマトリクス状に形成され、各画素にＴＦＴ
５１が形成されている。ＴＦＴ５１はそのゲート側がゲ
−ト電極５３に接続し、ドレイン側がドレイン電極５２
に接続されている。ドレイン電極５２とゲ−ト電極５３
はＬＣＤ基板５０の縁に縦横に配設されている。各ＴＦ
Ｔ５１のソース側には画素電極５４と補助容量電極５５
から成るキャパシタンスＣが形成されており、このキャ
パシタンスＣにより液晶５６に電圧が掛けられるように
構成されている。パルス発振器１は所定周期のパルス電
圧をドレイン電極５２に供給し、パルス発振器２は所定
周期のパルス電圧をゲ−ト電極５３に供給するように構
成されている。パルス発振器１から出力されるパルスは
図２に示すように長いパルス幅を有しており、このパル
ス発振器１からのパルスがオン又はオフの間に、パルス
発振器２からゲート電極５３をＧ１からＧｎまで順次オ
ンとするパルスを供給するようになっている。パルス発
振器１からのパルス電圧は抵抗Ｒを介してドレイン電極
５２に供給され、ＴＦＴ５１のドレイン電流をこの抵抗
Ｒの電圧として検出するようになっている。図２に示す
ようにパルス発振器１からのパルスがオンの時にパルス
発振器２からのパルスによりゲート電極５３がオンにな
ると、正の方向にドレイン電流が流れ、これが検出ドレ
イン電流６１ａとして検出される。一方パルス発振器１
からのパルスがオフでドレイン電圧がゼロの時には逆方
向にドレイン電流が流れ、これが検出電流６１ｂとして
検出され、各ＴＦＴ５１毎の２つの検出電流６１ａｂを
比較することによりＴＦＴ画素の良否を判定するように
構成している。この実施例ではドレイン電極５２とゲ−
ト電極５３にコネクタ７とコネクタ８を装着し、スイッ
チング装置１０によりドレイン電極５２をオンオフ制御
すると共にスイッチング装置９によりゲート電極５３を
走査して、該電極に図２に示すように順次パルスを供給
し、各ＴＦＴ５１の特性を順次測定するように構成して
いる。スイッチング装置９及びスイッチング装置１０と
しては通常のリレースイッチやマルチプレクサ等の電子
スイッチを用いることが可能である。抵抗Ｒには電圧検
出器３が接続され、電圧検出器３の出力はＡ／Ｄ変換器
４を介して演算処理装置５に入力されて、ここで前記し
た様にＴＦＴ５１及び画素電極５４と補助容量電極５５
の良否が判定されるように構成されている。即ち、検出
ドレイン電流６１ａｂをメモリ６に記憶しておき、ここ
から各ＴＦＴ５１の検出ドレイン電流６１ａｂを読みだ
して、両者を比較することにより良否の判定を行うよう
になっている。
明する。図１において、被検査対象であるＬＣＤ基板５
０には画素がマトリクス状に形成され、各画素にＴＦＴ
５１が形成されている。ＴＦＴ５１はそのゲート側がゲ
−ト電極５３に接続し、ドレイン側がドレイン電極５２
に接続されている。ドレイン電極５２とゲ−ト電極５３
はＬＣＤ基板５０の縁に縦横に配設されている。各ＴＦ
Ｔ５１のソース側には画素電極５４と補助容量電極５５
から成るキャパシタンスＣが形成されており、このキャ
パシタンスＣにより液晶５６に電圧が掛けられるように
構成されている。パルス発振器１は所定周期のパルス電
圧をドレイン電極５２に供給し、パルス発振器２は所定
周期のパルス電圧をゲ−ト電極５３に供給するように構
成されている。パルス発振器１から出力されるパルスは
図２に示すように長いパルス幅を有しており、このパル
ス発振器１からのパルスがオン又はオフの間に、パルス
発振器２からゲート電極５３をＧ１からＧｎまで順次オ
ンとするパルスを供給するようになっている。パルス発
振器１からのパルス電圧は抵抗Ｒを介してドレイン電極
５２に供給され、ＴＦＴ５１のドレイン電流をこの抵抗
Ｒの電圧として検出するようになっている。図２に示す
ようにパルス発振器１からのパルスがオンの時にパルス
発振器２からのパルスによりゲート電極５３がオンにな
ると、正の方向にドレイン電流が流れ、これが検出ドレ
イン電流６１ａとして検出される。一方パルス発振器１
からのパルスがオフでドレイン電圧がゼロの時には逆方
向にドレイン電流が流れ、これが検出電流６１ｂとして
検出され、各ＴＦＴ５１毎の２つの検出電流６１ａｂを
比較することによりＴＦＴ画素の良否を判定するように
構成している。この実施例ではドレイン電極５２とゲ−
ト電極５３にコネクタ７とコネクタ８を装着し、スイッ
チング装置１０によりドレイン電極５２をオンオフ制御
すると共にスイッチング装置９によりゲート電極５３を
走査して、該電極に図２に示すように順次パルスを供給
し、各ＴＦＴ５１の特性を順次測定するように構成して
いる。スイッチング装置９及びスイッチング装置１０と
しては通常のリレースイッチやマルチプレクサ等の電子
スイッチを用いることが可能である。抵抗Ｒには電圧検
出器３が接続され、電圧検出器３の出力はＡ／Ｄ変換器
４を介して演算処理装置５に入力されて、ここで前記し
た様にＴＦＴ５１及び画素電極５４と補助容量電極５５
の良否が判定されるように構成されている。即ち、検出
ドレイン電流６１ａｂをメモリ６に記憶しておき、ここ
から各ＴＦＴ５１の検出ドレイン電流６１ａｂを読みだ
して、両者を比較することにより良否の判定を行うよう
になっている。
【０００６】上記構成において、パルス発振器１からス
イッチング装置１０、コネクタ８を介してドレイン電極
５２からドレイン電圧が所定時間供給されると、ドレイ
ン電圧が加えられた瞬間ドレインパターンとコモン端子
の間の容量により図２に示すように電流６０ａが流れ
る。このドレイン電圧がある間パルス発振器２から短い
パルス（この例では１００μｓｅｃ）が出力され、スイ
ッチング装置９により各ゲートＧｎに順次ゲート電圧が
供給される。ゲートがオンになると、そのＴＦＴ５１の
ドレインーソース間に電流が流れて、キャパシタンスＣ
が充電される。この時のドレイン電流を図２に示すよう
に検出ドレイン電流６１ａとし、抵抗Ｒの電圧として電
圧検出器３で検出する。この値はＡ／Ｄ変換器４により
デジタル量に変換され、演算処理装置５を介してメモリ
６に記憶される。この動作をゲートＧ１からゲートＧｎ
まで繰り返す。次に図２に示すようにパルス発振器１か
らのドレイン電圧を０ｖにするとドレインパターンに充
電されていた電荷が放電され、これが電流６０ｂとして
観測される。放電が完了した後ドレイン電圧がゼロの時
に、パルス発振器１からのゲート電圧をオンとすると、
ＴＦＴ５１のキャパシタンスＣに充電された電荷が放電
されてＴＦＴ５１のソースからドレイン、抵抗Ｒ方向に
逆方向のドレイン電流が流れる。これを検出ドレイン電
流６１ｂとして電圧検出器３により検出し、演算処理装
置５を介してメモリ６に記憶させる。この動作も同様に
ゲートＧ１からＧｎまで繰り返す。
イッチング装置１０、コネクタ８を介してドレイン電極
５２からドレイン電圧が所定時間供給されると、ドレイ
ン電圧が加えられた瞬間ドレインパターンとコモン端子
の間の容量により図２に示すように電流６０ａが流れ
る。このドレイン電圧がある間パルス発振器２から短い
パルス（この例では１００μｓｅｃ）が出力され、スイ
ッチング装置９により各ゲートＧｎに順次ゲート電圧が
供給される。ゲートがオンになると、そのＴＦＴ５１の
ドレインーソース間に電流が流れて、キャパシタンスＣ
が充電される。この時のドレイン電流を図２に示すよう
に検出ドレイン電流６１ａとし、抵抗Ｒの電圧として電
圧検出器３で検出する。この値はＡ／Ｄ変換器４により
デジタル量に変換され、演算処理装置５を介してメモリ
６に記憶される。この動作をゲートＧ１からゲートＧｎ
まで繰り返す。次に図２に示すようにパルス発振器１か
らのドレイン電圧を０ｖにするとドレインパターンに充
電されていた電荷が放電され、これが電流６０ｂとして
観測される。放電が完了した後ドレイン電圧がゼロの時
に、パルス発振器１からのゲート電圧をオンとすると、
ＴＦＴ５１のキャパシタンスＣに充電された電荷が放電
されてＴＦＴ５１のソースからドレイン、抵抗Ｒ方向に
逆方向のドレイン電流が流れる。これを検出ドレイン電
流６１ｂとして電圧検出器３により検出し、演算処理装
置５を介してメモリ６に記憶させる。この動作も同様に
ゲートＧ１からＧｎまで繰り返す。
【０００７】検出ドレイン電流６１ａと検出ドレイン電
流６１ｂは夫々、ゲートとドレイン間及びゲートパター
ンとドレインパターン間の漏れ電流を含んでおり、検出
ドレイン電流６１ａとｂの差を採ることによりこの漏れ
電流を除去することができる。いまゲートオンの時の漏
れ電流をｉｅとし、実際にＴＦＴ５１オンによりキャパ
シタンスＣを流れる電流をｉｃとすると、検出ドレイン
電流６１ａ＝ｉｅ−ｉｃとなる。一方ＴＦＴ５１オンに
よりキャパシタンスＣに蓄えられた電荷の放電電流をｉ
ｄとすると、検出ドレイン電流６１ｂ＝ｉｅ＋ｉｄとな
る。したがって検出ドレイン電流６１ａとｂの差はｉｃ
＋ｉｄとなり、漏れ電流ｉｅの影響は取り除かれる。Ｔ
ＦＴ５１及び画素電極５４、補助容量電極５５が正常で
あるなら、キャパシタンスＣへの充放電が正常に行われ
るから、図３に示すようにその差は大きくなる。逆に異
常であれば、図４に示すように差は小さくなる。この実
施例では演算処理装置５において該検出ドレイン電流６
１ａとｂのゲートオン信号印加後の所定時刻における瞬
時値の差を求めており、この差が所定以上か否かにより
ＴＦＴ５１及び画素電極５４、補助容量電極５５の良否
の判定を行っている。
流６１ｂは夫々、ゲートとドレイン間及びゲートパター
ンとドレインパターン間の漏れ電流を含んでおり、検出
ドレイン電流６１ａとｂの差を採ることによりこの漏れ
電流を除去することができる。いまゲートオンの時の漏
れ電流をｉｅとし、実際にＴＦＴ５１オンによりキャパ
シタンスＣを流れる電流をｉｃとすると、検出ドレイン
電流６１ａ＝ｉｅ−ｉｃとなる。一方ＴＦＴ５１オンに
よりキャパシタンスＣに蓄えられた電荷の放電電流をｉ
ｄとすると、検出ドレイン電流６１ｂ＝ｉｅ＋ｉｄとな
る。したがって検出ドレイン電流６１ａとｂの差はｉｃ
＋ｉｄとなり、漏れ電流ｉｅの影響は取り除かれる。Ｔ
ＦＴ５１及び画素電極５４、補助容量電極５５が正常で
あるなら、キャパシタンスＣへの充放電が正常に行われ
るから、図３に示すようにその差は大きくなる。逆に異
常であれば、図４に示すように差は小さくなる。この実
施例では演算処理装置５において該検出ドレイン電流６
１ａとｂのゲートオン信号印加後の所定時刻における瞬
時値の差を求めており、この差が所定以上か否かにより
ＴＦＴ５１及び画素電極５４、補助容量電極５５の良否
の判定を行っている。
【０００８】次に測定の手順を説明する。まずドレイン
電圧を０Ｖにしてゲートにオン電圧を加えて放電させ、
画素電極５４と補助容量電極５５に充電されているかも
しれない電荷を取り除く。そして、ドレイン電圧を加え
て、まずパターンの浮遊容量の充電を行い、これが終了
したら各ゲートに順次オン電圧を加えて、所定時間後に
各ドレイン電流を電圧検出器３により検出する。該所定
時間はゲートの漏れ電流が小さくなり且つ充電電流が小
さくなっていない時間とし、これはＴＦＴ５１の特性或
はＬＣＤ基板５０のサイズ、パターン特性により決定さ
れるが、約１０μ〜４０μｓｅｃである。この電圧検出
器３で検出した各信号をホールドしてＡ／Ｄ変換器４に
よりデジタル量に変換し、演算処理装置５を介してメモ
リ６に記憶させる。この値は上記した検出ドレイン電流
６１ａ＝ｉｅ−ｉｃである。次にドレイン電圧を０Ｖに
して、ドレインパターン等に蓄積されていた電荷を取り
除き、０Ｖのままでゲートにオン電圧を加える。そし
て、上記した所定時間と同じ時間後に電圧検出器３によ
り各ドレイン電流を検出する。この値を同様にメモリ６
に記憶する。この値は上記した検出ドレイン電流６１ｂ
＝ｉｅ＋ｉｄである。そして演算処理装置５において検
出ドレイン電流６１ａと６１ｂの差を算出し、ｉｃ＋ｉ
ｄの値を得る。この値はＴＦＴ５１と画素電極５４、補
助容量電極５５が良品であれば大きく、不良品であれば
小さいから、該差により良不良の判定が可能になる。
電圧を０Ｖにしてゲートにオン電圧を加えて放電させ、
画素電極５４と補助容量電極５５に充電されているかも
しれない電荷を取り除く。そして、ドレイン電圧を加え
て、まずパターンの浮遊容量の充電を行い、これが終了
したら各ゲートに順次オン電圧を加えて、所定時間後に
各ドレイン電流を電圧検出器３により検出する。該所定
時間はゲートの漏れ電流が小さくなり且つ充電電流が小
さくなっていない時間とし、これはＴＦＴ５１の特性或
はＬＣＤ基板５０のサイズ、パターン特性により決定さ
れるが、約１０μ〜４０μｓｅｃである。この電圧検出
器３で検出した各信号をホールドしてＡ／Ｄ変換器４に
よりデジタル量に変換し、演算処理装置５を介してメモ
リ６に記憶させる。この値は上記した検出ドレイン電流
６１ａ＝ｉｅ−ｉｃである。次にドレイン電圧を０Ｖに
して、ドレインパターン等に蓄積されていた電荷を取り
除き、０Ｖのままでゲートにオン電圧を加える。そし
て、上記した所定時間と同じ時間後に電圧検出器３によ
り各ドレイン電流を検出する。この値を同様にメモリ６
に記憶する。この値は上記した検出ドレイン電流６１ｂ
＝ｉｅ＋ｉｄである。そして演算処理装置５において検
出ドレイン電流６１ａと６１ｂの差を算出し、ｉｃ＋ｉ
ｄの値を得る。この値はＴＦＴ５１と画素電極５４、補
助容量電極５５が良品であれば大きく、不良品であれば
小さいから、該差により良不良の判定が可能になる。
【０００９】以上説明したように本発明の検査方法によ
れば、ＬＣＤ基板５０の内部パターンに接触することな
く、確実にＴＦＴ５１及び画素電極５４、補助容量電極
５５の良否の判定を行える。またスイッチング装置９を
用いて、順次各ゲートをオンとすることにより、高速で
検査を行うことが可能になる。
れば、ＬＣＤ基板５０の内部パターンに接触することな
く、確実にＴＦＴ５１及び画素電極５４、補助容量電極
５５の良否の判定を行える。またスイッチング装置９を
用いて、順次各ゲートをオンとすることにより、高速で
検査を行うことが可能になる。
【００１０】
【発明の効果】以上説明したように本発明の検査方法に
よれば、非接触でＴＦＴ画素の良否の判定を確実にしか
も高速で行える効果がある。
よれば、非接触でＴＦＴ画素の良否の判定を確実にしか
も高速で行える効果がある。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明の一実施例の動作説明図。
【図３】本発明の検査方法の説明図。
【図４】本発明の検査方法の説明図。
１：パルス発振器、２：パルス発振器、３：電圧検出
器、４：Ａ／Ｄ変換器、５：演算処理装置、６：メモ
リ、７：コネクタ、８：コネクタ、９：スイッチング装
置、１０：スイッチング装置、５０：ＬＣＤ基板、５
１：ＴＦＴ、５２：ドレイン電極、５３：ゲ−ト電極、
５４：画素電極、５５：補助容量電極、５６：液晶、６
０：電流、６１：検出ドレイン電流。
器、４：Ａ／Ｄ変換器、５：演算処理装置、６：メモ
リ、７：コネクタ、８：コネクタ、９：スイッチング装
置、１０：スイッチング装置、５０：ＬＣＤ基板、５
１：ＴＦＴ、５２：ドレイン電極、５３：ゲ−ト電極、
５４：画素電極、５５：補助容量電極、５６：液晶、６
０：電流、６１：検出ドレイン電流。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/00 G01R 31/26 G02F 1/13 G02F 1/1368
Claims (2)
- 【請求項１】 ＬＣＤ基板上の複数のＴＦＴの各ドレイ
ンに電圧を加えておき、各ゲートにオン信号を加えて、
この時の各ドレイン電流を測定し且つ該各ドレイン電流
を記憶し、次に該複数のＴＦＴの各ドレイン電圧を該電
圧から変化させて、各ゲートにオン信号を加え、この時
の各ドレイン電流を測定し且つ該各ドレイン電流を記憶
し、前記各ＴＦＴにおける２つの各測定ドレイン電流を
比較することにより各ＴＦＴ画素の良否を判定する、こ
とを特徴とするＬＣＤ基板上のＴＦＴ画素の検査方法。 - 【請求項２】 ＬＣＤ基板上の複数のＴＦＴの各ドレイ
ンに電圧を加え、この状態で各ゲートにオン信号を加
え、次に該複数のＴＦＴの各ドレイン電圧を該電圧から
変化させ、この状態で各ゲートにオン信号を加える手段
と、前記ドレイン電圧に前記電圧を加えた時と変化させ
た時の各ＴＦＴの各ドレイン電流を検出する手段と、該
検出した各ドレイン電流を記憶する手段と、該記憶され
た各ＴＦＴにおける２つの測定ドレイン電流を比較する
ことにより各ＴＦＴ画素の良否を判定する手段と、を備
えたことを特徴とするＬＣＤ基板上のＴＦＴ画素の検査
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12682991A JP3121038B2 (ja) | 1991-04-30 | 1991-04-30 | Ｌｃｄ基板上のｔｆｔ画素の検査方法及び検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12682991A JP3121038B2 (ja) | 1991-04-30 | 1991-04-30 | Ｌｃｄ基板上のｔｆｔ画素の検査方法及び検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329332A JPH04329332A (ja) | 1992-11-18 |
| JP3121038B2 true JP3121038B2 (ja) | 2000-12-25 |
Family
ID=14944947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12682991A Expired - Fee Related JP3121038B2 (ja) | 1991-04-30 | 1991-04-30 | Ｌｃｄ基板上のｔｆｔ画素の検査方法及び検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3121038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4301498B2 (ja) * | 2003-11-13 | 2009-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｔｆｔを検査する検査装置 |
-
1991
- 1991-04-30 JP JP12682991A patent/JP3121038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04329332A (ja) | 1992-11-18 |
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