JP2002350896A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来の液晶表示装置では、アレイテスタによ
る共通配線の断線検査において、ゲート信号線方向にお
ける画面中央付近での共通配線断線に対する検出感度の
低い領域が発生していた。 【解決手段】 ＴＦＴアレイ基板上に画素を形成する画
素電極８と共に保持容量ＣＳ１１を挟持するように接続
される共通配線５をゲート信号線１に平行になるように
配置し、画面の中央部に、共通配線５を開放する共通配
線開放位置２０を形成して、アレイテスタにより共通配
線５の断線をその断線位置に係わらず、検出できるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＴＦＴアレイ基
板に設けられた保持容量を接続する共通配線の断線検査
を行う液晶表示装置に関する。

【０００２】

【従来の技術】図１４は、従来の液晶表示装置を示す等
価回路図である。図１４において、１はＴＦＴアレイ基
板に配置されたゲート信号線、２はゲート信号線１と直
交するようにＴＦＴアレイ基板上に配置されたソース信
号線、３はゲート信号線１にゲート信号を入力するゲー
ト端子、４はソース信号線２に画像信号電圧を入力する
ソース端子である。５はゲート信号線１と平行にＴＦＴ
アレイ基板に配置された共通配線、６は共通配線５に共
通電位を供給する共通配線端子である。７はゲート信号
線１にゲート電極が、ソース信号線２にソース電極がそ
れぞれ接続されたＴＦＴ、８はＴＦＴ７のドレイン電極
に接続された画素電極、９は画素電極８に対向するよう
に配置された対向電極、１０は画素電極８と対向電極９
間に配置された液晶、１１は画素電極８と共通配線５間
に接続された保持容量（ＣＳ）である。

【０００３】図１５は、従来のＴＦＴアレイ基板の正常
配線部のアレイテスタ測定結果例を示す図である。図１
６は、従来のＴＦＴアレイ基板の共通配線に断線（画面
端部）がある場合のアレイテスタ測定結果例を示す図で
ある。図１７は、従来のＴＦＴアレイ基板の共通配線に
断線（画面中央部）がある場合のアレイテスタ測定結果
例を示す図である。

【０００４】次に、動作について説明する。液晶表示装
置に用いられるＴＦＴアレイ基板は、ゲート信号線１か
らＴＦＴ７に対しゲート信号を入力し、ゲート信号のタ
イミングで、ソース信号線２より供給した画像信号電圧
を各画素電極８と対向電極９の間に充電し、その電圧に
より液晶１０をコントロールし、画像を表示する。画素
の自己放電や、ＴＦＴ７のリーク等により、画素の充電
電荷がリークすることで所望の電圧が得られないことを
防止するため、画素電極８に保持容量ＣＳ１１を付加し
た構成が一般的であり、この保持容量の形成に共通配線
５を用いる方法が広く用いられている。

【０００５】この共通配線５のアレイ基板形成工程にお
ける断線、短絡の検査には、一般的にゲート信号線１、
ソース信号線２、共通配線５などを外部の回路と接続す
るためにＴＦＴアレイ基板に設けられた端子に、複数本
同時に接続する手段と、各々の端子に任意の電圧を印加
する装置と、画素に充電された電荷量を読み込む装置
と、読み込んだデータを処理する装置とで構成された検
査装置を用いることが一般的である。この検査装置は、
線欠陥や、画素の欠陥などの検出のために、任意のゲー
ト信号線１、ソース信号線２、共通配線５にそれぞれ所
望の実駆動条件に近い電圧波形を印加し、一定時間経過
した後に、各画素に充電された電荷量を読み取り、読み
取られた値で、充電量のマッピングを行い、あらかじめ
設定されたしきい値との比較によって、線欠陥、点欠陥
などを判定、検出している。（以下、この検査装置をア
レイテスタと呼ぶ）

【０００６】

【発明が解決しようとする課題】ＴＦＴアレイ基板の形
成方法は、第１にガラス基板上にＡｌまたはＣｒ等を用
いて、複数のゲート信号線１と、そのゲート信号線１と
平行に配置した共通配線５のパターンを形成する。ゲー
ト信号線１のゲート端子３と逆側の共通配線５は、各共
通配線が各々接続された櫛型の形状とする。次いで、ゲ
ート信号線１と、共通配線５の上に、ＳｉＮ等の絶縁膜
やａ−Ｓｉ等の半導体を各々所望の形状に形成した後、
ゲート信号線１の入力端子側の共通配線５上の絶縁膜の
一部にコンタクトホールを形成する。その後、ソース信
号線２とドレイン電極をＡｌまたはＣｒ等の金属によっ
て形成する。このソース信号線２と同時に、上記したコ
ンタクトホール上にソース信号線２と平行した電極をソ
ース信号線２の形成と同時に設けることで、共通配線５
が完成する。この後、ＳｉＮなどの保護膜を形成した
後、ドレイン電極上の保護膜にコンタクトホールを形成
する。最後にＩＴＯなどの透明導電材料にて画素電極８
をドレイン電極とコンタクトホールを介して接続・形成
することで、ＴＦＴアレイ基板が完成する。

【０００７】このようにして形成されたＴＦＴアレイ基
板における共通配線５では、共通配線５が両端で接続さ
れているので、ゲート信号線１方向において、画面中央
部が最も高く、画面左右端に近づくに従って低くなる配
線抵抗分布を持つ。アレイテスタによって、各画素に充
電した場合、共通配線５の抵抗値分布による駆動電圧波
形の遅延の影響により、図１５に示されるように各画素
に充電される電荷量は画面左右端が高く、画面中央部で
最も低くなる。アレイテスタを用いた共通配線５の断線
検査においては、例えば画面左右端付近で共通配線５が
断線した場合は、断線位置までの左右での配線抵抗の比
が大きく異なる、従って、図１６に示されるように、配
線抵抗比により断線位置の左右の画素における充電量の
差が顕著に発生し、容易に、共通配線５の断線は検出さ
れる。

【０００８】しかし、画面中央付近での断線に対して
は、共通配線５の左右での断線位置までの配線抵抗の比
が小さいため、図１７に示されるように断線位置に隣接
する左右画素での充電量の差は、測定誤差に埋もれてし
まう程、ごくわずかであり、断線の検出は極めて困難で
ある。上記の理由から、アレイテスタによる共通配線５
の断線検査において、ゲート信号線１方向における画面
中央付近での共通配線５断線に対する検出感度の低い領
域が発生する。従って、画面中央付近に発生した共通配
線５の断線に対して、アレイ基板完成後の検査工程での
不良検出が極めて困難であり、ＴＦＴアレイ基板とカラ
ーフィルタ等の形成された対向電極基板を重ね合わせ、
液晶を注入した後の表示検査にて表示線欠陥として視認
されてしまうといった不具合を発生させ、液晶表示装置
の歩留低下や材料、製造コストの上昇を招いていた。

【０００９】この発明は上記のような課題を解決するた
めになされたもので、共通配線の断線をアレイ基板形成
工程で容易に、精度良く検出することができる液晶表示
装置を得ることを目的としている。

【００１０】

【課題を解決するための手段】この発明に係わる液晶表
示装置においては、複数のゲート信号線と複数のソース
信号線との交点にマトリックス状に表示画面の一面に配
置された複数の薄膜トランジスタと、この薄膜トランジ
スタのドレイン電極に接続された画素電極と、ゲート信
号線と平行に配置されると共に、保持容量を形成するよ
う画素電極に絶縁膜を介して配置された複数の共通配線
を備え、共通配線は、表示画面の周縁部で互いに接続さ
れると共に、表示画面中央部において開放部が形成され
ているものである。

【００１１】また、開放部は、共通配線の配線幅より長
くなるような形状に形成されているものである。また、
開放部は、共通配線毎にずらして形成されているもので
ある。

【００１２】さらに、複数のゲート信号線と複数のソー
ス信号線との交点にマトリックス状に表示画面の一面に
配置された複数の薄膜トランジスタと、この薄膜トラン
ジスタのドレイン電極に接続された画素電極と、ゲート
信号線と平行に配置されると共に、保持容量を形成する
よう画素電極に絶縁膜を介して配置された複数の共通配
線を備え、共通配線は、表示画面の周縁部で互いに接続
されると共に、表示画面中央部において高抵抗部が形成
されているものである。また、高抵抗部は、共通配線毎
にずらして形成されているものである。

【００１３】さらにまた、複数のゲート信号線と複数の
ソース信号線との交点にマトリックス状に表示画面の一
面に配置された複数の薄膜トランジスタと、この薄膜ト
ランジスタのドレイン電極に接続された画素電極と、ゲ
ート信号線と平行に配置されると共に、保持容量を形成
するよう画素電極に絶縁膜を介して配置された複数の共
通配線を備え、共通配線は、表示画面の周縁部で互いに
接続されると共に、表示画面周縁部において開放部が形
成されているものである。また、隣接する共通配線の開
放部は、互いに反対側の表示画面周縁部に形成されてい
るものである。また、共通配線は、開放部に近づくに従
って幅が広くなるように形成されているものである。

【００１４】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１について説明する。図１は、この発明の実
施の形態１による液晶表示装置を示す等価回路図であ
る。図１において、１〜１１は図１４におけるものと同
一のものであり、その説明を省略する。１２は共通配線
を開放するために、画面中央部に形成された共通配線開
放位置（開放部）である。図２は、この発明の実施の形
態１によるＴＦＴアレイ基板を示す部分平面図である。
図２において、１、２、５、８、１２は図１におけるも
のと同一のものである。１３はＴＦＴのドレイン電極で
ある。

【００１５】図３は、この発明の実施の形態１によるＴ
ＦＴアレイ基板を示す部分平面図である。図３におい
て、１、２、５、８、１２、１３は図２におけるものと
同一のものである。図３は、共通配線開放位置１２が配
線幅よりも長くなるパターンである。図４は、この発明
の実施の形態１による液晶表示装置の配線の開放位置を
示す概略図である。図４において、１、２、１２は図１
におけるものと同一のものである。図４では、共通配線
開放位置１２を共通配線毎にランダムにずらしている。

【００１６】図５は、この発明の実施の形態１による液
晶表示装置の正常配線部のアレイテスタ測定結果例を示
す図である。図６は、この発明の実施の形態１による液
晶表示装置の共通配線に断線がある場合のアレイテスタ
測定結果例を示す図である。

【００１７】次に、ＴＦＴアレイ基板の製造方法につい
て説明する。まず、ガラス基板上にＡｌまたはＣｒ等を
用いて、ゲート信号線１とゲート信号線１に平行に共通
配線パターンを形成する。ゲート信号線１のゲート端子
３と逆側の共通配線５は、各共通配線５が各々接続され
た櫛型の形状とする。その際、図１、図２に示すように
画面中央位置に、共通配線５を開放するための共通配線
開放位置１２をあらかじめ形成する。次いでこのゲート
信号線１と、共通配線５の上に、絶縁膜や半導体を形成
した後、ゲート端子３側の共通配線５上の絶縁膜の一部
にコンタクトホールを形成する。その後、ソース信号線
２をＡｌまたはＣｒ等の金属によって形成する。このソ
ース信号線２と同時に、上記したコンタクトホール上に
ソース信号線２と平行した配線を設け、先に形成した共
通配線パターンと接続することで、共通配線５が完成す
る。この後、ＳｉＮなどの保護膜を形成した後、ドレイ
ン電極１３上の保護膜にコンタクトホールを形成する。
最後に、ＩＴＯなどの透明導電材料にて画素電極８をド
レイン電極１３とコンタクトホールを介して接続・形成
することで、ＴＦＴアレイ基板が完成する。

【００１８】次に、このように形成したＴＦＴアレイ基
板における共通配線５の断線検査方法について説明す
る。共通配線５には画面両端の共通配線端子６より、共
通電位が給電される、そこで画面左右での共通配線５の
配線抵抗分布は等しくなる。従って、図５のように断線
の発生していない共通配線５に関しては、画面中央での
共通配線開放位置１２が有っても、従来のＴＦＴアレイ
基板と同様に正常配線として検査される。共通配線５に
断線が発生している場合は、断線場所の発生位置によら
ず、断線発生位置から画面中央の共通配線開放位置１２
までの共通配線５は、電気的に開放な状態となり、この
間の画素電極８には正常な電荷が充電されない。従っ
て、図６のように断線位置に隣接する画面端に近い側の
画素に正常に充電される電荷と、断線位置から共通配線
の開放位置１２までの間の画素に充電される電荷量の差
が大きくなることで、断線位置によらず容易に断線欠陥
として検出が可能となる。

【００１９】なお、共通配線開放位置１２は、画面左右
の共通配線抵抗値が等価なため、欠陥としては視認され
ないが、プロセス変動などによる配線抵抗の画内分布の
変化などによって、共通配線５の開放位置を中心とした
画面左右の輝度変化を発生させる可能性もあり、図４に
示すように、共通配線５毎に、配線の開放位置をゲート
信号線１方向にランダムにずらし、境界をぼやけさせる
ことで、画面左右での輝度変化の視認性をより低下させ
られる。さらに、共通配線開放位置１２のパターン形状
を、図３のように、配線幅よりも長くし、画面左右での
共通配線５のインピーダンスを低くすることでも同様に
視認性の低下が期待できる。

【００２０】実施の形態１によれば、ＴＦＴアレイ基板
形成工程で、共通配線の断線を、断線の位置にかかわら
ず検出することができ、製造プロセスへの素早いフィー
ドバックによる歩留まりの向上や、後工程への不良流出
防止による製造コスト低減などにより、高歩留かつ低コ
ストな液晶表示装置を得ることができる。

【００２１】実施の形態２．以下、この発明の実施の形
態２について、図７〜９を用い、図４を援用して説明す
る。図７は、この発明の実施の形態２による液晶表示装
置を示す等価回路図である。図７において、１〜１１は
図１におけるものと同一のものである。１４は共通配線
５の画面中央部に形成された高抵抗接続位置（高抵抗
部）である。図８は、この発明の実施の形態２によるＴ
ＦＴアレイ基板を示す部分平面図である。図８におい
て、１、２、５、８は図７におけるものと同一のもので
ある。１３はＴＦＴのドレイン電極、１５は高抵抗接続
位置１４を形成するａ−Ｓｉなどの半導体、１６は高抵
抗接続位置１４を形成するコンタクトホールである。図
９は、図８のＡ−Ａ´の断面図である。図９において、
２、５、８、１５、１６は図８におけるものと同一のも
のである。１７はガラス基板、１８は共通配線５上に形
成された絶縁膜、１９は半導体１５上に形成された保護
膜である。

【００２２】次に、ＴＦＴアレイ基板の製造方法及び共
通配線の断線の検査について説明する。まず、ガラス基
板１７上にＡｌまたはＣｒ等を用いて、ゲート信号線１
と平行に共通配線パターンを形成する。その際、共通配
線パターンの画面中央位置にまず共通配線開放位置をあ
らかじめ写真製版などによって形成する。次いでゲート
信号線１と、共通配線５の上に、ＳｉＮなどの絶縁膜１
８を形成した後、共通配線５の開放位置の左右にコンタ
クトホール１６を形成する。その後ＴＦＴを形成するａ
−Ｓｉなどの半導体形成と同時に、共通配線５に形成し
たコンタクトホール１６上に半導体１５を形成すること
で、共通配線５がコンタクトホール１６を介して半導体
１５で接続されることにより、高抵抗接続位置１４が形
成される。その後、ゲート信号が入力される側の共通配
線５上の絶縁膜１８の一部にコンタクトホールを形成す
る。その後、ソース信号線２をＡｌまたはＣｒ等の金属
によって形成する。このソース信号線２と同時に、上記
したコンタクトホール上にソース信号線２と平行した電
極を設けることで、共通配線５が完成する。

【００２３】このように形成したＴＦＴアレイ基板の検
査では、実施の形態１で述べたのと同様に、共通配線５
の断線検査において、高抵抗接続位置１４から断線まで
の部分の画素には正常に電荷が充電されないため、断線
位置が画面の両端や画面の中央付近かにかかわらず、断
線位置に隣接する画素の電荷量の差は大きく、容易に断
線欠陥として検出が可能となる。なお、画面中央に高抵
抗接続位置１４を用いる場合でも、実施の形態１で説明
したのと同様に、画面左右の共通配線抵抗値が等価なた
め、欠陥としてはほとんど視認されないが、プロセス変
動などによって、共通配線５の開放位置を中心とした画
面左右の輝度変化を発生させる可能性もあり、図４に示
すように、共通配線５毎に、配線の高抵抗接続位置１４
をゲート信号線１方向にランダムにずらし、境界をぼや
けさせることで、画面左右での輝度変化の視認性をより
低下させられる。

【００２４】実施の形態２によれば、画面中央部に共通
配線上の高抵抗接続位置を設けることで、共通配線の断
線を、断線位置にかかわらず、検出することができる。

【００２５】実施の形態３．以下、この発明の実施の形
態３について、図１０〜１３を用いて説明する。図１０
は、この発明の実施の形態３による液晶表示装置を示す
等価回路図である。図１０において、１〜１１は図１に
おけるものと同一のものである。２０は画面端に形成さ
れた共通配線開放位置である。図１１は、この発明の実
施の形態３によるＴＦＴアレイ基板を示す部分平面図で
ある。図１１において、１、２、５、８、２０は図１に
おけるものと同一のものである。１３はＴＦＴのドレイ
ン電極である。共通配線５は共通配線開放位置２０に近
づくほど幅広くなるようにテーパ形状を有する。

【００２６】図１２は、この発明の実施の形態３による
液晶表示装置の正常配線部のアレイテスタ測定結果例を
示す図である。図１３は、この発明の実施の形態３によ
る液晶表示装置の共通配線に断線がある場合のアレイテ
スタ測定結果例を示す図である。

【００２７】次に、ＴＦＴアレイ基板の製造方法と共通
配線の断線検出について説明する。ガラス基板上にＡｌ
またはＣｒ等を用いて、ゲート信号線１と平行に共通配
線パターンを形成する。ゲート信号線１のゲート端子３
と逆側の共通配線５は、各共通配線５が１ラインおきに
各々接続された櫛型の形状とする。その際、図１１に示
すように共通配線５を共通接続した側より共通配線開放
位置２０に向かって、配線幅が広くなるようなテーパ形
状に形成する。次いで、このゲート信号線１と、共通配
線５の上に、ＳｉＮなどの絶縁膜とａ−Ｓｉなどの半導
体を形成した後、それぞれ所望の形状にした後、ゲート
端子３側の共通接続されていない共通配線５上にコンタ
クトホールを形成する。その後、ソース信号線２をＡｌ
またはＣｒ等の金属によって形成する。このソース信号
線２と同時に、上記したコンタクトホール上にソース信
号線２と平行した電極を設けることで、共通配線５が交
互かつ左右の片側で共通接続され、共通配線５の入力端
より共通配線開放位置２０に近づくに従って、配線の幅
が広くなる共通配線５が形成される。この後、ＳｉＮな
どの保護膜を形成した後、ドレイン電極１３上の保護膜
にコンタクトホールを形成する。最後に、ＩＴＯなどの
透明導電材料にて画素電極８をドレイン電極１３とコン
タクトホールを介して接続・形成することで、ＴＦＴア
レイ基板が完成する。

【００２８】このように形成したＴＦＴアレイ基板の共
通配線の断線検査では、共通配線５が片側からのみ入力
されているため、図１３のようにどの場所においても、
断線位置の左右画素に充電される電荷量の大きな差が発
生し、断線の検出は極めて容易に実施できる。

【００２９】実施の形態３によれば、共通配線パターン
をテーパ形状としたことで、片側からの共通配線入力に
おいても、配線抵抗による影響を抑え充電特性等に対す
るマージンが拡大することで、画面左右での輝度ムラの
発生などを抑えられる。さらに、１ライン毎に、左右か
ら入力することで、左右の輝度変化を目視上相殺するこ
とで、さらに左右での輝度分布の発生などを低下させら
れる。

【００３０】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。複数の
ゲート信号線と複数のソース信号線との交点にマトリッ
クス状に表示画面の一面に配置された複数の薄膜トラン
ジスタと、この薄膜トランジスタのドレイン電極に接続
された画素電極と、ゲート信号線と平行に配置されると
共に、保持容量を形成するよう画素電極に絶縁膜を介し
て配置された複数の共通配線を備え、共通配線は、表示
画面の周縁部で互いに接続されると共に、表示画面中央
部において開放部が形成されているので、断線位置に係
わらず、共通配線の断線を検出することができる。

【００３１】また、開放部は、共通配線の配線幅より長
くなるような形状に形成されているので、開放部による
輝度変化の視認性を低下させることができる。また、開
放部は、共通配線毎にずらして形成されているので、開
放部による輝度変化の視認性を低下させることができ
る。

【００３２】さらに、複数のゲート信号線と複数のソー
ス信号線との交点にマトリックス状に表示画面の一面に
配置された複数の薄膜トランジスタと、この薄膜トラン
ジスタのドレイン電極に接続された画素電極と、ゲート
信号線と平行に配置されると共に、保持容量を形成する
よう画素電極に絶縁膜を介して配置された複数の共通配
線を備え、共通配線は、表示画面の周縁部で互いに接続
されると共に、表示画面中央部において高抵抗部が形成
されているので、断線位置に係わらず、共通配線の断線
を検出することができる。また、高抵抗部は、共通配線
毎にずらして形成されているので、開放部による輝度変
化の視認性を低下させることができる。

【００３３】さらにまた、複数のゲート信号線と複数の
ソース信号線との交点にマトリックス状に表示画面の一
面に配置された複数の薄膜トランジスタと、この薄膜ト
ランジスタのドレイン電極に接続された画素電極と、ゲ
ート信号線と平行に配置されると共に、保持容量を形成
するよう画素電極に絶縁膜を介して配置された複数の共
通配線を備え、共通配線は、表示画面の周縁部で互いに
接続されると共に、表示画面周縁部において開放部が形
成されているので、断線位置に係わらず、共通配線の断
線を検出することができる。

【００３４】また、隣接する共通配線の開放部は、互い
に反対側の表示画面周縁部に形成されているので、左右
の輝度変化を相殺することができる。また、共通配線
は、開放部に近づくに従って幅が広くなるように形成さ
れているので、輝度むらの発生を抑制することができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による液晶表示装置
を示す等価回路図である。

【図２】 この発明の実施の形態１によるＴＦＴアレイ
基板を示す部分平面図である。

【図３】 この発明の実施の形態１によるＴＦＴアレイ
基板を示す部分平面図である。

【図４】 この発明の実施の形態１、２による液晶表示
装置の配線の開放位置を示す概略図である。

【図５】 この発明の実施の形態１による液晶表示装置
の正常配線部のアレイテスタ測定結果例を示す図であ
る。

【図６】 この発明の実施の形態１による液晶表示装置
の共通配線に断線がある場合のアレイテスタ測定結果例
を示す図である。

【図７】 この発明の実施の形態２による液晶表示装置
を示す等価回路図である。

【図８】 この発明の実施の形態２によるＴＦＴアレイ
基板を示す部分平面図である。

【図９】 図８のＡ−Ａ´の断面図である。

【図１０】 この発明の実施の形態３による液晶表示装
置を示す等価回路図である。

【図１１】 この発明の実施の形態３によるＴＦＴアレ
イ基板を示す部分平面図である。

【図１２】 この発明の実施の形態３による液晶表示装
置の正常配線部のアレイテスタ測定結果例を示す図であ
る。

【図１３】 この発明の実施の形態３による液晶表示装
置の共通配線に断線がある場合のアレイテスタ測定結果
例を示す図である。

【図１４】 従来の液晶表示装置を示す等価回路図であ
る。

【図１５】 従来のＴＦＴアレイ基板の正常配線部のア
レイテスタ測定結果例を示す図である。

【図１６】 従来のＴＦＴアレイ基板の共通配線に断線
（画面端部）がある場合のアレイテスタ測定結果例を示
す図である。

【図１７】 従来のＴＦＴアレイ基板の共通配線に断線
（画面中央部）がある場合のアレイテスタ測定結果例を
示す図である。

【符号の説明】

１ ゲート信号線、２ ソース信号線、３ ゲート端
子、４ ソース端子、５ 共通配線、６ 共通配線端
子、７ ＴＦＴ、８ 画素電極、９ 対向電極、１０
液晶、１１ 保持容量（ＣＳ）、１２ 共通配線開放位
置、１３ ドレイン電極、１４ 高抵抗接続位置、１５
半導体、１６ コンタクトホール、１７ ガラス基
板、１８ 絶縁膜、１９ 保護膜、２０ 共通配線開放
位置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 綿村 茂樹 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 (72)発明者 村上 雄亮 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内 Ｆターム(参考） 2H092 HA06 JB21 JB64 JB77 NA30 5F110 AA24 BB01 CC07 DD02 EE03 EE04 EE37 FF03 GG02 GG15 HK03 HK04 HL03 HL04 HL07 HM19 NN02 NN24

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のゲート信号線と複数のソース信号
   線との交点にマトリックス状に表示画面の一面に配置さ
   れた複数の薄膜トランジスタ、この薄膜トランジスタの
   ドレイン電極に接続された画素電極、上記ゲート信号線
   と平行に配置されると共に、保持容量を形成するよう上
   記画素電極に絶縁膜を介して配置された複数の共通配線
   を備え、上記共通配線は、上記表示画面の周縁部で互い
   に接続されると共に、表示画面中央部において開放部が
   形成されていることを特徴とする液晶表示装置。
2. 【請求項２】 上記開放部は、上記共通配線の配線幅よ
   り長くなるような形状に形成されていることを特徴とす
   る請求項１記載の液晶表示装置。
3. 【請求項３】 上記開放部は、上記共通配線毎にずらし
   て形成されていることを特徴とする請求項１または請求
   項２記載の液晶表示装置。
4. 【請求項４】 複数のゲート信号線と複数のソース信号
   線との交点にマトリックス状に表示画面の一面に配置さ
   れた複数の薄膜トランジスタ、この薄膜トランジスタの
   ドレイン電極に接続された画素電極、上記ゲート信号線
   と平行に配置されると共に、保持容量を形成するよう上
   記画素電極に絶縁膜を介して配置された複数の共通配線
   を備え、上記共通配線は、上記表示画面の周縁部で互い
   に接続されると共に、表示画面中央部において高抵抗部
   が形成されていることを特徴とする液晶表示装置。
5. 【請求項５】 上記高抵抗部は、上記共通配線毎にずら
   して形成されていることを特徴とする請求項４記載の液
   晶表示装置。
6. 【請求項６】 複数のゲート信号線と複数のソース信号
   線との交点にマトリックス状に表示画面の一面に配置さ
   れた複数の薄膜トランジスタ、この薄膜トランジスタの
   ドレイン電極に接続された画素電極、上記ゲート信号線
   と平行に配置されると共に、保持容量を形成するよう上
   記画素電極に絶縁膜を介して配置された複数の共通配線
   を備え、上記共通配線は、上記表示画面の周縁部で互い
   に接続されると共に、表示画面周縁部において開放部が
   形成されていることを特徴とする液晶表示装置。
7. 【請求項７】 隣接する共通配線の開放部は、互いに反
   対側の表示画面周縁部に形成されていることを特徴とす
   る請求項６記載の液晶表示装置。
8. 【請求項８】 上記共通配線は、上記開放部に近づくに
   従って幅が広くなるように形成されていることを特徴と
   する請求項６または請求項７記載の液晶表示装置。