JP3510490B2 - 薄型表示装置用電極構造体の検査装置及びその検査方法 - Google Patents
薄型表示装置用電極構造体の検査装置及びその検査方法Info
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/1306—Details
- G02F1/1309—Repairing; Testing
Description
【０００１】
【発明の属する技術分野】本発明は、薄型表示装置用電
極構造体に対する検査装置、及びその検査方法に関す
る。
極構造体に対する検査装置、及びその検査方法に関す
る。
【０００２】
【従来の技術】薄型表示装置は、ＴＶ、パーソナルコン
ピュータ等のディスプレイをその用途として生産されて
いる。この薄型表示装置用の電極構造体に対する評価方
法としては動作試験、信頼性試験及び外観試験等があ
る。特に、従来の点灯動作確認試験については、製品と
して組立られた後に実施されている。
ピュータ等のディスプレイをその用途として生産されて
いる。この薄型表示装置用の電極構造体に対する評価方
法としては動作試験、信頼性試験及び外観試験等があ
る。特に、従来の点灯動作確認試験については、製品と
して組立られた後に実施されている。
【０００３】従来の薄型表示装置用電極構造体の検査方
法を図８に示す。本従来例では、薄型表示装置用電極構
造体を、液晶パネルを例にしている。尚、本明細書にお
いては、薄型表示装置用電極構造体は、ｎ行ｍ列（ｎ、
ｍは整数）の行列要素として配置された画素電極を収容
するものと定義する。
法を図８に示す。本従来例では、薄型表示装置用電極構
造体を、液晶パネルを例にしている。尚、本明細書にお
いては、薄型表示装置用電極構造体は、ｎ行ｍ列（ｎ、
ｍは整数）の行列要素として配置された画素電極を収容
するものと定義する。
【０００４】図８に示す検査方法は、プローバ方式と呼
ばれるものである。基板８６上にゲート電圧配線８３が
設けられている。これらは、ＴＦＴ型トランジスタ群の
要素８０の間に縦横に形成され、配置されている。
ばれるものである。基板８６上にゲート電圧配線８３が
設けられている。これらは、ＴＦＴ型トランジスタ群の
要素８０の間に縦横に形成され、配置されている。
【０００５】本検査方法は、ソース電圧配線８５に、触
針（プローバ）８１，８２を各々接触させ、その出力電
圧を検出する事により、画素電極８４の断線、短絡等を
検査する。つまり、薄型表示装置用電極構造体に形成さ
れているゲート電圧配線８３と、ソース電圧配線８５に
検査信号を印加することにより、画素電極８４の欠陥を
検出する。
針（プローバ）８１，８２を各々接触させ、その出力電
圧を検出する事により、画素電極８４の断線、短絡等を
検査する。つまり、薄型表示装置用電極構造体に形成さ
れているゲート電圧配線８３と、ソース電圧配線８５に
検査信号を印加することにより、画素電極８４の欠陥を
検出する。
【０００６】
【発明が解決しようとする課題】このプローバ方式の検
査方法は、薄型表示装置用電極構造体の大型化に伴い、
触針の接触不良数が増加してその交換頻度が増大し、そ
の結果維持費が増大するという問題に直面している。
査方法は、薄型表示装置用電極構造体の大型化に伴い、
触針の接触不良数が増加してその交換頻度が増大し、そ
の結果維持費が増大するという問題に直面している。
【０００７】液晶ディスプレイは、その表示情報の多量
化に伴う大型化・フルカラー化、更にはその高精細化に
併せて、画素ピッチの縮小化が要求されている。従っ
て、検査装置の接触不良が起きず高速・高精度な検査を
可能にする検査装置及びその検査方法が早急に提供され
る事が望まれている。
化に伴う大型化・フルカラー化、更にはその高精細化に
併せて、画素ピッチの縮小化が要求されている。従っ
て、検査装置の接触不良が起きず高速・高精度な検査を
可能にする検査装置及びその検査方法が早急に提供され
る事が望まれている。
【０００８】本発明の目的は、検査の高速化及び高精度
化を可能にする薄型表示装置用電極構造体の検査装置、
及びその検査方法を提供する事にある。
化を可能にする薄型表示装置用電極構造体の検査装置、
及びその検査方法を提供する事にある。
【０００９】
【課題を解決するための手段】上記課題を解決する為
に、本発明の薄型表示装置用電極構造体の検査装置及び
その検査方法は、複数の画素電極の各々に電界効果トラ
ンジスタ機能を有する電位センサを静電結合させて前記
各々の画素電極に生じる画素電圧を検出し、検出した前
記画素電圧に基づいて前記画素電極の異常を判定する事
を特徴とする。
に、本発明の薄型表示装置用電極構造体の検査装置及び
その検査方法は、複数の画素電極の各々に電界効果トラ
ンジスタ機能を有する電位センサを静電結合させて前記
各々の画素電極に生じる画素電圧を検出し、検出した前
記画素電圧に基づいて前記画素電極の異常を判定する事
を特徴とする。
【００１０】又、画素電極に静電結合する電界効果トラ
ジスタ機能を利用して、前記画素電極に生じる画素電圧
を検出する１つ以上の電位センサをアンプに接続し、前
記アンプをスキャナに接続してなる事を特徴とする。
ジスタ機能を利用して、前記画素電極に生じる画素電圧
を検出する１つ以上の電位センサをアンプに接続し、前
記アンプをスキャナに接続してなる事を特徴とする。
【００１１】更に、薄型表示装置用電極構造体を検査す
る為の検査部と、前記検査部には、ＦＥＴ機能を利用し
た電位センサが複数個配置され、第１の信号に応答し
て、前記薄型表示装置用電極構造体と、前記検査部の少
なくとも一部とを、第１の間隔を保持した状態で、画素
電極の配置に関し、１行又は１列分だけ相対的に移動さ
せる為の駆動部と、前記薄型表示装置用電極構造体は、
ｎ行ｍ列（ｎ、ｍは自然数）に行列配置される前記画素
電極を収容し、又、複数の前記電位センサの配置方向
と、前記行列配置における行又は列方向とは一致してお
り、前検査対象である画素電極の検査報告を示す第４の
信号に応答して、前記第１の信号を出力し、前記薄型表
示装置用電極構造体と、前記検査部の少なくとも一部
が、相対的に移動した時に、被検査開始命令を示す第２
の信号と、検査開始命令を示す第３の信号とを出力する
為の制御部とから成り、現検査対象である画素電極、又
は前記画素電極に隣接する画素電極が、前記第２の信号
に順次応答する事により、現検査対象である前記画素電
極に順次画素電圧を生じ、前記検査部において現電位セ
ンサが、前記第３の信号に応答して、静電結合を利用し
て前記画素電圧を順次検出し、現検査対象である画素電
極の検査報告を示す前記第４の信号を順次出力し、前記
制御部が、前記第４の信号に応答して、次検査対象であ
る画素電極、又は前記画素電極に隣接する画素電極に対
して前記第２の信号を出力し、又、前記次検査対象であ
る画素電極に位置対向する電位センサに対して、前記第
３の信号を出力する事を特徴とする事を特徴とする。
る為の検査部と、前記検査部には、ＦＥＴ機能を利用し
た電位センサが複数個配置され、第１の信号に応答し
て、前記薄型表示装置用電極構造体と、前記検査部の少
なくとも一部とを、第１の間隔を保持した状態で、画素
電極の配置に関し、１行又は１列分だけ相対的に移動さ
せる為の駆動部と、前記薄型表示装置用電極構造体は、
ｎ行ｍ列（ｎ、ｍは自然数）に行列配置される前記画素
電極を収容し、又、複数の前記電位センサの配置方向
と、前記行列配置における行又は列方向とは一致してお
り、前検査対象である画素電極の検査報告を示す第４の
信号に応答して、前記第１の信号を出力し、前記薄型表
示装置用電極構造体と、前記検査部の少なくとも一部
が、相対的に移動した時に、被検査開始命令を示す第２
の信号と、検査開始命令を示す第３の信号とを出力する
為の制御部とから成り、現検査対象である画素電極、又
は前記画素電極に隣接する画素電極が、前記第２の信号
に順次応答する事により、現検査対象である前記画素電
極に順次画素電圧を生じ、前記検査部において現電位セ
ンサが、前記第３の信号に応答して、静電結合を利用し
て前記画素電圧を順次検出し、現検査対象である画素電
極の検査報告を示す前記第４の信号を順次出力し、前記
制御部が、前記第４の信号に応答して、次検査対象であ
る画素電極、又は前記画素電極に隣接する画素電極に対
して前記第２の信号を出力し、又、前記次検査対象であ
る画素電極に位置対向する電位センサに対して、前記第
３の信号を出力する事を特徴とする事を特徴とする。
【００１２】更に、ＦＥＴ機能を利用した電位センサ
と、ここに前記電位センサは、前記画素電極に生じる画
素電圧を検出する為のゲート電極を備え、該電位センサ
と位置対向する画素電極と静電的に接続する事により、
電位センサ信号を出力し、前記電位センサ信号を増幅し
て、アンプ信号を出力する為のアンプとから成る事を特
徴とする。
と、ここに前記電位センサは、前記画素電極に生じる画
素電圧を検出する為のゲート電極を備え、該電位センサ
と位置対向する画素電極と静電的に接続する事により、
電位センサ信号を出力し、前記電位センサ信号を増幅し
て、アンプ信号を出力する為のアンプとから成る事を特
徴とする。
【００１３】
【発明の実施の形態】次に、本発明の薄型表示装置用電
極構造体の検査装置及びその検査方法について、添付図
面を参照して詳細に説明する。図１に、本発明である薄
型表示装置用電極構造体の検査装置の実施の形態を示
す。尚、本発明の実施の形態では薄型表示装置用電極構
造体を、液晶パネルを例に説明する。
極構造体の検査装置及びその検査方法について、添付図
面を参照して詳細に説明する。図１に、本発明である薄
型表示装置用電極構造体の検査装置の実施の形態を示
す。尚、本発明の実施の形態では薄型表示装置用電極構
造体を、液晶パネルを例に説明する。
【００１４】図１を参照して、本構成は薄型表示装置用
電極構造体１０３を検査する為の検査部１０１と、駆動
部１０５及び制御部１０７とから構成される。検査部１
０１は、薄型表示装置用電極構造体１０３と間隔ｄ（第
１の間隔）を保持して配置される。
電極構造体１０３を検査する為の検査部１０１と、駆動
部１０５及び制御部１０７とから構成される。検査部１
０１は、薄型表示装置用電極構造体１０３と間隔ｄ（第
１の間隔）を保持して配置される。
【００１５】薄型表示装置用電極構造体１０３は、ｎ行
ｍ列（ｎ、ｍは整数）の行列要素として配置された画素
電極を収容している（図１では矢印のａ方向と矢印のｂ
方向に行列配置されている）。
ｍ列（ｎ、ｍは整数）の行列要素として配置された画素
電極を収容している（図１では矢印のａ方向と矢印のｂ
方向に行列配置されている）。
【００１６】制御部１０７は、検査部１０１から、検査
対象である各画素電極の検査報告を示す第４の信号１１
５に応答して、検査部１０１と薄型表示装置用電極構造
体１０３とが、画素電極の行列配置に関して１行又は１
列分だけ、相対的に移動させる為の第１の信号１０９を
出力する。
対象である各画素電極の検査報告を示す第４の信号１１
５に応答して、検査部１０１と薄型表示装置用電極構造
体１０３とが、画素電極の行列配置に関して１行又は１
列分だけ、相対的に移動させる為の第１の信号１０９を
出力する。
【００１７】後述するが、これは１行又は１列分の画素
電極数に関係する、第４の信号１１５の入力回数を、制
御部１０７がカウントする事等により対応する。
電極数に関係する、第４の信号１１５の入力回数を、制
御部１０７がカウントする事等により対応する。
【００１８】又、制御部１０７は、検査部１０１と薄型
表示装置用電極構造体１０３とが、１行又は１列分だけ
相対的に移動した時に、薄型表示装置用電極構造体１０
３に対して、被検査開始命令を示す第２の信号１１１を
与える。
表示装置用電極構造体１０３とが、１行又は１列分だけ
相対的に移動した時に、薄型表示装置用電極構造体１０
３に対して、被検査開始命令を示す第２の信号１１１を
与える。
【００１９】後述するが、これは薄型表示装置用電極構
造体１０３が収容する、被検査対象である画素電極又は
その画素電極に隣接する画素電極に対して、第２の信号
１１１をパルス電圧として印加する。
造体１０３が収容する、被検査対象である画素電極又は
その画素電極に隣接する画素電極に対して、第２の信号
１１１をパルス電圧として印加する。
【００２０】更に、制御部１０７は、検査部１０１に対
して、検査対象となる画素電極の検査開始命令を示す第
３の信号１１３を出力する。後述するが、検査部１０１
が収容する複数の電位センサを個々に動作させる為に、
バイアス電圧として第３の信号１１３を印加する。
して、検査対象となる画素電極の検査開始命令を示す第
３の信号１１３を出力する。後述するが、検査部１０１
が収容する複数の電位センサを個々に動作させる為に、
バイアス電圧として第３の信号１１３を印加する。
【００２１】駆動部１０５は、制御部１０７からの第１
の信号１０９に応答して、検査部１０１と薄型表示装置
用電極構造体１０３とを、画素電極の配置に関して１行
又は１列分だけ相対的に移動させる。
の信号１０９に応答して、検査部１０１と薄型表示装置
用電極構造体１０３とを、画素電極の配置に関して１行
又は１列分だけ相対的に移動させる。
【００２２】検査部１０１は、制御部１０７からの第３
の信号１１３に応答して、各画素電極毎の検査報告を示
す第４の信号を出力する。検査部１０１には、複数の電
界効果トランジスタ（ＦＥＴ）機能を利用した電位セン
サが複数個設けられている。画素電極の具体的な検査に
ついては後述する。
の信号１１３に応答して、各画素電極毎の検査報告を示
す第４の信号を出力する。検査部１０１には、複数の電
界効果トランジスタ（ＦＥＴ）機能を利用した電位セン
サが複数個設けられている。画素電極の具体的な検査に
ついては後述する。
【００２３】次に、本発明の薄型表示装置用電極構造体
の検査装置における、検査部１０１について、図２
（ａ）にその構成を示す。図１を参照しつつ、図２
（ａ）を参照して、本構成は、基板２０１に高位部２０
３と低位部２０５が形成されている。
の検査装置における、検査部１０１について、図２
（ａ）にその構成を示す。図１を参照しつつ、図２
（ａ）を参照して、本構成は、基板２０１に高位部２０
３と低位部２０５が形成されている。
【００２４】高位部２０３には、電位センサ部２０７が
形成されている。電位センサ部２０７は、ＦＥＴ機能を
利用した複数の電位センサ１Ｎ（Ｎは整数で１〜ｎの整
数）が、矢印のｃ方向に１列に並び、アレイ状に配置さ
れた電位検出用のセンサである。
形成されている。電位センサ部２０７は、ＦＥＴ機能を
利用した複数の電位センサ１Ｎ（Ｎは整数で１〜ｎの整
数）が、矢印のｃ方向に１列に並び、アレイ状に配置さ
れた電位検出用のセンサである。
【００２５】各電位センサ１Ｎは、図１に示した薄型表
示装置用電極構造体１０３における１行又は１列分の各
画素電極に位置的に対向する事になる。そして、制御部
１０７からの検査開始命令である、第３の信号１１３を
受けて、位置対向する画素電極に生じる画素電圧の検出
を行い、電位センサ信号２Ｎ（Ｎは整数で１〜ｎの整
数）を出力する。
示装置用電極構造体１０３における１行又は１列分の各
画素電極に位置的に対向する事になる。そして、制御部
１０７からの検査開始命令である、第３の信号１１３を
受けて、位置対向する画素電極に生じる画素電圧の検出
を行い、電位センサ信号２Ｎ（Ｎは整数で１〜ｎの整
数）を出力する。
【００２６】低位部２０５には、アンプ部２０９が形成
されている。アンプ部２０９は、複数のアンプ３Ｎ（Ｎ
は１〜ｎの整数）から成る電圧増幅部である。１つのア
ンプ３Ｎは、１つの電位センサ１Ｎに対応して接続さ
れ、１つの電位センサ１Ｎからの電位センサ信号２Ｎを
増幅してアンプ信号４Ｎを出力する。
されている。アンプ部２０９は、複数のアンプ３Ｎ（Ｎ
は１〜ｎの整数）から成る電圧増幅部である。１つのア
ンプ３Ｎは、１つの電位センサ１Ｎに対応して接続さ
れ、１つの電位センサ１Ｎからの電位センサ信号２Ｎを
増幅してアンプ信号４Ｎを出力する。
【００２７】更に、低位部２０５には、スキャナ２１１
が設けられている。アンプ３Ｎの出力側端子は、スキャ
ナ２１１に各々接続されており、アンプ信号４Ｎを受
け、検査対象である画素電極の検査報告を示す第４の信
号１１５を順次出力する。
が設けられている。アンプ３Ｎの出力側端子は、スキャ
ナ２１１に各々接続されており、アンプ信号４Ｎを受
け、検査対象である画素電極の検査報告を示す第４の信
号１１５を順次出力する。
【００２８】尚、電位センサ１Ｎとアンプ３Ｎ、及びア
ンプ３Ｎとスキャナ２１１との間は、各々配線により電
気的に接続されている。その配線は金属膜形成法により
配線層として低位部２０５の面上に形成されている。
ンプ３Ｎとスキャナ２１１との間は、各々配線により電
気的に接続されている。その配線は金属膜形成法により
配線層として低位部２０５の面上に形成されている。
【００２９】図２（ａ）に示した検査部１０１或いはそ
の一部である電位センサ部１Ｎを、図１における、検査
対象である液晶パネルと一定間隔（第１の間隔ｄ）に保
持させながら走査し、検査報告を順次出力する事によ
り、液晶パネルが収容する総画素電極を検査する事が可
能となる。その際には、図１に示す矢印のａ方向又はｂ
方向と、図２（ａ）に示す矢印のｃ方向（第１の方向）
とを一致させる事になる。
の一部である電位センサ部１Ｎを、図１における、検査
対象である液晶パネルと一定間隔（第１の間隔ｄ）に保
持させながら走査し、検査報告を順次出力する事によ
り、液晶パネルが収容する総画素電極を検査する事が可
能となる。その際には、図１に示す矢印のａ方向又はｂ
方向と、図２（ａ）に示す矢印のｃ方向（第１の方向）
とを一致させる事になる。
【００３０】図３に、図２（ａ）に示した電位センサ部
２０７による、薄型表示装置用電極構造体における画素
毎の検査過程を示す。図１を参照しつつ、図３を参照し
て、本図は、薄型表示装置用電極構造体である液晶パネ
ル６における１個の画素電極８と、電位センサ部２０７
における１個の電位センサ１Ｎとの位置対向する様子を
示している。
２０７による、薄型表示装置用電極構造体における画素
毎の検査過程を示す。図１を参照しつつ、図３を参照し
て、本図は、薄型表示装置用電極構造体である液晶パネ
ル６における１個の画素電極８と、電位センサ部２０７
における１個の電位センサ１Ｎとの位置対向する様子を
示している。
【００３１】液晶パネル６は、ガラス基板７と画素電極
８とから構成されている。画素電極８は、ガラス基板７
の表面に形成されている。ここで、ガラス基板７と単位
トランジスタ層５Ｎ（Ｎは整数で１〜ｎの整数）間の間
隔（第１の間隔ｄ）は、２０μｍ以下である。
８とから構成されている。画素電極８は、ガラス基板７
の表面に形成されている。ここで、ガラス基板７と単位
トランジスタ層５Ｎ（Ｎは整数で１〜ｎの整数）間の間
隔（第１の間隔ｄ）は、２０μｍ以下である。
【００３２】この電位センサ１Ｎは、ＦＥＴ機能を応用
したものであり、単位トランジスタ層５Ｎは、図２
（ａ）における基板２０１の高位部２０３の表面に形成
されている。単位トランジスタ層５Ｎには、ドレイン側
電極Ｄ、ソース側電極Ｓ、ゲート側電極Ｇが形成されて
いる。ドレイン側電極Ｄには、ＦＥＴ機能を実行する為
の直流バイアス電圧である第３の信号１１３が制御部１
０７から印加される。
したものであり、単位トランジスタ層５Ｎは、図２
（ａ）における基板２０１の高位部２０３の表面に形成
されている。単位トランジスタ層５Ｎには、ドレイン側
電極Ｄ、ソース側電極Ｓ、ゲート側電極Ｇが形成されて
いる。ドレイン側電極Ｄには、ＦＥＴ機能を実行する為
の直流バイアス電圧である第３の信号１１３が制御部１
０７から印加される。
【００３３】本図において、制御部１０７からの被検査
命令を示す第２の信号１１１を画素電極８に印加した場
合、画素電極８が断線していなければ、画素電極８に一
定値の画素電圧が生じる。
命令を示す第２の信号１１１を画素電極８に印加した場
合、画素電極８が断線していなければ、画素電極８に一
定値の画素電圧が生じる。
【００３４】ここで、制御部１０７から電位センサ１Ｎ
に、検査開始命令を示す第３の信号１１３が印加されて
いる事で、ＦＥＴ機能を利用して、ドレイン側電極Ｄと
ソース側電極Ｓの間に電流（電位センサ信号２Ｎ）が生
じる。
に、検査開始命令を示す第３の信号１１３が印加されて
いる事で、ＦＥＴ機能を利用して、ドレイン側電極Ｄと
ソース側電極Ｓの間に電流（電位センサ信号２Ｎ）が生
じる。
【００３５】これは、ゲート側電極Ｇにより、該電位セ
ンサと位置対向する画素電極と、間隔ｄに従う空間にお
いて、静電容量Ｃを介して静電的に接続される事によ
る。これにより、画素電圧を検出して電位センサ信号２
Ｎが出力される。その時の電圧値又は電流値が、図２
（ａ）におけるアンプ３Ｎで増幅され、スキャナ２１１
から出力される。
ンサと位置対向する画素電極と、間隔ｄに従う空間にお
いて、静電容量Ｃを介して静電的に接続される事によ
る。これにより、画素電圧を検出して電位センサ信号２
Ｎが出力される。その時の電圧値又は電流値が、図２
（ａ）におけるアンプ３Ｎで増幅され、スキャナ２１１
から出力される。
【００３６】本図では、１個の画素と１個の電位センサ
１Ｎの関係を示しているが、次に、図２（ａ）に示すよ
うな、矢印のｃ方向（第１の方向）に配置される複数個
の電位センサ１Ｎを用いた検査について説明する。
１Ｎの関係を示しているが、次に、図２（ａ）に示すよ
うな、矢印のｃ方向（第１の方向）に配置される複数個
の電位センサ１Ｎを用いた検査について説明する。
【００３７】図１を参照しつつ、図２（ａ）を参照し
て、この場合、ｎ行ｍ列（ｎ、ｍは整数）の行列要素と
して配置された画素電極を検査する為に、その１行又は
１列分の複数の画素電極の各々にＦＥＴ機能を有する電
位センサ１Ｎを静電的に結合させる。その時、各々の画
素電極に生じる画素電圧を電位センサ１Ｎが検出して、
予め設定した閾値との間で検査異常の判定を行う。
て、この場合、ｎ行ｍ列（ｎ、ｍは整数）の行列要素と
して配置された画素電極を検査する為に、その１行又は
１列分の複数の画素電極の各々にＦＥＴ機能を有する電
位センサ１Ｎを静電的に結合させる。その時、各々の画
素電極に生じる画素電圧を電位センサ１Ｎが検出して、
予め設定した閾値との間で検査異常の判定を行う。
【００３８】尚、この検出機構は、画素電極との静電結
合を可能にするＦＥＴ機能を利用して、前記画素電極に
生じる画素電圧を検出する為の１つ以上の電位センサ１
Ｎからの電位センサ信号２Ｎを増幅する為のアンプ３Ｎ
に接続し、更にアンプ３Ｎをスキャナ２１１に接続され
るものである。
合を可能にするＦＥＴ機能を利用して、前記画素電極に
生じる画素電圧を検出する為の１つ以上の電位センサ１
Ｎからの電位センサ信号２Ｎを増幅する為のアンプ３Ｎ
に接続し、更にアンプ３Ｎをスキャナ２１１に接続され
るものである。
【００３９】この検査過程においては、検査対象である
画素電極と位置対向する電位センサ１Ｎに対して、制御
部１０７が、検査開始命令であり、バイアス電圧である
第３の信号１１３を、順次切換を行って印加する事にな
る。又、制御部１０７は、検査対象である画素電極に対
しても、被検査開始命令であり、パルス電圧である第２
の信号を、順次切換を行って印加する事になる。これら
動作の詳細は後述する。
画素電極と位置対向する電位センサ１Ｎに対して、制御
部１０７が、検査開始命令であり、バイアス電圧である
第３の信号１１３を、順次切換を行って印加する事にな
る。又、制御部１０７は、検査対象である画素電極に対
しても、被検査開始命令であり、パルス電圧である第２
の信号を、順次切換を行って印加する事になる。これら
動作の詳細は後述する。
【００４０】尚、図３に示す、１個の画素に対応する検
査部（簡易検査ユニット）を図２（ｂ）に示す。本構成
は、ＦＥＴ機能を利用した単一の電位センサ１Ｎと、単
一のアンプ３Ｎからなる。
査部（簡易検査ユニット）を図２（ｂ）に示す。本構成
は、ＦＥＴ機能を利用した単一の電位センサ１Ｎと、単
一のアンプ３Ｎからなる。
【００４１】電位センサ１Ｎ及びアンプ３Ｎは、図２
（ａ）に示したものと同一である。単一の電位センサ１
Ｎは、該単一の電位センサ１Ｎと、位置対向する画素電
極に生じる画素電圧を検出する為のゲート側電極Ｇによ
り、静電的に接続する事により、電位センサ信号２Ｎを
出力する。アンプ３Ｎは、電位センサ信号２Ｎを増幅し
てアンプ信号４Ｎを出力する。
（ａ）に示したものと同一である。単一の電位センサ１
Ｎは、該単一の電位センサ１Ｎと、位置対向する画素電
極に生じる画素電圧を検出する為のゲート側電極Ｇによ
り、静電的に接続する事により、電位センサ信号２Ｎを
出力する。アンプ３Ｎは、電位センサ信号２Ｎを増幅し
てアンプ信号４Ｎを出力する。
【００４２】この簡易検査ユニットは、図１に示す薄型
表示装置用電極構造体の部分的な検査（例えば、１行又
は１列のみの領域を担当して検査する等）のみに係わら
ず、電圧を生じる物質（物体）に対して、非接触により
電位検出する事が望まれる分野に適用する事も考えられ
る。
表示装置用電極構造体の部分的な検査（例えば、１行又
は１列のみの領域を担当して検査する等）のみに係わら
ず、電圧を生じる物質（物体）に対して、非接触により
電位検出する事が望まれる分野に適用する事も考えられ
る。
【００４３】次に、本発明である、薄型表示装置用電極
構造体の検査方法について説明する。始めに、図１に示
す全体構成図を参照して、検査装置による検査方法の概
要を説明する。
構造体の検査方法について説明する。始めに、図１に示
す全体構成図を参照して、検査装置による検査方法の概
要を説明する。
【００４４】制御部１０７は、検査対象である画素電極
に関する検査報告を示す第４の信号１１５に応答して、
検査部１０１或いはその一部である電位センサ部２０７
（図２（ａ））と、薄型表示装置用電極構造体１０３と
が、画素電極の行列配置に関し、相対的に１行又は１列
分だけ相対移動する為の命令を示す第１の信号１０９を
出力する。
に関する検査報告を示す第４の信号１１５に応答して、
検査部１０１或いはその一部である電位センサ部２０７
（図２（ａ））と、薄型表示装置用電極構造体１０３と
が、画素電極の行列配置に関し、相対的に１行又は１列
分だけ相対移動する為の命令を示す第１の信号１０９を
出力する。
【００４５】この第１の信号１０９を出力するタイミン
グは、制御部１０７は、画素電極の行列配置に関し、各
１行又は各１列分（電位センサ部２０７が検査をする領
域）の画素電極数に依存する所定の値になるまで、第４
の信号１１５の入力回数をカウントし、所定の値に達し
た時点で第１の信号１０９を出力する。
グは、制御部１０７は、画素電極の行列配置に関し、各
１行又は各１列分（電位センサ部２０７が検査をする領
域）の画素電極数に依存する所定の値になるまで、第４
の信号１１５の入力回数をカウントし、所定の値に達し
た時点で第１の信号１０９を出力する。
【００４６】駆動部１０５は、第１の信号１０９に応答
して、検査部１０１或いはその一部である電位センサ部
２０７と、薄型表示装置用電極構造体１０３とを、画素
電極の行列配置に関し１行又は１列分だけ相対的に移動
させる。
して、検査部１０１或いはその一部である電位センサ部
２０７と、薄型表示装置用電極構造体１０３とを、画素
電極の行列配置に関し１行又は１列分だけ相対的に移動
させる。
【００４７】この相対的な移動については、画素電極間
の距離と、相対移動速度とから決定される移動時間によ
り、その移動の確認は実質的に把握できる。
の距離と、相対移動速度とから決定される移動時間によ
り、その移動の確認は実質的に把握できる。
【００４８】そこで、制御部１０７は、相対的な移動が
実行された時に、検査部１０１に対して検査開始命令を
示す第３の信号１１３を出力する。前述したように（図
３）、第３の信号１１３は、検査部１０１に収容される
複数の電位センサ１Ｎを個々に動作させる為のバイアス
電圧である。
実行された時に、検査部１０１に対して検査開始命令を
示す第３の信号１１３を出力する。前述したように（図
３）、第３の信号１１３は、検査部１０１に収容される
複数の電位センサ１Ｎを個々に動作させる為のバイアス
電圧である。
【００４９】又、制御部１０７は、薄型表示装置用電極
構造体１０３において、検査対象となる画素電極に対
し、被検査開始命令を示す第２の信号１１１を出力す
る。この第２の信号１１１は、試験用のパルス電圧であ
る。
構造体１０３において、検査対象となる画素電極に対
し、被検査開始命令を示す第２の信号１１１を出力す
る。この第２の信号１１１は、試験用のパルス電圧であ
る。
【００５０】次に、図１を参照しつつ、図４以降を参照
して、制御部１０７が、第３の信号１１３と、第２の信
号１１１とを出力してから、検査部１０１からの第４の
信号１１５に応答して、第１の信号１０９を出力する
（次行又は次列に収容される画素電極の検査に移行す
る）までの動作の詳細を説明する。
して、制御部１０７が、第３の信号１１３と、第２の信
号１１１とを出力してから、検査部１０１からの第４の
信号１１５に応答して、第１の信号１０９を出力する
（次行又は次列に収容される画素電極の検査に移行す
る）までの動作の詳細を説明する。
【００５１】図４に、薄型表示装置用電極構造体１０３
として液晶パネル６と、電位センサ部２０７との検査過
程における上方からの位置関係を示す。本図では、検査
部１０１の一部である電位センサ部２０７のみを表示し
ている。
として液晶パネル６と、電位センサ部２０７との検査過
程における上方からの位置関係を示す。本図では、検査
部１０１の一部である電位センサ部２０７のみを表示し
ている。
【００５２】図４を参照して、液晶パネル６における画
素電極は、縦横に行列配置されており、総画素数はｎ×
ｍで、各画素電極は番地（ＮＭ）により示されている。
ここで、Ｎは１からｎの自然数であり、Ｍは１からｍの
自然数である。
素電極は、縦横に行列配置されており、総画素数はｎ×
ｍで、各画素電極は番地（ＮＭ）により示されている。
ここで、Ｎは１からｎの自然数であり、Ｍは１からｍの
自然数である。
【００５３】電位センサ部２０７は、液晶パネル６と間
隔ｄ（例えば２０μｍ以内）を一定に保持した状態で、
矢印のａ方向に検査を実行しながら相対移動する。本図
に示すように、画素電極（ＮＭ）はｎ行ｍ列に行列配置
しており、電位センサ部２０７の電位センサ（図示せ
ず）は、液晶パネル６の縦一列の各画素電極に位置対向
して収容されているものとしている。
隔ｄ（例えば２０μｍ以内）を一定に保持した状態で、
矢印のａ方向に検査を実行しながら相対移動する。本図
に示すように、画素電極（ＮＭ）はｎ行ｍ列に行列配置
しており、電位センサ部２０７の電位センサ（図示せ
ず）は、液晶パネル６の縦一列の各画素電極に位置対向
して収容されているものとしている。
【００５４】図４における矢印のａ方向と平行に切断し
た断面図を図５に示す。尚、図４及び図５においては、
図１に示す制御部１０７からの第２の信号１１１及び第
３の信号１１３、及び駆動部１０５との電気的及び機械
的な連結について省略している。
た断面図を図５に示す。尚、図４及び図５においては、
図１に示す制御部１０７からの第２の信号１１１及び第
３の信号１１３、及び駆動部１０５との電気的及び機械
的な連結について省略している。
【００５５】次に、図６を用いて、図１に示す制御部１
０７からの被検査命令に各画素電極が応答する動作を詳
細に示す。尚本図においても、図４及び図５同様、制御
部１０７からの第２の信号１１１及び第３の信号１１
３、及び駆動部１０５との電気的及び機械的な連結につ
いては省略している。
０７からの被検査命令に各画素電極が応答する動作を詳
細に示す。尚本図においても、図４及び図５同様、制御
部１０７からの第２の信号１１１及び第３の信号１１
３、及び駆動部１０５との電気的及び機械的な連結につ
いては省略している。
【００５６】図６を参照して、電位センサ部２０７は、
矢印のａ方向に関し、Ｍが１列目の位置に停止してい
る。画素電極（１１）〜（ｎ１）は、この電位センサ部
２０７の各電位センサ要素１１〜１ｎに各々検査位置が
対応している。
矢印のａ方向に関し、Ｍが１列目の位置に停止してい
る。画素電極（１１）〜（ｎ１）は、この電位センサ部
２０７の各電位センサ要素１１〜１ｎに各々検査位置が
対応している。
【００５７】画素電極に対する具体的な検査手順を以下
に示す。先ず、電位センサ２１に、予め検査開始命令で
ある第３の信号１１３を印加する。これにより電位セン
サ２１のセンサ機能が待機状態となる。次に、電位セン
サ２１に位置対向する画素電極（１１）に、被検査命令
である第２の信号１１１を印加する。
に示す。先ず、電位センサ２１に、予め検査開始命令で
ある第３の信号１１３を印加する。これにより電位セン
サ２１のセンサ機能が待機状態となる。次に、電位セン
サ２１に位置対向する画素電極（１１）に、被検査命令
である第２の信号１１１を印加する。
【００５８】この時、電位センサ２１が、画素電極（１
１）に生じる画素電圧を検出する事により、検査部１０
１からの検査報告である第４の信号１１５が、図７
（ａ）に示すような出力電圧波形Ｗ１として検出できれ
ば、画素電極（１１）が正常であると判断する。この閾
値との比較判断機能は検査部１０１及び制御部１０７内
に設ける事等で対応できる。
１）に生じる画素電圧を検出する事により、検査部１０
１からの検査報告である第４の信号１１５が、図７
（ａ）に示すような出力電圧波形Ｗ１として検出できれ
ば、画素電極（１１）が正常であると判断する。この閾
値との比較判断機能は検査部１０１及び制御部１０７内
に設ける事等で対応できる。
【００５９】仮に、図７（ａ）に示す出力波形Ｗ１が検
出できない場合、即ち図７（ｂ）に示すように、出力電
圧が零である信号値を含めて、判定レベルを下回るよう
な出力波形Ｗ０を検出すれば、その画素電極（１１）
は、断線状態にあると判断する。これが検査対象である
画素電極（１１）自身の断線検査である。
出できない場合、即ち図７（ｂ）に示すように、出力電
圧が零である信号値を含めて、判定レベルを下回るよう
な出力波形Ｗ０を検出すれば、その画素電極（１１）
は、断線状態にあると判断する。これが検査対象である
画素電極（１１）自身の断線検査である。
【００６０】次に、画素電極（１１）に隣接する画素電
極との短絡検査を実行する。電位センサ２１に第３の信
号１１３を印加した状態で、画素電極（２１）に第２の
信号１１１を印加する。
極との短絡検査を実行する。電位センサ２１に第３の信
号１１３を印加した状態で、画素電極（２１）に第２の
信号１１１を印加する。
【００６１】この時、電位センサ２１は、検査対象であ
る画素電極（１１）から画素電圧を検出し、検査部１０
１からの検査報告である第４の信号１１５が、図７
（ａ）に示すような出力電圧波形Ｗ１として検出できれ
ば、画素電極（１１）と画素電極（２１）は短絡状態に
あると判断する。
る画素電極（１１）から画素電圧を検出し、検査部１０
１からの検査報告である第４の信号１１５が、図７
（ａ）に示すような出力電圧波形Ｗ１として検出できれ
ば、画素電極（１１）と画素電極（２１）は短絡状態に
あると判断する。
【００６２】仮に、図７（ｂ）に示すように、判定レベ
ルを下回る信号値を含めて、出力電圧が零であるような
出力波形Ｗ０を検出すれば、画素電極（１１）と画素電
極（２１）は短絡無しと判断する。
ルを下回る信号値を含めて、出力電圧が零であるような
出力波形Ｗ０を検出すれば、画素電極（１１）と画素電
極（２１）は短絡無しと判断する。
【００６３】上述の検査手順と同様に、図６において、
画素電極（１１）に隣接する画素電極（１２）と画素電
極（２２）についても第２の信号１１１を印加する事に
より、画素電極（１１）と画素電極（１２）間、及び画
素電極（１１）と画素電極（２２）間の短絡状態を検査
できる。
画素電極（１１）に隣接する画素電極（１２）と画素電
極（２２）についても第２の信号１１１を印加する事に
より、画素電極（１１）と画素電極（１２）間、及び画
素電極（１１）と画素電極（２２）間の短絡状態を検査
できる。
【００６４】以上の検査方法により、画素電極（１１）
自身の断線の有無、及び画素電極（１１）に隣接する画
素電極間の短絡の有無の検査が可能となる。
自身の断線の有無、及び画素電極（１１）に隣接する画
素電極間の短絡の有無の検査が可能となる。
【００６５】又、この検査対象である画素電極（１１）
の検査の過程では、電位センサ２１は、画素電極（１
１）に生じる画素電圧（図示せず）に応答して、電位セ
ンサ信号２１（Ｎはこの場合１である）を出力する。
の検査の過程では、電位センサ２１は、画素電極（１
１）に生じる画素電圧（図示せず）に応答して、電位セ
ンサ信号２１（Ｎはこの場合１である）を出力する。
【００６６】又、検査部１０１内において、アンプ３１
（Ｎはこの場合１である）は、電位センサ信号２１を増
幅して、アンプ信号４１（Ｎはこの場合１である）を出
力し、更にスキャナ２１１を介して、検査報告を示す第
４の信号１１５として順次出力される。以上から、制御
部１０７は、検査対象である画素電極（１１）の検査の
過程で、第４の信号１１５を４回カウントしている事に
なる。
（Ｎはこの場合１である）は、電位センサ信号２１を増
幅して、アンプ信号４１（Ｎはこの場合１である）を出
力し、更にスキャナ２１１を介して、検査報告を示す第
４の信号１１５として順次出力される。以上から、制御
部１０７は、検査対象である画素電極（１１）の検査の
過程で、第４の信号１１５を４回カウントしている事に
なる。
【００６７】即ち、制御部１０７が、検査対象である各
画素電極単位の、第４の信号１１５の入力回数を予め表
情報等で設定しておき、各画素電極に対応した入力回数
と比較しながら、第４の信号１１５の入力回数を順次カ
ウントする事により、次の検査対象である画素電極（２
１）の検査に移行する事が可能となる。この入力回数
は、各画素電極が配置される位置に依存する。
画素電極単位の、第４の信号１１５の入力回数を予め表
情報等で設定しておき、各画素電極に対応した入力回数
と比較しながら、第４の信号１１５の入力回数を順次カ
ウントする事により、次の検査対象である画素電極（２
１）の検査に移行する事が可能となる。この入力回数
は、各画素電極が配置される位置に依存する。
【００６８】次に、検査対象である画素電極（２１）の
検査を実行する。先ず、制御部１０７は、画素電極（１
１）に関して、予め設定された入力回数（画素電極（１
１）では４回）に到達した事を確認して、検査対象であ
る画素電極（２１）の検査を実行する。
検査を実行する。先ず、制御部１０７は、画素電極（１
１）に関して、予め設定された入力回数（画素電極（１
１）では４回）に到達した事を確認して、検査対象であ
る画素電極（２１）の検査を実行する。
【００６９】これは、制御部１０７が、先ず画素電極
（２１）に位置対向する電位センサ２２に対して、第３
の信号１１３を印加し、そして、画素電極（２１）に対
して第２の信号１１１を印加する事である。
（２１）に位置対向する電位センサ２２に対して、第３
の信号１１３を印加し、そして、画素電極（２１）に対
して第２の信号１１１を印加する事である。
【００７０】画素電極（１１）の検査と場合と同様に、
検査対象である画素電極（２１）の検査についても、画
素電極（２１）自身の断線の有無、及び画素電極（２
１）に隣接する画素電極間の短絡の有無の検査を実行す
る事になる。
検査対象である画素電極（２１）の検査についても、画
素電極（２１）自身の断線の有無、及び画素電極（２
１）に隣接する画素電極間の短絡の有無の検査を実行す
る事になる。
【００７１】上記検査を、図６に示す矢印のｂ方向ｎ個
の画素電極について実行する。ここで制御部１０７は、
前述した画素電極単位の、第４の信号１１５の入力回数
に加え、１列分（ｎ個）の画素電極数（列単位）の、累
積入力回数をカウントする。
の画素電極について実行する。ここで制御部１０７は、
前述した画素電極単位の、第４の信号１１５の入力回数
に加え、１列分（ｎ個）の画素電極数（列単位）の、累
積入力回数をカウントする。
【００７２】そこで、列単位の累積入力回数を予め設定
しておき、１列分の最後に入力する第４の信号１１５に
応答して、電位センサ部２０７と液晶パネル６とが、１
列分だけ相対的に移動させる為の第１の信号１０９を出
力する。この列単位の累積入力回数は、先の各画素電極
単位の入力回数を格納すべき表情報に追加する事等で対
応できる。
しておき、１列分の最後に入力する第４の信号１１５に
応答して、電位センサ部２０７と液晶パネル６とが、１
列分だけ相対的に移動させる為の第１の信号１０９を出
力する。この列単位の累積入力回数は、先の各画素電極
単位の入力回数を格納すべき表情報に追加する事等で対
応できる。
【００７３】上述した検査の手順は次の様になる。先
ず、現在の検査対象である画素電極、又は該画素電極に
隣接する画素電極は、第２の信号１１１に順次応答し
て、検査対象である画素電極に順次画素電圧を生じさせ
る。
ず、現在の検査対象である画素電極、又は該画素電極に
隣接する画素電極は、第２の信号１１１に順次応答し
て、検査対象である画素電極に順次画素電圧を生じさせ
る。
【００７４】検査部１０１において、検査対象である画
素電極に位置対向する電位センサは、前記第３の信号１
１３に応答して、ＦＥＴ機能を利用して、静電結合によ
り画素電圧を順次検出する。そして、検査部１０１にお
いて、検査対象である画素電極の検査報告を示す第４の
信号１１５を順次出力する。
素電極に位置対向する電位センサは、前記第３の信号１
１３に応答して、ＦＥＴ機能を利用して、静電結合によ
り画素電圧を順次検出する。そして、検査部１０１にお
いて、検査対象である画素電極の検査報告を示す第４の
信号１１５を順次出力する。
【００７５】そこで、制御部１０７は、予め設定した画
素電極単位の入力回数に従い、第４の信号１１５に応答
して、次の検査対象である画素電極、又は画素電極に隣
接する画素電極に対して、第２の信号１１１を順次出力
する。又、次の検査対象である画素電極に位置対向する
電位センサに対しては、第３の信号１１３を出力する。
素電極単位の入力回数に従い、第４の信号１１５に応答
して、次の検査対象である画素電極、又は画素電極に隣
接する画素電極に対して、第２の信号１１１を順次出力
する。又、次の検査対象である画素電極に位置対向する
電位センサに対しては、第３の信号１１３を出力する。
【００７６】以上の手順を、列方向の画素電極に対して
行い、予め設定した列単位の累積入力回数に従い、第４
の信号１１５に応答して、第１の信号１０９を出力し
て、駆動部１０５を動作させる事で、次の列に収容され
る画素電極の検査に移行する。
行い、予め設定した列単位の累積入力回数に従い、第４
の信号１１５に応答して、第１の信号１０９を出力し
て、駆動部１０５を動作させる事で、次の列に収容され
る画素電極の検査に移行する。
【００７７】本検査手順により、検査部１０１或いはそ
の一部である電位センサ部２０７を、矢印のａ方向に走
査する事で、総画素電極数ｎ×ｍ個を収容する液晶パネ
ル６を検査する事が可能となる。
の一部である電位センサ部２０７を、矢印のａ方向に走
査する事で、総画素電極数ｎ×ｍ個を収容する液晶パネ
ル６を検査する事が可能となる。
【００７８】尚、本実施の形態では、検査対象である画
素電極の短絡検査において重複を含んでいるが、短絡検
査における重複を避けるような検査を実行する事も可能
である。
素電極の短絡検査において重複を含んでいるが、短絡検
査における重複を避けるような検査を実行する事も可能
である。
【００７９】これは例えば、検査対象である画素電極
（１１）の短絡検査の際に、画素電極（２１）にパルス
電圧（第２の信号１１１）を印加する事による短絡検査
の後、次に、検査対象である画素電極（２１）の短絡検
査の際には画素電極（１１）へのパルス電圧の印加は行
わないように制御する事である。
（１１）の短絡検査の際に、画素電極（２１）にパルス
電圧（第２の信号１１１）を印加する事による短絡検査
の後、次に、検査対象である画素電極（２１）の短絡検
査の際には画素電極（１１）へのパルス電圧の印加は行
わないように制御する事である。
【００８０】又、本実施の形態では、電位センサ部２０
７は、図４又は図６に示すように、液晶パネル６におけ
る縦一列分の画素電極（ｎ個）に対応する数だけ電位セ
ンサ１Ｎ（Ｎは１〜ｎの整数）を収容するものとしてい
るが、同様にして横一列分の画素電極（ｍ個）に対応す
る電位センサを収容して、図６に示すｂ方向に検査する
事も可能である。
７は、図４又は図６に示すように、液晶パネル６におけ
る縦一列分の画素電極（ｎ個）に対応する数だけ電位セ
ンサ１Ｎ（Ｎは１〜ｎの整数）を収容するものとしてい
るが、同様にして横一列分の画素電極（ｍ個）に対応す
る電位センサを収容して、図６に示すｂ方向に検査する
事も可能である。
【００８１】総画素電極数ｎ×ｍによっては、液晶パネ
ル６における行列配置された画素電極の領域を複数の領
域に区分し、その領域に該当する数だけ電位センサ部２
０７備え、検査担当領域のみを走査するように制御する
事も可能である。
ル６における行列配置された画素電極の領域を複数の領
域に区分し、その領域に該当する数だけ電位センサ部２
０７備え、検査担当領域のみを走査するように制御する
事も可能である。
【００８２】
【発明の効果】本発明である、薄型表示装置用電極構造
体の検査装置及びその検査方法により、薄型表示装置の
大型化、フルカラー化及び高精細化に対応した高速且つ
高精度な検査が可能となる。
体の検査装置及びその検査方法により、薄型表示装置の
大型化、フルカラー化及び高精細化に対応した高速且つ
高精度な検査が可能となる。
【図１】図１は、本発明による薄型表示装置用電極構造
体の検査装置を示すブロック図である。
体の検査装置を示すブロック図である。
【図２】図２（ａ）は、本発明による検査部を示す為の
斜軸投影図である。図２（ｂ）は、本発明による検査部
（簡易ユニット）を示す為の斜軸投影図である。
斜軸投影図である。図２（ｂ）は、本発明による検査部
（簡易ユニット）を示す為の斜軸投影図である。
【図３】図３は、液晶パネルと検査部の一部との検査方
法を示す断面図である。
法を示す断面図である。
【図４】図４は、液晶パネルと検査部の位置関係を示す
平面図である。
平面図である。
【図５】図５は、図４の正面断面図である。
【図６】図６は、本発明による液晶パネルの検査方法を
示す動作を解説する為の平面図である。
示す動作を解説する為の平面図である。
【図７】図７（ａ），（ｂ）は、検出波形例を示すグラ
フである。
フである。
【図８】図８は、従来例を示す斜軸投影図である。
１０１ ： 検査部
１０３ ： 薄型表示装置用電極構造体
１０５ ： 駆動部
１０７ ： 制御部
１０９ ： 第１の信号
１１１ ： 第２の信号
１１３ ： 第３の信号
１１５ ： 第４の信号
ｄ ： 間隔（第１の間隔）
２０１ ： 基板
２０３ ： 高位部
２０５ ： 低位部
２０７ ： 電位センサ部
２０９ ： アンプ部
２１１ ： スキャナ
１Ｎ（Ｎは１〜ｎの整数）： 電位センサ
２Ｎ（Ｎは１〜ｎの整数）： 電位センサ信号
３Ｎ（Ｎは１〜ｎの整数）： アンプ
４Ｎ（Ｎは１〜ｎの整数）： アンプ信号
５Ｎ（Ｎは１〜ｎの整数）： 単位トランジスタ層
６ ： 液晶パネル
７ ： ガラス基板
８ （又は（ＮＭ）、Ｎは１〜ｎの整数、Ｍは１〜ｍの
整数） ： 画素電極 Ｃ ： 静電容量 Ｄ ： ドレイン側電極 Ｓ ： ソース側電極 Ｇ ： ゲート側電極 Ｐ ： Ｐ型半導体 Ｎ（又はｎ）： Ｎ型半導体 ８０ ： ＴＦＴトランジスタ群の要素 ８１、８２ ： 触針 ８３ ： ゲート電圧配線 ８４ ： 画素電極 ８５ ： ソース電圧配線 ８６ ： 基板
整数） ： 画素電極 Ｃ ： 静電容量 Ｄ ： ドレイン側電極 Ｓ ： ソース側電極 Ｇ ： ゲート側電極 Ｐ ： Ｐ型半導体 Ｎ（又はｎ）： Ｎ型半導体 ８０ ： ＴＦＴトランジスタ群の要素 ８１、８２ ： 触針 ８３ ： ゲート電圧配線 ８４ ： 画素電極 ８５ ： ソース電圧配線 ８６ ： 基板
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上田 茂夫
広島県広島市安佐南区祗園三丁目２番１
号 三菱重工業株式会社広島工機工場内
(56)参考文献 特開 平10−62474（ＪＰ，Ａ)
特開 昭64−35597（ＪＰ，Ａ)
特開 平10−104563（ＪＰ，Ａ)
特開 平10−96951（ＪＰ，Ａ)
特開 平９−265063（ＪＰ，Ａ)
特開 平８−152377（ＪＰ，Ａ)
特開 平８−105925（ＪＰ，Ａ)
特開 平８−6047（ＪＰ，Ａ)
特開 平10−123565（ＪＰ，Ａ)
特開 平６−331711（ＪＰ，Ａ)
特開 平10−96754（ＪＰ，Ａ)
特開 平３−31894（ＪＰ，Ａ)
特開 平３−116012（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/00
G01R 31/02
G01R 31/302
G02F 1/1368
Claims (4)
- 【請求項１】 ｎ行ｍ列（ｎ、ｍは自然数）のマトリク
ス状に配置され、個々に活性化可能な画素電極を有する
薄型表示装置用画素電極構造体の検査装置であって、 前記画素電極のうちの１つをＦＥＴのゲートとして用い
るＦＥＴ機能を利用した電位センサが少なくとも１つ配
置される検査部と、前記検査部は、前記電位センサが前
記薄型表示装置用画素電極構造体の前記画素電極のうち
対応するものと所定の間隔を保持した状態で対向するよ
うに配置され、前記電位センサは、入力されるセンサ活
性化信号に応答して活性化され、電圧検出結果を出力
し、前記電位センサは、第１導電型の第１半導体領域内
に離れて設けられた第２導電型の２つの第２半導体領域
を有し、前記画素電極のうちの１つと前記電位センサと
により前記ＦＥＴ機能を実現し、 検査部駆動信号に応答して、前記所定の間隔を保ったま
ま、前記電位センサが特定画素電極としての前記画素電
極のいずれかに対応する位置まで、前記薄型表示装置用
画素電極構造体に関して前記検査部の位置を相対的に移
動する駆動部と、 前記検査部駆動信号を前記駆動部に出力し、前記検査部
が前記対応する位置まで駆動され停止したときに、前記
検査部駆動信号に基づいて前記薄型表示装置用画素電極
構造体の前記特定画素電極及び前記特定画素電極に隣接
する前記画素電極を順番に活性化し、前記センサ活性化
信号を前記検査部に出力し、前記検査部からの前記電圧
検出結果を入力して、前記特定画素電極の断線と前記隣
接する画素電極と前記特定画素電極間の短絡を検出する
制御部とを具備する薄型表示装置用画素電極構造体の検
査装置。 - 【請求項２】 請求項１に記載の薄型表示装置用画素電
極構造体の検査装置において、 前記検査部は１列に配置された複数の前記電位センサを
有し、 前記制御部は、前記検査部駆動信号を出力し、前記駆動
部による前記検査部の駆動の完了後、前記複数の電位セ
ンサの各々のために前記センサ活性化信号を前記検査部
に出力し、前記複数の電位センサの各々が活性化されて
いるとき、前記マトリクス状に配置された画素電極のう
ち、前記複数の電位センサに対応するものを順番に活性
化して、前記複数の電位センサの各々からの前記電圧検
出結果を入力して、前記複数の電位センサに対応する画
素電極の断線を検出する薄型表示装置用画素電極構造体
の検査装置。 - 【請求項３】 請求項２に記載の薄型表示装置用画素電
極構造体の検査装置において、 前記制御部は、前記複数の電位センサの各々が活性化さ
れているとき、前記特定画素電極に隣接する前記画素電
極を活性化し、前記活性化されている電位センサからの
前記電圧検出結果を入力して前記画素電極の短絡を検出
する薄型表示装置用画素電極構造体の検査装置。 - 【請求項４】 請求項２又は３に記載の薄型表示装置用
画素電極構造体の検査装置において、 前記検査部は、 前記複数の前記電位センサと、 前記複数の電位センサの各々に接続された複数の増幅器
と、 前記複数の増幅器の出力を順番に選択して前記電圧検出
結果として前記制御部に出力するスキャナとを具備する
薄型表示装置用画素電極構造体の検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22596898A JP3510490B2 (ja) | 1998-08-10 | 1998-08-10 | 薄型表示装置用電極構造体の検査装置及びその検査方法 |
| US09/789,543 US20020121917A1 (en) | 1998-08-10 | 2001-02-22 | Apparatus and method for testing electrode structure for thin display device using FET function |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22596898A JP3510490B2 (ja) | 1998-08-10 | 1998-08-10 | 薄型表示装置用電極構造体の検査装置及びその検査方法 |
| US09/789,543 US20020121917A1 (en) | 1998-08-10 | 2001-02-22 | Apparatus and method for testing electrode structure for thin display device using FET function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000055964A JP2000055964A (ja) | 2000-02-25 |
| JP3510490B2 true JP3510490B2 (ja) | 2004-03-29 |
Family
ID=26526919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22596898A Expired - Fee Related JP3510490B2 (ja) | 1998-08-10 | 1998-08-10 | 薄型表示装置用電極構造体の検査装置及びその検査方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020121917A1 (ja) |
| JP (1) | JP3510490B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7081908B2 (en) * | 2001-02-22 | 2006-07-25 | Mitsubishi Heavy Industries, Ltd. | Apparatus and method for testing electrode structure for thin display device using FET function |
| KR100528696B1 (ko) * | 2003-05-06 | 2005-11-16 | 엘지.필립스 엘시디 주식회사 | 평판표시장치의 검사방법 및 장치 |
| KR100942841B1 (ko) * | 2003-06-02 | 2010-02-18 | 엘지디스플레이 주식회사 | 액정표시소자의 검사 방법 및 장치와 리페어방법 및 장치 |
| US20050174139A1 (en) * | 2003-10-14 | 2005-08-11 | Mahendran Chidambaram | Apparatus for high speed probing of flat panel displays |
| JP4301498B2 (ja) * | 2003-11-13 | 2009-07-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｔｆｔを検査する検査装置 |
| JP2006194787A (ja) * | 2005-01-14 | 2006-07-27 | Oht Inc | センサ、検査装置および検査方法 |
| JP2007248202A (ja) | 2006-03-15 | 2007-09-27 | Micronics Japan Co Ltd | 表示用基板の検査に用いるセンサ基板及びこれを用いる表示用基板の検査方法 |
| JP2011085597A (ja) * | 2010-12-23 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 検査方法及び検査装置 |
| US9641070B2 (en) * | 2014-06-11 | 2017-05-02 | Allegro Microsystems, Llc | Circuits and techniques for detecting an open pin condition of an integrated circuit |
| US10971095B2 (en) * | 2016-10-31 | 2021-04-06 | Panasonic Corporation | Liquid crystal display device and failure inspection method |
| CN113724101B (zh) * | 2021-08-30 | 2023-12-22 | 北京市腾河科技有限公司 | 台区的箱表关系识别方法及系统、设备、存储介质 |
-
1998
- 1998-08-10 JP JP22596898A patent/JP3510490B2/ja not_active Expired - Fee Related
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- 2001-02-22 US US09/789,543 patent/US20020121917A1/en not_active Abandoned
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|---|---|
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| JP2000055964A (ja) | 2000-02-25 |
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