JPH07287250A - 多面取り薄膜トランジスタアレイ基板及びその検査方法 - Google Patents
多面取り薄膜トランジスタアレイ基板及びその検査方法Info
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- JPH07287250A JPH07287250A JP8008294A JP8008294A JPH07287250A JP H07287250 A JPH07287250 A JP H07287250A JP 8008294 A JP8008294 A JP 8008294A JP 8008294 A JP8008294 A JP 8008294A JP H07287250 A JPH07287250 A JP H07287250A
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Abstract
(57)【要約】
【目的】 １枚の基板上に複数の薄膜トランジスタアレ
イが配置された薄膜トランジスタアレイ基板完成後に、
簡易な導通検査により、層間短絡が検査可能でコンタク
ト点数が少なく、かつ短絡発生面が特定可能な短絡用配
線を有する多面取り薄膜トランジスタアレイ基板及びそ
の検査方法を提供する。 【構成】 １枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞
１）の薄膜トランジスタアレイを配置した多面取り薄膜
トランジスタアレイ基板において、各薄膜トランジスタ
アレイの短絡用配線を薄膜トランジスタを構成するアド
レス線と、データ線と、補助容量線毎に電気的に分離す
るとともに、そのアドレス線と、データ線と、補助容量
線を、それぞれ行単位・列単位・斜め対角単位に連結し
た短絡用配線４１，４２，４３を設ける。
イが配置された薄膜トランジスタアレイ基板完成後に、
簡易な導通検査により、層間短絡が検査可能でコンタク
ト点数が少なく、かつ短絡発生面が特定可能な短絡用配
線を有する多面取り薄膜トランジスタアレイ基板及びそ
の検査方法を提供する。 【構成】 １枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞
１）の薄膜トランジスタアレイを配置した多面取り薄膜
トランジスタアレイ基板において、各薄膜トランジスタ
アレイの短絡用配線を薄膜トランジスタを構成するアド
レス線と、データ線と、補助容量線毎に電気的に分離す
るとともに、そのアドレス線と、データ線と、補助容量
線を、それぞれ行単位・列単位・斜め対角単位に連結し
た短絡用配線４１，４２，４３を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に用いられる薄膜トランジスタ（ＴＦＴ）アレイ、
特に多面付けがなされたＴＦＴアレイ基板の完成後、検
査を容易にするための多面付け薄膜トランジスタアレイ
基板及びそれを用いた検査方法に関するものである。
Ｄ）に用いられる薄膜トランジスタ（ＴＦＴ）アレイ、
特に多面付けがなされたＴＦＴアレイ基板の完成後、検
査を容易にするための多面付け薄膜トランジスタアレイ
基板及びそれを用いた検査方法に関するものである。
【０００２】
【従来の技術】一般に、ＴＦＴアレイの検査法として
は、以下に示すようなものがある。図３は従来のＴＦＴ
アレイの検査法を示す図である。 （１）光学的検査法は、ＴＦＴアレイの繰り返しパター
ンを、可視により比較照合する方法であり、視覚によ
り、パターンの異常を検出する。これによれば、プロー
ビングの必要はないが、層間短絡を検出できない。
は、以下に示すようなものがある。図３は従来のＴＦＴ
アレイの検査法を示す図である。 （１）光学的検査法は、ＴＦＴアレイの繰り返しパター
ンを、可視により比較照合する方法であり、視覚によ
り、パターンの異常を検出する。これによれば、プロー
ビングの必要はないが、層間短絡を検出できない。
【０００３】（２）導通試験法は、５００〜２５００の
配線端子に、それぞれプロービングピンをあて、配線抵
抗を検出する方法であり、線欠陥のみの検出が可能であ
る。これによれば、プロービング点数が膨大で、検査工
数が多くなり、検査効率が低い。 （３）アドミタンス測定法は、パターン回路中に抵抗を
挿入して、その回路のアドミタンスの変化をみる方法で
あり、線欠陥と静的な画素欠陥とを検出可能である。こ
れによれば、プロービング点数が膨大で、検査工数が多
くなり、検査効率が低い。
配線端子に、それぞれプロービングピンをあて、配線抵
抗を検出する方法であり、線欠陥のみの検出が可能であ
る。これによれば、プロービング点数が膨大で、検査工
数が多くなり、検査効率が低い。 （３）アドミタンス測定法は、パターン回路中に抵抗を
挿入して、その回路のアドミタンスの変化をみる方法で
あり、線欠陥と静的な画素欠陥とを検出可能である。こ
れによれば、プロービング点数が膨大で、検査工数が多
くなり、検査効率が低い。
【０００４】（４）電圧像法は、画素及び配線の電圧像
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数は３〜５と
低減されるが、実際の欠陥の検出には、熟練を要し、そ
の作業には苦労を伴う。 （５）パルス応答法は、パターン回路中にパルスを印加
して、他方の端子でその応答をみる方法であり、配線電
圧及び画素電荷を検出することができる。これによれ
ば、プロービング点数が膨大で、検査工数が多くなり、
検査効率が低い。
をみる方法であり、線欠陥と静的な画素欠陥とを検出可
能である。これによれば、プロービング点数は３〜５と
低減されるが、実際の欠陥の検出には、熟練を要し、そ
の作業には苦労を伴う。 （５）パルス応答法は、パターン回路中にパルスを印加
して、他方の端子でその応答をみる方法であり、配線電
圧及び画素電荷を検出することができる。これによれ
ば、プロービング点数が膨大で、検査工数が多くなり、
検査効率が低い。
【０００５】ところで、従来、このようなＴＦＴアレイ
は、図４に示すように、構成されている。すなわち、１
はＴＦＴアレイ領域（表示領域）であり、この領域にア
ドレス線（走査線）１１とデータ線１２が互いに交差す
るように配置され、アドレス線１１とデータ線１２の交
点には、ＴＦＴ１４がそれぞれ形成されており、また、
補助容量線１３が設けられ、そのＴＦＴ１４のソースと
補助容量線１３の間に補助容量１５が設けられている。
は、図４に示すように、構成されている。すなわち、１
はＴＦＴアレイ領域（表示領域）であり、この領域にア
ドレス線（走査線）１１とデータ線１２が互いに交差す
るように配置され、アドレス線１１とデータ線１２の交
点には、ＴＦＴ１４がそれぞれ形成されており、また、
補助容量線１３が設けられ、そのＴＦＴ１４のソースと
補助容量線１３の間に補助容量１５が設けられている。
【０００６】そして、ＴＦＴ１４のソース電極とドレイ
ン電極との何れか一方に接続された電極（図示なし）と
がマトリックス状に複数配列され、液晶表示装置（ＬＣ
Ｄ）を構成するようになっている。
ン電極との何れか一方に接続された電極（図示なし）と
がマトリックス状に複数配列され、液晶表示装置（ＬＣ
Ｄ）を構成するようになっている。
【０００７】
【発明が解決しようとする課題】しかしながら、図４に
示すように、個々の電極が電気的に独立した状態では、
ＴＦＴアレイ完成後の静電気の影響により、ＴＦＴ特性
がシフトしてしまったり、データ線１２とアドレス線１
１間に層間短絡が発生することが知られており、図５に
示すように、ＴＦＴアレイパターンでは各配線を電気的
に短絡することが、従来から実施されている。この短絡
用配線１６はＬＣＤパネル化工程において切断により分
離される。
示すように、個々の電極が電気的に独立した状態では、
ＴＦＴアレイ完成後の静電気の影響により、ＴＦＴ特性
がシフトしてしまったり、データ線１２とアドレス線１
１間に層間短絡が発生することが知られており、図５に
示すように、ＴＦＴアレイパターンでは各配線を電気的
に短絡することが、従来から実施されている。この短絡
用配線１６はＬＣＤパネル化工程において切断により分
離される。
【０００８】このような短絡用配線を有する状態では、
前記したＴＦＴアレイの検査方法で可能なのはパターン
検査のみである。したがって、短絡用配線１６が存在し
ても欠陥検出を可能とするために、アドミタンス測定法
では、図６に示すように、短絡用配線１６とそれに繋が
る各接続端子２１，２２，２３間に抵抗１７を形成する
必要がある。この抵抗値が欠陥の検出精度に関わるた
め、ＴＦＴ工程で用いるフォトマスク設計時の大きな負
担となっている。
前記したＴＦＴアレイの検査方法で可能なのはパターン
検査のみである。したがって、短絡用配線１６が存在し
ても欠陥検出を可能とするために、アドミタンス測定法
では、図６に示すように、短絡用配線１６とそれに繋が
る各接続端子２１，２２，２３間に抵抗１７を形成する
必要がある。この抵抗値が欠陥の検出精度に関わるた
め、ＴＦＴ工程で用いるフォトマスク設計時の大きな負
担となっている。
【０００９】また、測定に際しては微少な電圧・電流を
計測することが必要で、更に欠陥を判定するためには測
定データを高速に演算処理する必要がある。更に、近年
は製造技術の進歩により、１枚のガラス基板に複数のＴ
ＦＴアレイを形成し、量産効果を高めるようにしてい
る。図７はかかる従来の多面取り薄膜トランジスタアレ
イ基板の平面図である。
計測することが必要で、更に欠陥を判定するためには測
定データを高速に演算処理する必要がある。更に、近年
は製造技術の進歩により、１枚のガラス基板に複数のＴ
ＦＴアレイを形成し、量産効果を高めるようにしてい
る。図７はかかる従来の多面取り薄膜トランジスタアレ
イ基板の平面図である。
【００１０】この図に示すように、ガラス基板８０上に
は複数のＴＦＴアレイ領域１が形成されており、データ
線１１、アドレス線１２、補助容量線１３はそれぞれ短
絡用配線３に接続されている。図７では省略している
が、更に、各配線ごとに、図５に示すように、静電気保
護素子４を有する第１の短絡用配線３０が設けられてい
る。
は複数のＴＦＴアレイ領域１が形成されており、データ
線１１、アドレス線１２、補助容量線１３はそれぞれ短
絡用配線３に接続されている。図７では省略している
が、更に、各配線ごとに、図５に示すように、静電気保
護素子４を有する第１の短絡用配線３０が設けられてい
る。
【００１１】一方、光学的検査法は、全くの非接触測定
であるが、あくまでパターン異常を伴う欠陥しか検出で
きない。すなわち、パターン異常を伴わない場合が多い
層間短絡は検出できない。このように、静電気対策のた
め各電極間が短絡用配線により電気的に短絡されている
場合は、ＴＦＴアレイ完成後に簡易な導通検査により、
層間短絡の有無を判断することができないという問題点
があった。
であるが、あくまでパターン異常を伴う欠陥しか検出で
きない。すなわち、パターン異常を伴わない場合が多い
層間短絡は検出できない。このように、静電気対策のた
め各電極間が短絡用配線により電気的に短絡されている
場合は、ＴＦＴアレイ完成後に簡易な導通検査により、
層間短絡の有無を判断することができないという問題点
があった。
【００１２】ここで、層間短絡の有無だけの検査が必要
である理由としては、ＴＦＴアレイにおいて発生する殆
どの欠陥は、必ずパターン異常を伴うために、パターン
検査により検出可能であり、プロービングが必要な電気
的検査は、ＴＦＴアレイ基板表面を汚染したり傷つける
危険性と、数百から数千本の端子をプロービングする必
要があることから、プロービングピンと各端子のコンタ
クト不良の不安が常につきまとう。
である理由としては、ＴＦＴアレイにおいて発生する殆
どの欠陥は、必ずパターン異常を伴うために、パターン
検査により検出可能であり、プロービングが必要な電気
的検査は、ＴＦＴアレイ基板表面を汚染したり傷つける
危険性と、数百から数千本の端子をプロービングする必
要があることから、プロービングピンと各端子のコンタ
クト不良の不安が常につきまとう。
【００１３】しかしながら、層間短絡はパターン異常を
伴わない場合が多い上、欠陥としては非常に重大なもの
である。本発明は、上記問題点を解決するために、以上
述べた１枚の基板上に複数のＴＦＴアレイが配置された
ＴＦＴアレイ基板完成後に、簡易な導通検査により、層
間短絡が検査可能でコンタクト点数が少なく、かつ短絡
発生面が特定可能な短絡用配線を有する多面取りＴＦＴ
アレイ基板及びその検査方法を提供することを目的とす
る。
伴わない場合が多い上、欠陥としては非常に重大なもの
である。本発明は、上記問題点を解決するために、以上
述べた１枚の基板上に複数のＴＦＴアレイが配置された
ＴＦＴアレイ基板完成後に、簡易な導通検査により、層
間短絡が検査可能でコンタクト点数が少なく、かつ短絡
発生面が特定可能な短絡用配線を有する多面取りＴＦＴ
アレイ基板及びその検査方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ｉ〕１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞１）
の薄膜トランジスタアレイを配置した多面取り薄膜トラ
ンジスタアレイ基板において、 （Ａ）各薄膜トランジスタアレイの短絡用配線を薄膜ト
ランジスタを構成するアドレス線と、データ線と、補助
容量線毎に電気的に分離するとともに、該アドレス線
と、データ線と、補助容量線をそれぞれ行単位・列単位
・斜め対角単位に連結した短絡用配線を設けるようにし
たものである。
成するために、 〔Ｉ〕１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞１）
の薄膜トランジスタアレイを配置した多面取り薄膜トラ
ンジスタアレイ基板において、 （Ａ）各薄膜トランジスタアレイの短絡用配線を薄膜ト
ランジスタを構成するアドレス線と、データ線と、補助
容量線毎に電気的に分離するとともに、該アドレス線
と、データ線と、補助容量線をそれぞれ行単位・列単位
・斜め対角単位に連結した短絡用配線を設けるようにし
たものである。
【００１５】（Ｂ）各薄膜トランジスタアレイの短絡用
配線を薄膜トランジスタを構成するアドレス線と、デー
タ線と、補助容量線毎に電気的に分離するとともに、該
アドレス線と、データ線と、補助容量線をそれぞれ行単
位・列単位・斜め対角単位に連結した短絡用配線と、多
面取り薄膜トランジスタアレイ基板の外周に配置される
短絡リングと、この短絡リングと、前記行単位に連結さ
れる短絡用配線、列単位に連結される短絡用配線、斜め
対角単位に連結した短絡用配線との間に静電気保護素子
を接続するようにしたものである。 〔II〕１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞１）
の薄膜トランジスタアレイを配置した多面取り薄膜トラ
ンジスタアレイ基板の検査方法において、各薄膜トラン
ジスタアレイの短絡用配線を薄膜トランジスタを構成す
るアドレス線と、データ線と、補助容量線毎に電気的に
分離するとともに、該アドレス線と、データ線と、補助
容量線をそれぞれ行単位・列単位・斜め対角単位に連結
した短絡用配線を設け、検査をすべき薄膜トランジスタ
の行単位の短絡用配線と、列単位の短絡用配線間に直流
電圧を印加して、アドレス線とデータ線との層間短絡を
検査し、列単位の短絡用配線と斜め対角単位の短絡用配
線間に直流電圧を印加して、データ線と補助容量線との
層間短絡を検査し、アドレス線と補助容量線との層間短
絡を検査し、層間短絡を生じている薄膜トランジスタの
特定を可能にするようにしたものである。
配線を薄膜トランジスタを構成するアドレス線と、デー
タ線と、補助容量線毎に電気的に分離するとともに、該
アドレス線と、データ線と、補助容量線をそれぞれ行単
位・列単位・斜め対角単位に連結した短絡用配線と、多
面取り薄膜トランジスタアレイ基板の外周に配置される
短絡リングと、この短絡リングと、前記行単位に連結さ
れる短絡用配線、列単位に連結される短絡用配線、斜め
対角単位に連結した短絡用配線との間に静電気保護素子
を接続するようにしたものである。 〔II〕１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞１）
の薄膜トランジスタアレイを配置した多面取り薄膜トラ
ンジスタアレイ基板の検査方法において、各薄膜トラン
ジスタアレイの短絡用配線を薄膜トランジスタを構成す
るアドレス線と、データ線と、補助容量線毎に電気的に
分離するとともに、該アドレス線と、データ線と、補助
容量線をそれぞれ行単位・列単位・斜め対角単位に連結
した短絡用配線を設け、検査をすべき薄膜トランジスタ
の行単位の短絡用配線と、列単位の短絡用配線間に直流
電圧を印加して、アドレス線とデータ線との層間短絡を
検査し、列単位の短絡用配線と斜め対角単位の短絡用配
線間に直流電圧を印加して、データ線と補助容量線との
層間短絡を検査し、アドレス線と補助容量線との層間短
絡を検査し、層間短絡を生じている薄膜トランジスタの
特定を可能にするようにしたものである。
【００１６】
【作用】本発明によれば、１枚の基板上にｍ行ｎ列（但
しｍ＞１，ｎ＞１）の薄膜トランジスタアレイを配置し
た多面取り薄膜トランジスタアレイ基板において、各薄
膜トランジスタアレイの短絡用配線を薄膜トランジスタ
を構成するアドレス線と、データ線と、補助容量線毎に
電気的に分離するとともに、そのアドレス線と、データ
線と、補助容量線をそれぞれ行単位・列単位・斜め対角
単位に連結した短絡用配線を設け、その短絡用配線には
プロービングのための端子を基板端部に形成する。
しｍ＞１，ｎ＞１）の薄膜トランジスタアレイを配置し
た多面取り薄膜トランジスタアレイ基板において、各薄
膜トランジスタアレイの短絡用配線を薄膜トランジスタ
を構成するアドレス線と、データ線と、補助容量線毎に
電気的に分離するとともに、そのアドレス線と、データ
線と、補助容量線をそれぞれ行単位・列単位・斜め対角
単位に連結した短絡用配線を設け、その短絡用配線には
プロービングのための端子を基板端部に形成する。
【００１７】したがって、簡易な計測器（例えば、テス
ター等）により、薄膜トランジスタの層間短絡の検査及
びその結果、層間短絡を生じている不良ＴＦＴアレイが
ある場合には、その不良ＴＦＴアレイの特定を可能にす
ることができる。
ター等）により、薄膜トランジスタの層間短絡の検査及
びその結果、層間短絡を生じている不良ＴＦＴアレイが
ある場合には、その不良ＴＦＴアレイの特定を可能にす
ることができる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
す多面取り薄膜トランジスタアレイ基板の構成図、図２
はその個々の薄膜トランジスタアレイの構成図である。
図に示すように、６は配線種別毎に分離形成された短絡
用配線を有する個々のＴＦＴアレイ、１１はＴＦＴアレ
イの両側から導出されるアドレス線（ここでは、左右に
導出される）、１２はＴＦＴアレイの両側から導出され
るデータ線（ここでは、上下に導出される）、１３はＴ
ＦＴアレイの両側から導出される補助容量線（ここでは
左右に配置）、２１はアドレス線端子（ここでは、左側
のみに配置）、２２はデータ線端子（ここでは、上側の
みに配置）、２３は補助容量線端子（ここでは左上と右
下に配置）、３１はアドレス線短絡用配線、３２はデー
タ線短絡用配線、３３は補助容量線短絡用配線である。
ながら詳細に説明する。図１は本発明の第１実施例を示
す多面取り薄膜トランジスタアレイ基板の構成図、図２
はその個々の薄膜トランジスタアレイの構成図である。
図に示すように、６は配線種別毎に分離形成された短絡
用配線を有する個々のＴＦＴアレイ、１１はＴＦＴアレ
イの両側から導出されるアドレス線（ここでは、左右に
導出される）、１２はＴＦＴアレイの両側から導出され
るデータ線（ここでは、上下に導出される）、１３はＴ
ＦＴアレイの両側から導出される補助容量線（ここでは
左右に配置）、２１はアドレス線端子（ここでは、左側
のみに配置）、２２はデータ線端子（ここでは、上側の
みに配置）、２３は補助容量線端子（ここでは左上と右
下に配置）、３１はアドレス線短絡用配線、３２はデー
タ線短絡用配線、３３は補助容量線短絡用配線である。
【００１９】図１においては、３行３列のＴＦＴアレイ
を面付けした場合を示している。ここで、図２に示すよ
うに、個々のＴＦＴアレイ（表示領域）１ではアドレス
線１１、データ線１２、補助容量線１３は、それぞれの
アドレス線端子２１、データ線端子２２、補助容量線端
子２３から表示領域１へ導入され、表示領域１を通っ
て、それぞれの表示領域１の対向する辺に取り出されて
いる。
を面付けした場合を示している。ここで、図２に示すよ
うに、個々のＴＦＴアレイ（表示領域）１ではアドレス
線１１、データ線１２、補助容量線１３は、それぞれの
アドレス線端子２１、データ線端子２２、補助容量線端
子２３から表示領域１へ導入され、表示領域１を通っ
て、それぞれの表示領域１の対向する辺に取り出されて
いる。
【００２０】さらに、それぞれ表示領域１の両側で、ア
ドレス線１１はアドレス線短絡用配線３１に、データ線
１２はデータ線短絡用配線３２に、補助容量線１３は補
助容量線短絡用配線３３に接続されている。したがっ
て、この段階でアドレス線短絡用配線３１、データ線短
絡用配線３２、補助容量線短絡用配線３３は電気的に独
立である。このＴＦＴアレイ１においても、図５に示す
ような保護素子４が形成されているが、図２では省略さ
れている。
ドレス線１１はアドレス線短絡用配線３１に、データ線
１２はデータ線短絡用配線３２に、補助容量線１３は補
助容量線短絡用配線３３に接続されている。したがっ
て、この段階でアドレス線短絡用配線３１、データ線短
絡用配線３２、補助容量線短絡用配線３３は電気的に独
立である。このＴＦＴアレイ１においても、図５に示す
ような保護素子４が形成されているが、図２では省略さ
れている。
【００２１】そこで、このような、図２に示されるＴＦ
Ｔアレイ１を、図１に示すように、アドレス線１１は行
単位に連結した短絡用配線４１、データ線１２は列単位
に連結した短絡用配線４２、補助容量線１３は斜め対角
単位に連結した短絡用配線４３をそれぞれ形成し、基板
周辺部に、アドレス線検査用端子５１ａ，５１ｂ，５１
ｃ、データ線検査用端子５２ａ，５２ｂ，５２ｃ、補助
容量線検査用端子５３ａ，５３ｂ，５３ｃ，５３ｄ，５
３ｅをそれぞれ配置する。
Ｔアレイ１を、図１に示すように、アドレス線１１は行
単位に連結した短絡用配線４１、データ線１２は列単位
に連結した短絡用配線４２、補助容量線１３は斜め対角
単位に連結した短絡用配線４３をそれぞれ形成し、基板
周辺部に、アドレス線検査用端子５１ａ，５１ｂ，５１
ｃ、データ線検査用端子５２ａ，５２ｂ，５２ｃ、補助
容量線検査用端子５３ａ，５３ｂ，５３ｃ，５３ｄ，５
３ｅをそれぞれ配置する。
【００２２】そこで、例えば、１行１列に配置されたＴ
ＦＴアレイ１を検査するには、アドレス線検査用端子５
１ａ−データ線検査用端子５２ａ間、データ線検査用端
子５２ａ−補助容量線検査用端子５３ｃ間、アドレス線
検査用端子５１ａ−補助容量線検査用端子５３ｃ間の抵
抗値を測定すれば、その抵抗値から容易に層間ショート
の発生を、他の面で発生した層間ショートの影響を受け
ること無しに検知することができる。
ＦＴアレイ１を検査するには、アドレス線検査用端子５
１ａ−データ線検査用端子５２ａ間、データ線検査用端
子５２ａ−補助容量線検査用端子５３ｃ間、アドレス線
検査用端子５１ａ−補助容量線検査用端子５３ｃ間の抵
抗値を測定すれば、その抵抗値から容易に層間ショート
の発生を、他の面で発生した層間ショートの影響を受け
ること無しに検知することができる。
【００２３】同様にして、１枚の基板上に配置された全
てのＴＦＴを検査することが可能であり、全て基板周辺
部でのプロービングであるため、配置されたＴＦＴアレ
イを損傷する恐れもない。図８は本発明の第２実施例を
示す静電気保護素子を有する多面取り薄膜トランジスタ
アレイ基板の構成図である。
てのＴＦＴを検査することが可能であり、全て基板周辺
部でのプロービングであるため、配置されたＴＦＴアレ
イを損傷する恐れもない。図８は本発明の第２実施例を
示す静電気保護素子を有する多面取り薄膜トランジスタ
アレイ基板の構成図である。
【００２４】この実施例においては、上記第１実施例に
加えて、更に、静電気に対する耐性を上げるために、短
絡用配線各端子間（アドレス線検査用端子５１−データ
線検査用端子５２間、データ線検査用端子５２−補助容
量線検査用端子５３間、アドレス線検査用端子５１−補
助容量線検査用端子５３間）に静電気保護素子６０を形
成するようにしている。
加えて、更に、静電気に対する耐性を上げるために、短
絡用配線各端子間（アドレス線検査用端子５１−データ
線検査用端子５２間、データ線検査用端子５２−補助容
量線検査用端子５３間、アドレス線検査用端子５１−補
助容量線検査用端子５３間）に静電気保護素子６０を形
成するようにしている。
【００２５】図８に示すように、ＴＦＴアレイが多面取
りされるように配置された最外周に短絡用リング５５を
設け、この短絡用リング５５は、データ線短絡用配線３
２と補助容量線短絡用配線３３を形成するために用いた
金属層を組み合わせて形成する。この短絡用リング５５
と各短絡用配線両端間に静電気に対する静電気保護素子
６０を形成した。
りされるように配置された最外周に短絡用リング５５を
設け、この短絡用リング５５は、データ線短絡用配線３
２と補助容量線短絡用配線３３を形成するために用いた
金属層を組み合わせて形成する。この短絡用リング５５
と各短絡用配線両端間に静電気に対する静電気保護素子
６０を形成した。
【００２６】次に、静電気保護素子として空間電荷制限
電流（ＳＣＬＣ）素子を用いる場合について説明する。
空間電荷制限電流素子は、空間電荷制限電流（Ｓｐａｃ
ｅ Ｃｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕｒｒｅｎｔ）
で電圧電流特性が規定され、非線形な電圧電流特性を持
つ２端子素子（ＳＣＬＣ素子）である。
電流（ＳＣＬＣ）素子を用いる場合について説明する。
空間電荷制限電流素子は、空間電荷制限電流（Ｓｐａｃ
ｅ Ｃｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕｒｒｅｎｔ）
で電圧電流特性が規定され、非線形な電圧電流特性を持
つ２端子素子（ＳＣＬＣ素子）である。
【００２７】図９はかかる空間電荷制限電流素子を用い
た場合の構成図であり、図９（ａ）はその平面図、図９
（ｂ）は図９（ａ）のＡ−Ａ線断面図である。図に示す
ように、ガラス基板８０上に短絡用配線８１をパターニ
ングし、その上にＴＦＴのゲート絶縁膜８２を形成し、
このゲート絶縁膜８２上にアモルファスシリコンからな
る半導体膜８３、オーミック層８４からなる電極を形成
し、その上に短絡用配線８５を形成し、保護膜８６で覆
う。
た場合の構成図であり、図９（ａ）はその平面図、図９
（ｂ）は図９（ａ）のＡ−Ａ線断面図である。図に示す
ように、ガラス基板８０上に短絡用配線８１をパターニ
ングし、その上にＴＦＴのゲート絶縁膜８２を形成し、
このゲート絶縁膜８２上にアモルファスシリコンからな
る半導体膜８３、オーミック層８４からなる電極を形成
し、その上に短絡用配線８５を形成し、保護膜８６で覆
う。
【００２８】このような構造を有するＳＣＬＣ素子は、
図１０に示すような電圧−電流特性を有しており、層間
ショートを検査する場合の電圧（１０Ｖ以下）では、ほ
とんど電流が流れず、静電気による高電圧が印加された
場合は電流が流れてアドレス線、データ線、補助容量線
間の電位差が解消される。なお、図１０において、縦軸
は電流〔Ａ〕、横軸は電圧〔Ｖ〕である。
図１０に示すような電圧−電流特性を有しており、層間
ショートを検査する場合の電圧（１０Ｖ以下）では、ほ
とんど電流が流れず、静電気による高電圧が印加された
場合は電流が流れてアドレス線、データ線、補助容量線
間の電位差が解消される。なお、図１０において、縦軸
は電流〔Ａ〕、横軸は電圧〔Ｖ〕である。
【００２９】次に、静電気保護素子としてＴＦＴを用い
る場合について説明する。図１１は、静電気保護素子と
してＴＦＴを用いる場合の構成図であり、図１１（ａ）
はそのＴＦＴの平面図、図１１（ｂ）は図１１（ａ）の
Ｂ−Ｂ線断面図である。これらの図において、８０はガ
ラス基板であり、このガラス基板８０上に短絡用配線８
１をパターニングし、その短絡用配線８１間にゲート絶
縁膜８２を形成し、その上に短絡用配線８５をパターニ
ングし、その短絡用配線８５の中央にはアモルファスシ
リコンからなる半導体膜８３、オーミック層８４からな
る電極を形成し、その上に保護膜８６を堆積する。この
ようにして、ＴＦＴ７５を形成する。
る場合について説明する。図１１は、静電気保護素子と
してＴＦＴを用いる場合の構成図であり、図１１（ａ）
はそのＴＦＴの平面図、図１１（ｂ）は図１１（ａ）の
Ｂ−Ｂ線断面図である。これらの図において、８０はガ
ラス基板であり、このガラス基板８０上に短絡用配線８
１をパターニングし、その短絡用配線８１間にゲート絶
縁膜８２を形成し、その上に短絡用配線８５をパターニ
ングし、その短絡用配線８５の中央にはアモルファスシ
リコンからなる半導体膜８３、オーミック層８４からな
る電極を形成し、その上に保護膜８６を堆積する。この
ようにして、ＴＦＴ７５を形成する。
【００３０】このように、短絡用配線８１と短絡用配線
８５が対向する分離部分に、表示領域のＴＦＴと同様に
形成されるＴＦＴ７５を静電保護素子として形成した。
ここでは、ＴＦＴを２個並列に接続し、それぞれのゲー
ト８０ａ，８０ｂを、１個のＴＦＴのゲート８０ａは短
絡用配線８１へ、もう１個のＴＦＴのゲート８０ｂは短
絡用配線８５に接続し、短絡用配線８１と短絡用配線８
５のどちらかが静電気により帯電しても、どちらかの静
電気保護素子であるＴＦＴがＯＮ状態になって、短絡用
配線８１と短絡用配線８５が同電位に保たれているよう
にした。また、層間短絡を検査する際の直流低電圧に対
してはほぼ絶縁状態が達成される。
８５が対向する分離部分に、表示領域のＴＦＴと同様に
形成されるＴＦＴ７５を静電保護素子として形成した。
ここでは、ＴＦＴを２個並列に接続し、それぞれのゲー
ト８０ａ，８０ｂを、１個のＴＦＴのゲート８０ａは短
絡用配線８１へ、もう１個のＴＦＴのゲート８０ｂは短
絡用配線８５に接続し、短絡用配線８１と短絡用配線８
５のどちらかが静電気により帯電しても、どちらかの静
電気保護素子であるＴＦＴがＯＮ状態になって、短絡用
配線８１と短絡用配線８５が同電位に保たれているよう
にした。また、層間短絡を検査する際の直流低電圧に対
してはほぼ絶縁状態が達成される。
【００３１】次に、静電保護素子として抵抗体を用いる
場合について説明する。図１２は、静電保護素子として
抵抗体を用いる場合の構成図であり、図１２（ａ）はそ
の平面図、図１２（ｂ）は図１２（ａ）のＣ−Ｃ線断面
図である。図に示すように、ガラス基板８０上に短絡用
配線８１をパターニングし、その上にＴＦＴのゲート絶
縁膜８２を形成し、このゲート絶縁膜８２上に個々のＴ
ＦＴアレイ（表示領域）１において画素電極として用い
られる透明電極を蛇行させ細線状に加工して必要な抵抗
値を有する抵抗体８７を得る。その上に短絡用配線８５
を形成し、保護膜８６で覆う。
場合について説明する。図１２は、静電保護素子として
抵抗体を用いる場合の構成図であり、図１２（ａ）はそ
の平面図、図１２（ｂ）は図１２（ａ）のＣ−Ｃ線断面
図である。図に示すように、ガラス基板８０上に短絡用
配線８１をパターニングし、その上にＴＦＴのゲート絶
縁膜８２を形成し、このゲート絶縁膜８２上に個々のＴ
ＦＴアレイ（表示領域）１において画素電極として用い
られる透明電極を蛇行させ細線状に加工して必要な抵抗
値を有する抵抗体８７を得る。その上に短絡用配線８５
を形成し、保護膜８６で覆う。
【００３２】このように、静電保護素子として抵抗体を
用いる場合は、電圧電流特性が、ＴＦＴや空間電荷制限
電流素子と相違して線形であるために、ＴＦＴに使用す
る薄膜（アモルファスシリコンや金属薄膜）を細線状に
パターニングして、駆動（測定）上の障害とならない抵
抗値を得る必要がある。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
用いる場合は、電圧電流特性が、ＴＦＴや空間電荷制限
電流素子と相違して線形であるために、ＴＦＴに使用す
る薄膜（アモルファスシリコンや金属薄膜）を細線状に
パターニングして、駆動（測定）上の障害とならない抵
抗値を得る必要がある。なお、本発明は上記実施例に限
定されるものではなく、本発明の趣旨に基づいて種々の
変形が可能であり、これらを本発明の範囲から排除する
ものではない。
【００３３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞
１）の薄膜トランジスタアレイを配置した多面取り薄膜
トランジスタアレイ基板において、アドレス線、データ
線、補助容量線を、それぞれ行単位、列単位、斜め対角
単位に連結した短絡用配線を形成するようにしたので、
基板上に配置された個々のＴＦＴアレイの層間短絡検査
を、配置された他のＴＦＴアレイの影響を受けることな
く確実に検査することができる。
よれば、１枚の基板上にｍ行ｎ列（但しｍ＞１，ｎ＞
１）の薄膜トランジスタアレイを配置した多面取り薄膜
トランジスタアレイ基板において、アドレス線、データ
線、補助容量線を、それぞれ行単位、列単位、斜め対角
単位に連結した短絡用配線を形成するようにしたので、
基板上に配置された個々のＴＦＴアレイの層間短絡検査
を、配置された他のＴＦＴアレイの影響を受けることな
く確実に検査することができる。
【図１】本発明の第１実施例を示す多面取り薄膜トラン
ジスタアレイ基板の構成図である。
ジスタアレイ基板の構成図である。
【図２】本発明の第１実施例を示す多面取り薄膜トラン
ジスタアレイ基板の個々の薄膜トランジスタアレイの構
成図である。
ジスタアレイ基板の個々の薄膜トランジスタアレイの構
成図である。
【図３】従来のＴＦＴアレイの検査法を示す図である。
【図４】従来のＴＦＴアレイの構成図である。
【図５】従来の短絡用配線と静電気保護素子を有するＴ
ＦＴアレイの構成図である。
ＦＴアレイの構成図である。
【図６】従来の短絡用配線と抵抗とを有するＴＦＴアレ
イの構成図である。
イの構成図である。
【図７】従来の多面取り薄膜トランジスタアレイ基板の
構成図である。
構成図である。
【図８】本発明の第２実施例を示す静電気保護素子を有
する多面取り薄膜トランジスタアレイ基板の構成図であ
る。
する多面取り薄膜トランジスタアレイ基板の構成図であ
る。
【図９】本発明の第２実施例を示す多面取り薄膜トラン
ジスタアレイ基板の静電気保護素子として空間電荷制限
電流素子を用いた場合の構成図である。
ジスタアレイ基板の静電気保護素子として空間電荷制限
電流素子を用いた場合の構成図である。
【図１０】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子としての空間電荷
制限電流素子の電圧・電流特性図である。
ンジスタアレイ基板の静電気保護素子としての空間電荷
制限電流素子の電圧・電流特性図である。
【図１１】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子としてＴＦＴを用
いた場合の構成図である。
ンジスタアレイ基板の静電気保護素子としてＴＦＴを用
いた場合の構成図である。
【図１２】本発明の第２実施例を示す多面取り薄膜トラ
ンジスタアレイ基板の静電気保護素子として抵抗体を用
いた場合の構成図である。
ンジスタアレイ基板の静電気保護素子として抵抗体を用
いた場合の構成図である。
１ 個々のＴＦＴアレイ（表示領域） ６ 個々のＴＦＴアレイ １１ アドレス線 １２ データ線 １３ 補助容量線 ２１ アドレス線端子 ２２ データ線端子 ２３ 補助容量線端子 ３１ アドレス線短絡用配線 ３２ データ線短絡用配線 ３３ 補助容量線短絡用配線 ４１ 行単位に連結した短絡用配線 ４２ 列単位に連結した短絡用配線 ４３ 斜め対角単位に連結した短絡用配線 ５１ａ，５１ｂ，５１ｃ アドレス線検査用端子 ５２ａ，５２ｂ，５２ｃ データ線検査用端子 ５３ａ，５３ｂ，５３ｃ，５３ｄ，５３ｅ 補助容量
線検査用端子 ５５ 短絡用リング ６０ 静電気保護素子 ７５ ＴＦＴ ８０ ガラス基板 ８０ａ，８０ｂ ゲート ８１，８５ 短絡用配線 ８２ ゲート絶縁膜 ８３ 半導体膜（アモルファスシリコン） ８４ オーミック層 ８６ 保護膜 ８７ 抵抗体
線検査用端子 ５５ 短絡用リング ６０ 静電気保護素子 ７５ ＴＦＴ ８０ ガラス基板 ８０ａ，８０ｂ ゲート ８１，８５ 短絡用配線 ８２ ゲート絶縁膜 ８３ 半導体膜（アモルファスシリコン） ８４ オーミック層 ８６ 保護膜 ８７ 抵抗体
Claims (6)
- 【請求項１】 １枚の基板上にｍ行ｎ列（但しｍ＞１，
ｎ＞１）の薄膜トランジスタアレイを配置した多面取り
薄膜トランジスタアレイ基板において、 各薄膜トランジスタアレイの短絡用配線を薄膜トランジ
スタを構成するアドレス線と、データ線と、補助容量線
毎に電気的に分離するとともに、該アドレス線と、デー
タ線と、補助容量線をそれぞれ行単位・列単位・斜め対
角単位に連結した短絡用配線を具備する多面取り薄膜ト
ランジスタアレイ基板。 - 【請求項２】 １枚の基板上にｍ行ｎ列（但しｍ＞１，
ｎ＞１）の薄膜トランジスタアレイを配置した多面取り
薄膜トランジスタアレイ基板において、（ａ）各薄膜ト
ランジスタアレイの短絡用配線を薄膜トランジスタを構
成するアドレス線と、データ線と、補助容量線毎に電気
的に分離するとともに、該アドレス線と、データ線と、
補助容量線をそれぞれ行単位・列単位・斜め対角単位に
連結した短絡用配線と、（ｂ）多面取り薄膜トランジス
タアレイ基板の外周に配置される短絡リングと、（ｃ）
該短絡リングと、前記行単位に連結される短絡用配線、
列単位に連結される短絡用配線、斜め対角単位に連結し
た短絡用配線との間に静電気保護素子を接続してなる多
面取り薄膜トランジスタアレイ基板。 - 【請求項３】 前記静電気保護素子は空間電荷制限電流
で電圧電流特性が規定される空間電荷制限電流素子であ
ることを特徴とする請求項２記載の薄膜トランジスタア
レイ。 - 【請求項４】 前記静電保護素子はＴＦＴであることを
特徴とする請求項２記載の薄膜トランジスタアレイ。 - 【請求項５】 前記静電保護素子は抵抗体であることを
特徴とする請求項２記載の薄膜トランジスタアレイ。 - 【請求項６】 １枚の基板上にｍ行ｎ列（但しｍ＞１，
ｎ＞１）の薄膜トランジスタアレイを配置した多面取り
薄膜トランジスタアレイ基板の検査方法において、
（ａ）各薄膜トランジスタアレイの短絡用配線を薄膜ト
ランジスタを構成するアドレス線と、データ線と、補助
容量線毎に電気的に分離するとともに、該アドレス線
と、データ線と、補助容量線をそれぞれ行単位・列単位
・斜め対角単位に連結した短絡用配線を設け、（ｂ）検
査をすべき薄膜トランジスタの行単位の短絡用配線と、
列単位の短絡用配線間に直流電圧を印加して、アドレス
線とデータ線との層間短絡を検査し、列単位の短絡用配
線と斜め対角単位の短絡用配線間に直流電圧を印加し
て、データ線と補助容量線との層間短絡を検査し、アド
レス線と補助容量線との層間短絡を検査し、層間短絡を
生じている薄膜トランジスタの特定を可能にする請求項
１又は２記載の多面取り薄膜トランジスタアレイ基板の
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008294A JP3014915B2 (ja) | 1994-04-19 | 1994-04-19 | 多面取り薄膜トランジスタアレイ基板及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8008294A JP3014915B2 (ja) | 1994-04-19 | 1994-04-19 | 多面取り薄膜トランジスタアレイ基板及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287250A true JPH07287250A (ja) | 1995-10-31 |
| JP3014915B2 JP3014915B2 (ja) | 2000-02-28 |
Family
ID=13708306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8008294A Expired - Fee Related JP3014915B2 (ja) | 1994-04-19 | 1994-04-19 | 多面取り薄膜トランジスタアレイ基板及びその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3014915B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168110A (ja) * | 1997-08-13 | 1999-03-09 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| US6677171B1 (en) | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
| CN109031722A (zh) * | 2018-08-22 | 2018-12-18 | 深圳市华星光电技术有限公司 | 液晶面板的跨线静电短路缺陷的检测电路及其检测方法 |
-
1994
- 1994-04-19 JP JP8008294A patent/JP3014915B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168110A (ja) * | 1997-08-13 | 1999-03-09 | Semiconductor Energy Lab Co Ltd | 表示装置の作製方法 |
| US6677171B1 (en) | 1998-07-14 | 2004-01-13 | Sharp Kabushiki Kaisha | Manufacturing method of collective substrate of active-matrix substrates, manufacturing method of active-matrix substrates, and inspecting method of collective substrates of active-matrix substrates |
| CN109031722A (zh) * | 2018-08-22 | 2018-12-18 | 深圳市华星光电技术有限公司 | 液晶面板的跨线静电短路缺陷的检测电路及其检测方法 |
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| Publication number | Publication date |
|---|---|
| JP3014915B2 (ja) | 2000-02-28 |
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|---|---|---|---|
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