JP2001053282A - 薄膜トランジスタアレイ基板及びその検査方法 - Google Patents
薄膜トランジスタアレイ基板及びその検査方法Info
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- JP2001053282A JP2001053282A JP11227566A JP22756699A JP2001053282A JP 2001053282 A JP2001053282 A JP 2001053282A JP 11227566 A JP11227566 A JP 11227566A JP 22756699 A JP22756699 A JP 22756699A JP 2001053282 A JP2001053282 A JP 2001053282A
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Abstract
(57)【要約】
【課題】 パルス応答法を用いて駆動回路及び画素トラ
ンジスタの検査を行う前に、テストパターンの検査を行
って不良品チップのスクリーニングを行い、検査効率を
向上することを目的とする。 【解決手段】 基板上にマトリックス状に配列された画
素トランジスタ２０ａと、該画素トランジスタ２０ａに
接続された駆動回路２０Ｘ・２０Ｙと、該駆動回路２０
Ｘ・２０Ｙに接続された複数のアレイ検査用パッド３０
ａ・３０ａ…からなるアレイ検査用パッド列とを備える
薄膜トランジスタアレイ基板１であって、前記アレイ検
査用パッド列の延長上に、アレイ検査用パッド３０ａ・
３０ａ…と略同一形状、略同一間隔の、複数のテストパ
ターン検査用パッド３０ｂ・３０ｂ…からなるテストパ
ターン検査用パッド列を形成し、テストパターン検査用
パッド３０ｂ・３０ｂ…をテストパターン５０に接続し
たことを特徴としている。
ンジスタの検査を行う前に、テストパターンの検査を行
って不良品チップのスクリーニングを行い、検査効率を
向上することを目的とする。 【解決手段】 基板上にマトリックス状に配列された画
素トランジスタ２０ａと、該画素トランジスタ２０ａに
接続された駆動回路２０Ｘ・２０Ｙと、該駆動回路２０
Ｘ・２０Ｙに接続された複数のアレイ検査用パッド３０
ａ・３０ａ…からなるアレイ検査用パッド列とを備える
薄膜トランジスタアレイ基板１であって、前記アレイ検
査用パッド列の延長上に、アレイ検査用パッド３０ａ・
３０ａ…と略同一形状、略同一間隔の、複数のテストパ
ターン検査用パッド３０ｂ・３０ｂ…からなるテストパ
ターン検査用パッド列を形成し、テストパターン検査用
パッド３０ｂ・３０ｂ…をテストパターン５０に接続し
たことを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタア
レイ基板及びその検査方法に関する。
レイ基板及びその検査方法に関する。
【０００２】
【従来の技術】従来の薄膜トランジスタアレイ基板及び
その検査方法について図６、図７を用いて簡単に説明す
る。
その検査方法について図６、図７を用いて簡単に説明す
る。
【０００３】図６は従来の薄膜トランジスタアレイ基板
（以下「ＴＦＴアレイ基板」と称する）の概略平面図、
図７は、従来のＴＦＴアレイ基板の一部を構成するＴＦ
Ｔアレイの概略平面図である。図６に示すように、一般
に、ＴＦＴアレイ基板１は数十cm×数十cmの大きさであ
り、該ＴＦＴアレイ基板１に数inch×数inchのＴＦＴア
レイ１０・１０…をマトリックス状に形成する。例え
ば、３０cm×４０cmのＴＦＴアレイ基板１においては、
３inch×４inchのＴＦＴアレイ１０・１０…を１６面
（１６チップ）形成することができる。
（以下「ＴＦＴアレイ基板」と称する）の概略平面図、
図７は、従来のＴＦＴアレイ基板の一部を構成するＴＦ
Ｔアレイの概略平面図である。図６に示すように、一般
に、ＴＦＴアレイ基板１は数十cm×数十cmの大きさであ
り、該ＴＦＴアレイ基板１に数inch×数inchのＴＦＴア
レイ１０・１０…をマトリックス状に形成する。例え
ば、３０cm×４０cmのＴＦＴアレイ基板１においては、
３inch×４inchのＴＦＴアレイ１０・１０…を１６面
（１６チップ）形成することができる。
【０００４】図６、図７において、ＴＦＴアレイ１０上
には、画面部を構成するマトリックス状に配列された画
素トランジスタ２０ａと、該画素トランジスタ２０ａを
駆動するための駆動回路２０Ｘ・２０Ｙ（単体トランジ
スタ、インバータ、トランスファゲート等より構成され
ている）とを有する領域２０が形成されている。また、
前記駆動回路２０Ｘ・２０Ｙにはアレイ検査用パッド３
０・３０…が配線部１２・１２…を介して接続され、さ
らに、該配線部１２・１２…は画素トランジスタ２０ａ
を構成するソース電極、ゲート電極、ドレイン電極に接
続されている。
には、画面部を構成するマトリックス状に配列された画
素トランジスタ２０ａと、該画素トランジスタ２０ａを
駆動するための駆動回路２０Ｘ・２０Ｙ（単体トランジ
スタ、インバータ、トランスファゲート等より構成され
ている）とを有する領域２０が形成されている。また、
前記駆動回路２０Ｘ・２０Ｙにはアレイ検査用パッド３
０・３０…が配線部１２・１２…を介して接続され、さ
らに、該配線部１２・１２…は画素トランジスタ２０ａ
を構成するソース電極、ゲート電極、ドレイン電極に接
続されている。
【０００５】そして、ＴＦＴアレイ１０の検査時には、
アレイ検査用パッド３０…に複数のプローブピン４０・
４０…を同時に当接して、パルス応答法により駆動回路
２０Ｘ・２０Ｙ及び画素トランジスタ２０ａの検査を行
っていた。
アレイ検査用パッド３０…に複数のプローブピン４０・
４０…を同時に当接して、パルス応答法により駆動回路
２０Ｘ・２０Ｙ及び画素トランジスタ２０ａの検査を行
っていた。
【０００６】なお、前記パルス応答法とは、駆動回路２
０Ｘ・２０Ｙに接続されたアレイ検査用パッド３０・３
０…に複数のプローブピン４０・４０…を当接し、ある
１つのプローブピン４０よりパルス状の電気信号を送っ
て、他のプローブピン４０の電圧変化を見ることによ
り、配線の短絡チェックや駆動回路の評価、そして画素
トランジスタの評価を行う方法である。
０Ｘ・２０Ｙに接続されたアレイ検査用パッド３０・３
０…に複数のプローブピン４０・４０…を当接し、ある
１つのプローブピン４０よりパルス状の電気信号を送っ
て、他のプローブピン４０の電圧変化を見ることによ
り、配線の短絡チェックや駆動回路の評価、そして画素
トランジスタの評価を行う方法である。
【０００７】また、従来からＴＦＴアレイ基板１には、
アレイプロセスの安定性評価や不良解析のために、単体
トランジスタやインバータなど様々なテストパターンを
持つＴＥＧ２４・２４…（Test Element Group）が備え
られている。また、ＴＦＴアレイ１０・１０…上の隅に
もＴＥＧ２５・２５…が備えられている。そして、前記
ＴＥＧ２５中のいくつかのテストパターン、例えば単体
トランジスタやドーピング層抵抗測定パターンなどを、
ＴＥＧ検査工程において測定し、その測定結果を用いて
アレイプロセスの安定性や、行われたプロセスが妥当で
ある（プロセスが規定範囲内である）かどうかの妥当性
の評価を行うことも可能である。
アレイプロセスの安定性評価や不良解析のために、単体
トランジスタやインバータなど様々なテストパターンを
持つＴＥＧ２４・２４…（Test Element Group）が備え
られている。また、ＴＦＴアレイ１０・１０…上の隅に
もＴＥＧ２５・２５…が備えられている。そして、前記
ＴＥＧ２５中のいくつかのテストパターン、例えば単体
トランジスタやドーピング層抵抗測定パターンなどを、
ＴＥＧ検査工程において測定し、その測定結果を用いて
アレイプロセスの安定性や、行われたプロセスが妥当で
ある（プロセスが規定範囲内である）かどうかの妥当性
の評価を行うことも可能である。
【０００８】
【発明が解決しようとする課題】近年、コスト削減のた
めにＴＦＴアレイ基板の大型化が進められているが、Ｔ
ＦＴアレイ基板が大型になると、プロセスの制御も難し
くなり、膜厚の基板内分布や、レーザーアニールによる
再結晶化及びエッチングの不均一性が大きくなる。それ
に伴って半導体層のシート抵抗、コンタクト抵抗、ドー
ピング層抵抗などがＴＦＴアレイ基板内でばらつき、つ
まり、トランジスタ特性がＴＦＴアレイ基板内で不均一
となるのである。
めにＴＦＴアレイ基板の大型化が進められているが、Ｔ
ＦＴアレイ基板が大型になると、プロセスの制御も難し
くなり、膜厚の基板内分布や、レーザーアニールによる
再結晶化及びエッチングの不均一性が大きくなる。それ
に伴って半導体層のシート抵抗、コンタクト抵抗、ドー
ピング層抵抗などがＴＦＴアレイ基板内でばらつき、つ
まり、トランジスタ特性がＴＦＴアレイ基板内で不均一
となるのである。
【０００９】トランジスタ特性のばらつきが規定範囲内
にあるときは、ＴＦＴアレイ基板に形成されたすべての
ＴＦＴアレイ（チップ）が良品チップとなるが、ばらつ
きが規定範囲を超えると、1枚のＴＦＴアレイ基板内に
良品チップと不良品チップが混在しだす。ＴＦＴアレイ
基板が小さい場合も当然上記の不均一性が存在し、1枚
のＴＦＴアレイ基板に良品チップと不良品チップが混在
することもあるが、ＴＦＴアレイ基板が大きくなってく
ると、それがより顕著になる。
にあるときは、ＴＦＴアレイ基板に形成されたすべての
ＴＦＴアレイ（チップ）が良品チップとなるが、ばらつ
きが規定範囲を超えると、1枚のＴＦＴアレイ基板内に
良品チップと不良品チップが混在しだす。ＴＦＴアレイ
基板が小さい場合も当然上記の不均一性が存在し、1枚
のＴＦＴアレイ基板に良品チップと不良品チップが混在
することもあるが、ＴＦＴアレイ基板が大きくなってく
ると、それがより顕著になる。
【００１０】従来、駆動回路及び画素トランジスタの検
査を行うアレイ検査工程では、良品チップも不良品チッ
プも関係なく、パルス応答法を用いて順番に同様の時間
をかけてＴＦＴアレイ１０・１０…を検査するため、不
良品チップに対しても良品チップと同様に駆動回路及び
画素トランジスタの検査を行うことになり、多量のチッ
プの検査を行う場合、検査時間がかかるという問題を有
していた。
査を行うアレイ検査工程では、良品チップも不良品チッ
プも関係なく、パルス応答法を用いて順番に同様の時間
をかけてＴＦＴアレイ１０・１０…を検査するため、不
良品チップに対しても良品チップと同様に駆動回路及び
画素トランジスタの検査を行うことになり、多量のチッ
プの検査を行う場合、検査時間がかかるという問題を有
していた。
【００１１】また、前記ＴＥＧ検査結果をアレイ検査工
程へ受け渡し、該ＴＥＧ検査結果によって不良品チップ
のスクリーニングを行うことも可能であるが、ＴＥＧ検
査とアレイ検査とは別工程であり、不良品チップのスク
リーニングのために２つの検査を行うことによって検査
効率が極端に悪くなってしまうのである。
程へ受け渡し、該ＴＥＧ検査結果によって不良品チップ
のスクリーニングを行うことも可能であるが、ＴＥＧ検
査とアレイ検査とは別工程であり、不良品チップのスク
リーニングのために２つの検査を行うことによって検査
効率が極端に悪くなってしまうのである。
【００１２】
【課題を解決するための手段】この課題を解決するため
に、パルス応答法を用いて駆動回路及び画素トランジス
タの検査を行う前に、テストパターンの検査を行って不
良品チップのスクリーニングを行い、検査効率を向上す
ることを目的とする。
に、パルス応答法を用いて駆動回路及び画素トランジス
タの検査を行う前に、テストパターンの検査を行って不
良品チップのスクリーニングを行い、検査効率を向上す
ることを目的とする。
【００１３】即ち、請求項１記載の発明は、基板上にマ
トリックス状に配列された画素トランジスタと、該画素
トランジスタに接続された駆動回路と、該駆動回路に接
続された複数のアレイ検査用パッドからなるアレイ検査
用パッド列と、を備える薄膜トランジスタアレイ基板で
あって、前記アレイ検査用パッド列の延長上に、アレイ
検査用パッドと略同一形状、略同一間隔の、複数のテス
トパターン検査用パッドからなるテストパターン検査用
パッド列を形成し、テストパターン検査用パッドをテス
トパターンに接続したことを特徴としている。
トリックス状に配列された画素トランジスタと、該画素
トランジスタに接続された駆動回路と、該駆動回路に接
続された複数のアレイ検査用パッドからなるアレイ検査
用パッド列と、を備える薄膜トランジスタアレイ基板で
あって、前記アレイ検査用パッド列の延長上に、アレイ
検査用パッドと略同一形状、略同一間隔の、複数のテス
トパターン検査用パッドからなるテストパターン検査用
パッド列を形成し、テストパターン検査用パッドをテス
トパターンに接続したことを特徴としている。
【００１４】前記構成とすることにより、アレイ検査工
程時にテストパターンの測定が可能となり、パルス応答
法による駆動回路及び画素トランジスタの検査工程の前
に、テストパターンの測定が可能となり、そのテストパ
ターンの測定結果を用いてプロセスの安定性及び妥当性
の評価を行うことができる。
程時にテストパターンの測定が可能となり、パルス応答
法による駆動回路及び画素トランジスタの検査工程の前
に、テストパターンの測定が可能となり、そのテストパ
ターンの測定結果を用いてプロセスの安定性及び妥当性
の評価を行うことができる。
【００１５】即ち、ＴＦＴアレイに形成されたテストパ
ターンの検査結果が規定範囲内にあれば、そのＴＦＴア
レイを良品チップと判断し、パルス応答法により駆動回
路及び画素トランジスタの検査を行う。一方、前記テス
トパターンの検査結果が規定範囲外にあれば、そのＴＦ
Ｔアレイを不良品チップとみなし、そのＴＦＴアレイの
駆動回路及び画素トランジスタの検査を行わずに、次の
ＴＦＴアレイの検査を行う。このようにして、不良ＴＦ
Ｔアレイのスクリーニングが可能となり、アレイ検査の
効率が向上し、ＴＦＴアレイ基板の検査時間の短縮を図
ることができる。
ターンの検査結果が規定範囲内にあれば、そのＴＦＴア
レイを良品チップと判断し、パルス応答法により駆動回
路及び画素トランジスタの検査を行う。一方、前記テス
トパターンの検査結果が規定範囲外にあれば、そのＴＦ
Ｔアレイを不良品チップとみなし、そのＴＦＴアレイの
駆動回路及び画素トランジスタの検査を行わずに、次の
ＴＦＴアレイの検査を行う。このようにして、不良ＴＦ
Ｔアレイのスクリーニングが可能となり、アレイ検査の
効率が向上し、ＴＦＴアレイ基板の検査時間の短縮を図
ることができる。
【００１６】また、前記アレイ検査用パッド列の延長上
に、アレイ検査用パッドと略同一形状、略同一間隔の、
複数のテストパターン検査用パッドからなるテストパタ
ーン検査用パッド列を形成し、テストパターン検査用パ
ッドをテストパターンに接続した構成としているので、
ＴＦＴアレイ基板の検査時には、複数のプローブピンを
アレイ検査用パッド及びテストパターン検査用パッドに
同時に当接することができ、テストパターンの検査及び
アレイ検査において、プローブピンを移動する必要はな
く、従って、アレイ検査の効率が向上する。
に、アレイ検査用パッドと略同一形状、略同一間隔の、
複数のテストパターン検査用パッドからなるテストパタ
ーン検査用パッド列を形成し、テストパターン検査用パ
ッドをテストパターンに接続した構成としているので、
ＴＦＴアレイ基板の検査時には、複数のプローブピンを
アレイ検査用パッド及びテストパターン検査用パッドに
同時に当接することができ、テストパターンの検査及び
アレイ検査において、プローブピンを移動する必要はな
く、従って、アレイ検査の効率が向上する。
【００１７】請求項２記載の発明は、請求項１記載の薄
膜トランジスタアレイ基板であって、前記テストパター
ンは単体トランジスタ、ドーピング層抵抗測定パター
ン、コンタクト抵抗測定パターン、リーク電流測定パタ
ーン、コンタクトチェーン、インバータ、トランスファ
ゲート及びリングオシレータよりなる群から１つまたは
２以上選ばれたものであることを特徴としている。
膜トランジスタアレイ基板であって、前記テストパター
ンは単体トランジスタ、ドーピング層抵抗測定パター
ン、コンタクト抵抗測定パターン、リーク電流測定パタ
ーン、コンタクトチェーン、インバータ、トランスファ
ゲート及びリングオシレータよりなる群から１つまたは
２以上選ばれたものであることを特徴としている。
【００１８】前記構成とすることにより、アレイ検査と
同時にテストパターンの検査が可能となり、その検査結
果を用いてプロセスの安定性及び妥当性の評価を行うこ
とができる。前記構成において、テストパターンは、ト
ランジスタ、ドーピング層抵抗測定パターン、コンタク
ト抵抗測定パターン、リーク電流測定パターン、コンタ
クトチェーン、インバータ、トランスファゲート及びリ
ングオシレータよりなる群から１つまたは２以上選ばれ
たものである。そして、例えば、エッチングプロセスや
ドーピングプロセスに異常がありその他のプロセスに問
題がない場合には、テストパターンにコンタクトチェー
ン（ソース電極とドレイン電極とｎ型半導体層とのコン
タクトが連続的に形成されたパターン）及びドーピング
層抵抗測定パターンを用いれば良く、テストパターンと
して多種類のパターンをＴＦＴアレイ基板上に形成する
必要はない。
同時にテストパターンの検査が可能となり、その検査結
果を用いてプロセスの安定性及び妥当性の評価を行うこ
とができる。前記構成において、テストパターンは、ト
ランジスタ、ドーピング層抵抗測定パターン、コンタク
ト抵抗測定パターン、リーク電流測定パターン、コンタ
クトチェーン、インバータ、トランスファゲート及びリ
ングオシレータよりなる群から１つまたは２以上選ばれ
たものである。そして、例えば、エッチングプロセスや
ドーピングプロセスに異常がありその他のプロセスに問
題がない場合には、テストパターンにコンタクトチェー
ン（ソース電極とドレイン電極とｎ型半導体層とのコン
タクトが連続的に形成されたパターン）及びドーピング
層抵抗測定パターンを用いれば良く、テストパターンと
して多種類のパターンをＴＦＴアレイ基板上に形成する
必要はない。
【００１９】請求項３記載の発明は、基板上にマトリッ
クス状に配列された画素トランジスタと、該画素トラン
ジスタに接続された駆動回路と、該駆動回路に接続され
た複数のアレイ検査用パッドからなるアレイ検査用パッ
ド列と、を備える薄膜トランジスタアレイ基板の検査方
法であって、前記アレイ検査用パッド列の延長上に、ア
レイ検査用パッドと略同一形状、略同一間隔の、複数の
テストパターン検査用パッドからなるテストパターン検
査用パッド列を形成し、該テストパターン検査用パッド
に接続したテストパターンを検査するテストパターン検
査工程と、前記テストパターン検査工程における検査結
果より、テストパターンの特性が規定範囲内にあるか否
かを判定し、アレイ検査工程を行うか否かを判定するテ
ストパターン判定工程と、前記テストパターン判定工程
によってテストパターンの特性が規定範囲内であると判
定した場合に、前記駆動回路及び画素トランジスタを検
査するアレイ検査工程と、を備えたことを特徴としてい
る。
クス状に配列された画素トランジスタと、該画素トラン
ジスタに接続された駆動回路と、該駆動回路に接続され
た複数のアレイ検査用パッドからなるアレイ検査用パッ
ド列と、を備える薄膜トランジスタアレイ基板の検査方
法であって、前記アレイ検査用パッド列の延長上に、ア
レイ検査用パッドと略同一形状、略同一間隔の、複数の
テストパターン検査用パッドからなるテストパターン検
査用パッド列を形成し、該テストパターン検査用パッド
に接続したテストパターンを検査するテストパターン検
査工程と、前記テストパターン検査工程における検査結
果より、テストパターンの特性が規定範囲内にあるか否
かを判定し、アレイ検査工程を行うか否かを判定するテ
ストパターン判定工程と、前記テストパターン判定工程
によってテストパターンの特性が規定範囲内であると判
定した場合に、前記駆動回路及び画素トランジスタを検
査するアレイ検査工程と、を備えたことを特徴としてい
る。
【００２０】前記方法とすることにより、パルス応答法
による駆動回路及び画素トランジスタの検査を行うアレ
イ検査工程の前に、前記テストパターン検査工程によっ
てテストパターンの検査を行い、その検査結果よりテス
トパターンの特性が規定範囲内にあるか否かをテストパ
ターン判定工程によって判断して、テストパターンの検
査結果が規定範囲内にあれば、パルス応答法により駆動
回路及び画素トランジスタの検査を行う。一方、テスト
パターンの検査結果が規定範囲外にあれば、駆動回路及
び画素トランジスタの検査を行う必要はなく、従って、
検査効率が向上する。このようにして、不良品チップの
スクリーニング、即ち、テストパターンで検出可能な不
良品チップに対する駆動回路及び画素トランジスタの検
査の回避が可能になり、アレイ検査の検査効率が向上
し、検査時間の短縮を図ることが可能となる。
による駆動回路及び画素トランジスタの検査を行うアレ
イ検査工程の前に、前記テストパターン検査工程によっ
てテストパターンの検査を行い、その検査結果よりテス
トパターンの特性が規定範囲内にあるか否かをテストパ
ターン判定工程によって判断して、テストパターンの検
査結果が規定範囲内にあれば、パルス応答法により駆動
回路及び画素トランジスタの検査を行う。一方、テスト
パターンの検査結果が規定範囲外にあれば、駆動回路及
び画素トランジスタの検査を行う必要はなく、従って、
検査効率が向上する。このようにして、不良品チップの
スクリーニング、即ち、テストパターンで検出可能な不
良品チップに対する駆動回路及び画素トランジスタの検
査の回避が可能になり、アレイ検査の検査効率が向上
し、検査時間の短縮を図ることが可能となる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて説明する。但し、説明を容易にするた
めに拡大または縮小等して図示した部分がある。
て、図１を用いて説明する。但し、説明を容易にするた
めに拡大または縮小等して図示した部分がある。
【００２２】（実施の形態）図１は本発明の実施の形態
に係る、薄膜トランジスタアレイ基板の一部を構成する
薄膜トランジスタアレイの概略平面図である。
に係る、薄膜トランジスタアレイ基板の一部を構成する
薄膜トランジスタアレイの概略平面図である。
【００２３】図１に示すように、ＴＦＴアレイ基板１
（図６参照）の一部を構成するＴＦＴアレイ１０上に
は、画面部を構成するマトリックス状に配列された画素
トランジスタ２０ａと、該画素トランジスタ２０ａを駆
動させる駆動回路２０Ｘ・２０Ｙとを有する領域２０が
形成されている。また、前記駆動回路２０Ｘ・２０Ｙに
はアレイ検査用パッド３０ａ・３０ａ…からなるアレイ
検査用パッド列が配線部１２・１２…を介して接続さ
れ、さらに、該配線部１２・１２…は画素トランジスタ
２０ａを構成するソース電極、ゲート電極、ドレイン電
極（図示せぬ）に接続されている。そして、ＴＦＴアレ
イ１０のアレイ検査時には、アレイ検査用パッド３０ａ
・３０ａ…に複数のプローブピン４０・４０…を同時に
当接して、パルス応答法により駆動回路及び画素トラン
ジスタの検査を行う。
（図６参照）の一部を構成するＴＦＴアレイ１０上に
は、画面部を構成するマトリックス状に配列された画素
トランジスタ２０ａと、該画素トランジスタ２０ａを駆
動させる駆動回路２０Ｘ・２０Ｙとを有する領域２０が
形成されている。また、前記駆動回路２０Ｘ・２０Ｙに
はアレイ検査用パッド３０ａ・３０ａ…からなるアレイ
検査用パッド列が配線部１２・１２…を介して接続さ
れ、さらに、該配線部１２・１２…は画素トランジスタ
２０ａを構成するソース電極、ゲート電極、ドレイン電
極（図示せぬ）に接続されている。そして、ＴＦＴアレ
イ１０のアレイ検査時には、アレイ検査用パッド３０ａ
・３０ａ…に複数のプローブピン４０・４０…を同時に
当接して、パルス応答法により駆動回路及び画素トラン
ジスタの検査を行う。
【００２４】また、前記ＴＦＴアレイ１０のアレイ検査
用パッド３０ａ・３０ａ…の下方（アレイ検査用パッド
列の延長上）には、アレイ検査用パッド３０ａ・３０ａ
…と略同一形状で略同一間隔の、複数のテストパターン
検査用パッド３０ｂ・３０ｂ…からなるテストパターン
検査用パッド列が形成されており、該テストパターン検
査用パッド３０ｂ・３０ｂ…に配線部１２・１２…を介
してテストパターン５０が接続されている。
用パッド３０ａ・３０ａ…の下方（アレイ検査用パッド
列の延長上）には、アレイ検査用パッド３０ａ・３０ａ
…と略同一形状で略同一間隔の、複数のテストパターン
検査用パッド３０ｂ・３０ｂ…からなるテストパターン
検査用パッド列が形成されており、該テストパターン検
査用パッド３０ｂ・３０ｂ…に配線部１２・１２…を介
してテストパターン５０が接続されている。
【００２５】次に、ＴＦＴアレイ１０のアレイ検査方法
について説明する。
について説明する。
【００２６】まず、アレイ検査用パッド３０ａ・３０ａ
…及びテストパターン検査用パッド３０ｂ・３０ｂ…に
プローブピン４０・４０…を同時に当接し、まず、テス
トパターン５０の特性を評価する。そして、そのテスト
パターン５０の検査結果が規定範囲内にあるかどうかを
テストパターン判定工程によって判断し、規定範囲内に
ある場合は続けてパルス応答法により領域２０を形成す
る駆動回路２０Ｘ・２０Ｙ及び画素トランジスタ２０ａ
の検査（アレイ検査）を行う。
…及びテストパターン検査用パッド３０ｂ・３０ｂ…に
プローブピン４０・４０…を同時に当接し、まず、テス
トパターン５０の特性を評価する。そして、そのテスト
パターン５０の検査結果が規定範囲内にあるかどうかを
テストパターン判定工程によって判断し、規定範囲内に
ある場合は続けてパルス応答法により領域２０を形成す
る駆動回路２０Ｘ・２０Ｙ及び画素トランジスタ２０ａ
の検査（アレイ検査）を行う。
【００２７】一方、前記テストパターンが規定範囲外で
ある場合は、テストパターン判定工程によって判断し、
そのＴＦＴアレイ１０（チップ）を不良品チップと見な
し、駆動回路２０Ｘ・２０Ｙ及び画素トランジスタ２０
ａに対するアレイ検査は行わず、次のＴＦＴアレイ（チ
ップ）の検査を行う。
ある場合は、テストパターン判定工程によって判断し、
そのＴＦＴアレイ１０（チップ）を不良品チップと見な
し、駆動回路２０Ｘ・２０Ｙ及び画素トランジスタ２０
ａに対するアレイ検査は行わず、次のＴＦＴアレイ（チ
ップ）の検査を行う。
【００２８】これによって、不良ＴＦＴアレイのスクリ
ーニングが可能となり、アレイ検査時間の短縮を図るこ
とができ、アレイ検査効率が向上する。なお、ＴＦＴア
レイ基板上で規定範囲内のＴＦＴアレイ（良品チップ）
と規定範囲外のＴＦＴアレイ（不良品チップ）ができる
のは、薄膜の面内膜厚分布やエッチングの面内膜厚分布
が原因であるが、本実施の形態のように、テストパター
ン５０は領域２０（即ち、駆動回路２０Ｘ・２０Ｙ及び
画素トランジスタ２０ａ）の近傍位置に形成されている
ので、テストパターン５０と領域２０（駆動回路及び画
素トランジスタ）の特性には相関性がある。従って、ア
レイ検査時にテストパターン５０の特性の測定を行うこ
とによって、アレイ工程の安定性及び妥当性の評価を行
うことができる。
ーニングが可能となり、アレイ検査時間の短縮を図るこ
とができ、アレイ検査効率が向上する。なお、ＴＦＴア
レイ基板上で規定範囲内のＴＦＴアレイ（良品チップ）
と規定範囲外のＴＦＴアレイ（不良品チップ）ができる
のは、薄膜の面内膜厚分布やエッチングの面内膜厚分布
が原因であるが、本実施の形態のように、テストパター
ン５０は領域２０（即ち、駆動回路２０Ｘ・２０Ｙ及び
画素トランジスタ２０ａ）の近傍位置に形成されている
ので、テストパターン５０と領域２０（駆動回路及び画
素トランジスタ）の特性には相関性がある。従って、ア
レイ検査時にテストパターン５０の特性の測定を行うこ
とによって、アレイ工程の安定性及び妥当性の評価を行
うことができる。
【００２９】また、従来のＴＥＧは多種類のパターンか
らなるものであり、そのため、アレイ検査用パッド３０
ａ・３０ａ…とは異なる位置（離れた位置）に形成せざ
るを得ないものであった。また、前記ＴＥＧは、領域２
０を形成する駆動回路２０Ｘ・２０Ｙや画素トランジス
タ２０ａとは独立して形成されたものである。前記ＴＥ
Ｇ検査工程のデータをアレイ検査工程に受け渡して、不
良品チップのスクリーニングは可能であるが、前記ＴＥ
Ｇ検査工程およびアレイ検査工程の両方の工程を行わな
ければならず、検査効率が悪くなるのであった。
らなるものであり、そのため、アレイ検査用パッド３０
ａ・３０ａ…とは異なる位置（離れた位置）に形成せざ
るを得ないものであった。また、前記ＴＥＧは、領域２
０を形成する駆動回路２０Ｘ・２０Ｙや画素トランジス
タ２０ａとは独立して形成されたものである。前記ＴＥ
Ｇ検査工程のデータをアレイ検査工程に受け渡して、不
良品チップのスクリーニングは可能であるが、前記ＴＥ
Ｇ検査工程およびアレイ検査工程の両方の工程を行わな
ければならず、検査効率が悪くなるのであった。
【００３０】しかし、本実施の形態のテストパターン５
０は、領域２０（薄膜トランジスタ２０ａ及び駆動回路
２０Ｘ・２０Ｙ）の近傍位置に形成され、アレイ検査用
パッド３０ａ・３０ａ…の下方に形成されたテストパタ
ーン検査用パッド３０ｂ・３０ｂに接続されているの
で、アレイ検査と同時にテストパターン５０の検査を行
うことができ、従って、アレイ検査効率が向上する。
０は、領域２０（薄膜トランジスタ２０ａ及び駆動回路
２０Ｘ・２０Ｙ）の近傍位置に形成され、アレイ検査用
パッド３０ａ・３０ａ…の下方に形成されたテストパタ
ーン検査用パッド３０ｂ・３０ｂに接続されているの
で、アレイ検査と同時にテストパターン５０の検査を行
うことができ、従って、アレイ検査効率が向上する。
【００３１】（実施例1）次に、本発明の実施例１につ
いて、図２を用いて説明する。図２は本発明の第１実施
例に係る薄膜トランジスタアレイの概略平面図である。
いて、図２を用いて説明する。図２は本発明の第１実施
例に係る薄膜トランジスタアレイの概略平面図である。
【００３２】ＴＦＴアレイ基板の一部を構成するＴＦＴ
アレイ１０上には、画面部を構成するマトリックス状に
配列された画素トランジスタ（図示せぬ）と、該画素ト
ランジスタを駆動させる駆動回路（図示せぬ）とを有す
る領域２０が形成されている。また、前記駆動回路には
アレイ検査用パッド３０ａ・３０ａ…が配線部１２・１
２…を介して接続され、さらに、配線部１２・１２…は
前記画素トランジスタを構成するソース電極、ゲート電
極、ドレイン電極に接続されている。
アレイ１０上には、画面部を構成するマトリックス状に
配列された画素トランジスタ（図示せぬ）と、該画素ト
ランジスタを駆動させる駆動回路（図示せぬ）とを有す
る領域２０が形成されている。また、前記駆動回路には
アレイ検査用パッド３０ａ・３０ａ…が配線部１２・１
２…を介して接続され、さらに、配線部１２・１２…は
前記画素トランジスタを構成するソース電極、ゲート電
極、ドレイン電極に接続されている。
【００３３】前記薄膜トランジスタアレイ１０のアレイ
検査用パッド３０ａ・３０ａ…の下方には、該アレイ検
査用パッド３０ａ・３０ａ…と略同一形状で略同一間隔
の、複数のテストパターン検査用パッド３０ｂ・３０ｂ
…からなるテストパターン検査用パッド列が形成されて
おり、該テストパターン検査用パッド３０ｂ・３０ｂ…
に配線部１２・１２…を介して、テストパターンである
薄膜トランジスタ（単体トランジスタ）６０が接続され
ている。前記テストパターン検査用パッド３０ｂ・３０
ｂ・３０ｂは、それぞれ配線部１２・１２・１２を介し
て、薄膜トランジスタ６０のソース電極６０ａ、ドレイ
ン電極６０ｂ、ゲート電極６０ｃに接続されている。な
お、前記薄膜トランジスタ６０は、ｎ−チャネル型トラ
ンジスタ及びｐ−チャネル型トランジスタのどちらでも
良い。
検査用パッド３０ａ・３０ａ…の下方には、該アレイ検
査用パッド３０ａ・３０ａ…と略同一形状で略同一間隔
の、複数のテストパターン検査用パッド３０ｂ・３０ｂ
…からなるテストパターン検査用パッド列が形成されて
おり、該テストパターン検査用パッド３０ｂ・３０ｂ…
に配線部１２・１２…を介して、テストパターンである
薄膜トランジスタ（単体トランジスタ）６０が接続され
ている。前記テストパターン検査用パッド３０ｂ・３０
ｂ・３０ｂは、それぞれ配線部１２・１２・１２を介し
て、薄膜トランジスタ６０のソース電極６０ａ、ドレイ
ン電極６０ｂ、ゲート電極６０ｃに接続されている。な
お、前記薄膜トランジスタ６０は、ｎ−チャネル型トラ
ンジスタ及びｐ−チャネル型トランジスタのどちらでも
良い。
【００３４】次に、ＴＦＴアレイ１０のアレイ検査方法
について説明する。
について説明する。
【００３５】まず、アレイ検査用パッド３０ａ・３０ａ
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂにプローブピン４０・４０…を同時に当接し、薄膜
トランジスタ６０のトランジスタ特性、即ち、オン電
流、オフ電流、閾値電圧、Ｓ値、そして移動度などを評
価する。そして、その結果が規定範囲内にあるかどうか
をテストパターン判定工程によって判断し、規定範囲内
にある場合は続けてプローブピン４０・４０…よりパル
ス応答法により、領域２０を形成する駆動回路及び画素
トランジスタの検査を行う。
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂにプローブピン４０・４０…を同時に当接し、薄膜
トランジスタ６０のトランジスタ特性、即ち、オン電
流、オフ電流、閾値電圧、Ｓ値、そして移動度などを評
価する。そして、その結果が規定範囲内にあるかどうか
をテストパターン判定工程によって判断し、規定範囲内
にある場合は続けてプローブピン４０・４０…よりパル
ス応答法により、領域２０を形成する駆動回路及び画素
トランジスタの検査を行う。
【００３６】一方、前記薄膜トランジスタ６０の検査結
果が規定範囲外である場合は、そのＴＦＴアレイ１０
（チップ）を不良品チップと見なし、駆動回路及び画素
トランジスタに対する検査は行わず、次のＴＦＴアレイ
（チップ）の検査を行う。
果が規定範囲外である場合は、そのＴＦＴアレイ１０
（チップ）を不良品チップと見なし、駆動回路及び画素
トランジスタに対する検査は行わず、次のＴＦＴアレイ
（チップ）の検査を行う。
【００３７】このようにして、不良ＴＦＴアレイのスク
リーニングが可能となり、アレイ検査時間の短縮を図る
ことができ、アレイ検査効率が向上する。また、アレイ
検査と同時にテストパターンである薄膜トランジスタ６
０の特性の測定を行うことによって、アレイ工程の安定
性及び妥当性の評価を行うことができる。
リーニングが可能となり、アレイ検査時間の短縮を図る
ことができ、アレイ検査効率が向上する。また、アレイ
検査と同時にテストパターンである薄膜トランジスタ６
０の特性の測定を行うことによって、アレイ工程の安定
性及び妥当性の評価を行うことができる。
【００３８】（実施例２）次に、本発明の実施例２につ
いて、図３を用いて説明する。図３は本発明の第２実施
例に係る薄膜トランジスタアレイの概略平面図である。
いて、図３を用いて説明する。図３は本発明の第２実施
例に係る薄膜トランジスタアレイの概略平面図である。
【００３９】薄膜トランジスタアレイ１０のアレイ検査
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるドーピング層
抵抗測定パターン７０、Ｓｉ（ｎ＋）とソース電極とド
レイン電極とのコンタクトチェーン８０が接続されてい
る。
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるドーピング層
抵抗測定パターン７０、Ｓｉ（ｎ＋）とソース電極とド
レイン電極とのコンタクトチェーン８０が接続されてい
る。
【００４０】次に、ＴＦＴアレイ１０のアレイ検査方法
について説明する。
について説明する。
【００４１】まず、アレイ検査用パッド３０ａ・３０ａ
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂにプローブピン４０・４０…を同時に当接
し、ドーピング層抵抗及びコンタクト抵抗を評価する。
そして、その結果が規定範囲内にあるかどうかをテスト
パターン判定工程によって判断し、規定範囲内にある場
合は続けてパルス応答法により、領域２０を形成する駆
動回路及び画素トランジスタの検査を行う。
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂにプローブピン４０・４０…を同時に当接
し、ドーピング層抵抗及びコンタクト抵抗を評価する。
そして、その結果が規定範囲内にあるかどうかをテスト
パターン判定工程によって判断し、規定範囲内にある場
合は続けてパルス応答法により、領域２０を形成する駆
動回路及び画素トランジスタの検査を行う。
【００４２】一方、ドーピング層抵抗測定パターン７０
のドーピング層抵抗およびコンタクトチェーン８０のコ
ンタクト抵抗が規定範囲外である場合は、そのＴＦＴア
レイ１０（チップ）を不良品チップと見なし、駆動回路
及び画素トランジスタに対する検査は行わず、次のＴＦ
Ｔアレイ（チップ）の検査を行う。
のドーピング層抵抗およびコンタクトチェーン８０のコ
ンタクト抵抗が規定範囲外である場合は、そのＴＦＴア
レイ１０（チップ）を不良品チップと見なし、駆動回路
及び画素トランジスタに対する検査は行わず、次のＴＦ
Ｔアレイ（チップ）の検査を行う。
【００４３】これによって、不良ＴＦＴアレイのスクリ
ーニングが可能となり、アレイ検査時間の短縮を図るこ
とができ、アレイ検査効率が向上する。また、アレイ検
査と同時にテストパターンであるドーピング層抵抗及び
コンタクト抵抗の測定を行うことによって、アレイ工程
の安定性及び妥当性の評価を行うことができる。
ーニングが可能となり、アレイ検査時間の短縮を図るこ
とができ、アレイ検査効率が向上する。また、アレイ検
査と同時にテストパターンであるドーピング層抵抗及び
コンタクト抵抗の測定を行うことによって、アレイ工程
の安定性及び妥当性の評価を行うことができる。
【００４４】（実施例３）次に、本発明の実施例３につ
いて、図４を用いて説明する。図４は本発明の第３実施
例に係る薄膜トランジスタアレイの概略平面図である。
いて、図４を用いて説明する。図４は本発明の第３実施
例に係る薄膜トランジスタアレイの概略平面図である。
【００４５】薄膜トランジスタアレイ１０のアレイ検査
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるトランスファ
ーゲート９０の入力端子９０ａ、出力端子９０ｂ、Vss
９０ｃ、Vdd９０ｄが接続されている。
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるトランスファ
ーゲート９０の入力端子９０ａ、出力端子９０ｂ、Vss
９０ｃ、Vdd９０ｄが接続されている。
【００４６】次に、ＴＦＴアレイ１０のアレイ検査方法
について説明する。
について説明する。
【００４７】まず、アレイ検査用パッド３０ａ・３０ａ
及びテストパターン検査用パッド３０ｂ・３０ｂ・３０
ｂ・３０ｂにプローブピン４０・４０…を当接し、トラ
ンスファー特性、そしてトランスファーゲートを構成す
るｎ−ｃｈ型トランジスタ及びｐ−ｃｈ型トランジスタ
のトランジスタ特性、即ち、オン電流、オフ電流、閾値
電圧、Ｓ値、そして移動度などを評価する。そして、そ
の結果が規定範囲内にあるかどうかをテストパターン判
定工程によって判断し、規定範囲内にある場合は続けて
プローブピン４０・４０…よりパルス応答法により領域
２０を形成する駆動回路及び画素トランジスタの検査を
行う。
及びテストパターン検査用パッド３０ｂ・３０ｂ・３０
ｂ・３０ｂにプローブピン４０・４０…を当接し、トラ
ンスファー特性、そしてトランスファーゲートを構成す
るｎ−ｃｈ型トランジスタ及びｐ−ｃｈ型トランジスタ
のトランジスタ特性、即ち、オン電流、オフ電流、閾値
電圧、Ｓ値、そして移動度などを評価する。そして、そ
の結果が規定範囲内にあるかどうかをテストパターン判
定工程によって判断し、規定範囲内にある場合は続けて
プローブピン４０・４０…よりパルス応答法により領域
２０を形成する駆動回路及び画素トランジスタの検査を
行う。
【００４８】一方、規定範囲外、即ち、ｎ−ｃｈ型トラ
ンジスタもしくはｐ−ｃｈ型トランジスタの内、少なく
とも一方が不良トランジスタと見なされた場合、または
トランスファーゲートのトランスファー特性が悪い場合
は、そのＴＦＴアレイ１０（チップ）を不良品チップと
見なし、駆動回路及び画素トランジスタに対する検査は
行わず、次のＴＦＴアレイ（チップ）の検査を行う。
ンジスタもしくはｐ−ｃｈ型トランジスタの内、少なく
とも一方が不良トランジスタと見なされた場合、または
トランスファーゲートのトランスファー特性が悪い場合
は、そのＴＦＴアレイ１０（チップ）を不良品チップと
見なし、駆動回路及び画素トランジスタに対する検査は
行わず、次のＴＦＴアレイ（チップ）の検査を行う。
【００４９】これによって、正しく動作しないトランス
ファーゲート、もしくは不良トランジスタを持つチップ
のスクリーニングが可能となり、アレイ検査の効率が向
上する。また、アレイ検査と同時にトランスファーゲー
ト及びトランジスタの測定を行うことによって、アレイ
工程の安定性及び妥当性の評価を行うことができる。
ファーゲート、もしくは不良トランジスタを持つチップ
のスクリーニングが可能となり、アレイ検査の効率が向
上する。また、アレイ検査と同時にトランスファーゲー
ト及びトランジスタの測定を行うことによって、アレイ
工程の安定性及び妥当性の評価を行うことができる。
【００５０】（実施例４）次に、本発明の実施例４につ
いて、図５を用いて説明する。図５は本発明の第３実施
例に係る薄膜トランジスタアレイの概略平面図である。
いて、図５を用いて説明する。図５は本発明の第３実施
例に係る薄膜トランジスタアレイの概略平面図である。
【００５１】薄膜トランジスタアレイ１０のアレイ検査
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるインバータ１
００の入力端子１００ａ、出力端子１００ｂ、Vss１０
０ｃ、Vdd１００ｄが接続されている。
用パッド３０ａ・３０ａ…の下方には、該アレイ検査用
パッド３０ａ・３０ａ…と略同一形状で略同一間隔の、
４つのテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂが形成されており、該テストパターン検査
用パッド３０ｂ・３０ｂ・３０ｂ・３０ｂに配線部１２
・１２…を介して、テストパターンであるインバータ１
００の入力端子１００ａ、出力端子１００ｂ、Vss１０
０ｃ、Vdd１００ｄが接続されている。
【００５２】次に、ＴＦＴアレイ１０のアレイ検査方法
について説明する。
について説明する。
【００５３】まず、アレイ検査用パッド３０ａ・３０ａ
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂにプローブピン４０・４０…を当接し、イ
ンバータ１００のインバータ特性、そしてインバータ１
００を構成するｎ−ｃｈ型トランジスタ及びｐ−ｃｈ型
トランジスタのトランジスタ特性、即ち、オン電流、オ
フ電流、閾値電圧、Ｓ値、そして移動度などを評価す
る。そして、その結果が規定範囲内にあるかどうかを前
記テストパターン判定工程によって判断し、規定範囲内
にある場合は続けてプローブピン４０・４０…よりパル
ス応答法により駆動回路及び画素トランジスタの検査を
行う。
…及びテストパターン検査用パッド３０ｂ・３０ｂ・３
０ｂ・３０ｂにプローブピン４０・４０…を当接し、イ
ンバータ１００のインバータ特性、そしてインバータ１
００を構成するｎ−ｃｈ型トランジスタ及びｐ−ｃｈ型
トランジスタのトランジスタ特性、即ち、オン電流、オ
フ電流、閾値電圧、Ｓ値、そして移動度などを評価す
る。そして、その結果が規定範囲内にあるかどうかを前
記テストパターン判定工程によって判断し、規定範囲内
にある場合は続けてプローブピン４０・４０…よりパル
ス応答法により駆動回路及び画素トランジスタの検査を
行う。
【００５４】一方、規定範囲外、即ち、ｎ−ｃｈ型トラ
ンジスタもしくはｐ−ｃｈ型トランジスタの内、少なく
とも一方が不良トランジスタと見なされた場合、または
インバータ１００のインバータ特性が悪い場合は、その
ＴＦＴアレイ１０（チップ）を不良品チップと見なし、
駆動回路及び画素トランジスタに対する検査は行わず、
次のＴＦＴアレイ（チップ）の検査を行う。
ンジスタもしくはｐ−ｃｈ型トランジスタの内、少なく
とも一方が不良トランジスタと見なされた場合、または
インバータ１００のインバータ特性が悪い場合は、その
ＴＦＴアレイ１０（チップ）を不良品チップと見なし、
駆動回路及び画素トランジスタに対する検査は行わず、
次のＴＦＴアレイ（チップ）の検査を行う。
【００５５】これによって、正しく動作しないインバー
タ、もしくは不良トランジスタを持つチップのスクリー
ニングが可能となり、アレイ検査の効率が向上する。ま
た、アレイ検査と同時にインバータ及びトランジスタの
測定を行うことによってアレイ工程の安定性及び妥当性
の評価を行うことができる。
タ、もしくは不良トランジスタを持つチップのスクリー
ニングが可能となり、アレイ検査の効率が向上する。ま
た、アレイ検査と同時にインバータ及びトランジスタの
測定を行うことによってアレイ工程の安定性及び妥当性
の評価を行うことができる。
【００５６】
【発明の効果】以上のように、本発明によれば、アレイ
検査と同時にテストパターンの検査を行うことが可能に
なり、テストパターンの検査結果によって不良品チップ
をスクリーニングすることが可能となる。従って、不良
品チップの検査を回避することができ、検査効率が向上
する。
検査と同時にテストパターンの検査を行うことが可能に
なり、テストパターンの検査結果によって不良品チップ
をスクリーニングすることが可能となる。従って、不良
品チップの検査を回避することができ、検査効率が向上
する。
【図１】本発明の実施の形態に係る、薄膜トランジスタ
アレイ基板の一部を構成する薄膜トランジスタアレイの
概略平面図である。
アレイ基板の一部を構成する薄膜トランジスタアレイの
概略平面図である。
【図２】本発明の第１実施例に係る薄膜トランジスタア
レイの概略平面図である。
レイの概略平面図である。
【図３】本発明の第２実施例に係る薄膜トランジスタア
レイの概略平面図である。
レイの概略平面図である。
【図４】本発明の第３実施例に係る薄膜トランジスタア
レイの概略平面図である。
レイの概略平面図である。
【図５】本発明の第４実施例に係る薄膜トランジスタア
レイの概略平面図である。
レイの概略平面図である。
【図６】従来の薄膜トランジスタアレイ基板の概略平面
図である。
図である。
【図７】従来の薄膜トランジスタアレイ基板の一部を構
成する薄膜トランジスタアレイの概略平面図である。
成する薄膜トランジスタアレイの概略平面図である。
１ 薄膜トランジスタ（ＴＦＴ）アレイ基板 １０ 薄膜トランジスタ（ＴＦＴ）アレイ １２ 配線 ２０ 領域 ２０ａ 画素トランジスタ ２０Ｘ・２０Ｙ 駆動回路 ３０ａ アレイ検査用パッド ３０ｂ テストパターン検査用パッド ４０ プローブピン ５０ テストパターン ６０ 薄膜トランジスタ ６０ａ ソース電極 ６０ｂ ドレイン電極 ６０ｃ ゲート電極 ７０ ドーピング層抵抗測定パターン ８０ コンタクトチェーン ９０ トランスファーゲート ９０ａ 入力端子 ９０ｂ 出力端子 １００ インバータ １００ａ 入力端子 １００ｂ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３３８ Ｈ０１Ｌ 21/66 Ｅ ５Ｆ１１０ Ｈ０１Ｌ 21/66 Ｇ０２Ｆ 1/136 ５００ ５Ｇ４３５ (72)発明者 川村 哲也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G014 AA03 AA25 AA32 AB51 AB59 AC19 2H088 FA11 HA06 HA08 MA20 2H092 JA24 MA57 NA30 PA06 4M106 AA20 AB02 AB03 AC02 AD01 BA01 CA04 CA32 CA70 CB12 5C094 AA43 AA44 AA46 AA48 BA03 BA43 CA19 DA09 DB01 DB03 EA03 EA04 FA01 FB12 FB14 FB15 GB10 5F110 AA24 BB02 BB03 QQ30 5G435 AA17 BB12 CC09 HH12 HH13 HH14 KK05 KK10
Claims (3)
- 【請求項１】 基板上にマトリックス状に配列された画
素トランジスタと、 該画素トランジスタに接続された駆動回路と、 該駆動回路に接続された複数のアレイ検査用パッドから
なるアレイ検査用パッド列と、を備える薄膜トランジス
タアレイ基板であって、 前記アレイ検査用パッド列の延長上に、アレイ検査用パ
ッドと略同一形状、略同一間隔の、複数のテストパター
ン検査用パッドからなるテストパターン検査用パッド列
を形成し、テストパターン検査用パッドをテストパター
ンに接続したことを特徴とする薄膜トランジスタアレイ
基板。 - 【請求項２】 前記テストパターンは単体トランジス
タ、ドーピング層抵抗測定パターン、コンタクト抵抗測
定パターン、リーク電流測定パターン、コンタクトチェ
ーン、インバータ、トランスファゲート及びリングオシ
レータよりなる群から１つまたは２以上選ばれたもので
あることを特徴とする請求項１記載の薄膜トランジスタ
アレイ基板。 - 【請求項３】 基板上にマトリックス状に配列された画
素トランジスタと、 該画素トランジスタに接続された駆動回路と、 該駆動回路に接続された複数のアレイ検査用パッドから
なるアレイ検査用パッド列と、を備える薄膜トランジス
タアレイ基板の検査方法であって、 前記アレイ検査用パッド列の延長上に、アレイ検査用パ
ッドと略同一形状、略同一間隔の、複数のテストパター
ン検査用パッドからなるテストパターン検査用パッド列
を形成し、該テストパターン検査用パッドに接続したテ
ストパターンを検査するテストパターン検査工程と、 前記テストパターン検査工程における検査結果より、テ
ストパターンの特性が規定範囲内にあるか否かを判定
し、アレイ検査工程を行うか否かを判定するテストパタ
ーン判定工程と、 前記テストパターン判定工程によってテストパターンの
特性が規定範囲内であると判定した場合に、前記駆動回
路及び画素トランジスタを検査するアレイ検査工程と、
を備えたことを特徴とする薄膜トランジスタアレイ基板
の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227566A JP2001053282A (ja) | 1999-08-11 | 1999-08-11 | 薄膜トランジスタアレイ基板及びその検査方法 |
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358189A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 電極基板の製造方法及び電極基板、並びに電気光学装置 |
| JP2003233331A (ja) * | 2002-02-12 | 2003-08-22 | Seiko Epson Corp | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| JP2004214638A (ja) * | 2002-12-16 | 2004-07-29 | Semiconductor Energy Lab Co Ltd | Ｔｅｇを用いた評価方法、該ｔｅｇを有する半導体装置の作製方法、該ｔｅｇを有する素子基板並びにパネル、及びドーズ量制御プログラム又は当該プログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2005338540A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型液晶表示装置用検査基板 |
| KR100566923B1 (ko) * | 2001-06-13 | 2006-04-03 | 세이코 엡슨 가부시키가이샤 | 기판 장치, 그 검사 방법, 전기 광학 장치 및 그 제조방법, 및 전자 기기 |
| JP2007013119A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 素子基板、素子基板の検査方法、及び半導体装置の作製方法 |
| JP2007272248A (ja) * | 2007-06-08 | 2007-10-18 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
| US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
| KR100900537B1 (ko) * | 2002-08-23 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치, 그 검사 방법 및 제조 방법 |
| KR100930429B1 (ko) | 2002-12-31 | 2009-12-08 | 하이디스 테크놀로지 주식회사 | 액정표시장치의 패드 구조 |
| WO2010032519A1 (ja) * | 2008-09-18 | 2010-03-25 | シャープ株式会社 | 母基板及びその製造方法、並びにデバイス基板 |
| US7977125B2 (en) | 2007-12-04 | 2011-07-12 | Samsung Electronics Co., Ltd. | Display apparatus and method of manufacturing the same |
| US8208114B2 (en) | 2002-06-19 | 2012-06-26 | Akt Electron Beam Technology Gmbh | Drive apparatus with improved testing properties |
| KR101386284B1 (ko) | 2006-12-29 | 2014-04-17 | 엘지디스플레이 주식회사 | 오믹 저항 측정용 패턴 및 이를 이용한 박막 트랜지스터기판과 그 제조방법 |
| KR101491161B1 (ko) | 2008-12-09 | 2015-02-06 | 엘지이노텍 주식회사 | 액정패널과 드라이버 ｉｃ 간의 접속상태를 테스트 하는 방법 및 이를 이용한 액정표시장치 |
-
1999
- 1999-08-11 JP JP11227566A patent/JP2001053282A/ja active Pending
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358189A (ja) * | 2000-06-15 | 2001-12-26 | Seiko Epson Corp | 電極基板の製造方法及び電極基板、並びに電気光学装置 |
| KR100566923B1 (ko) * | 2001-06-13 | 2006-04-03 | 세이코 엡슨 가부시키가이샤 | 기판 장치, 그 검사 방법, 전기 광학 장치 및 그 제조방법, 및 전자 기기 |
| US7233155B2 (en) | 2002-02-12 | 2007-06-19 | Seiko Epson Corporation | Electrooptic device, electronic apparatus, and method for making the electrooptic device |
| JP2003233331A (ja) * | 2002-02-12 | 2003-08-22 | Seiko Epson Corp | 電気光学装置、電子機器、および電気光学装置の製造方法 |
| US7292955B2 (en) | 2002-04-24 | 2007-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for examining semiconductor apparatus and method for designing semiconductor apparatus |
| US8208114B2 (en) | 2002-06-19 | 2012-06-26 | Akt Electron Beam Technology Gmbh | Drive apparatus with improved testing properties |
| KR100900537B1 (ko) * | 2002-08-23 | 2009-06-02 | 삼성전자주식회사 | 액정 표시 장치, 그 검사 방법 및 제조 방법 |
| US7777854B2 (en) | 2002-08-23 | 2010-08-17 | Samsung Electronics Co., Ltd. | Liquid crystal display, testing method thereof and manufacturing method thereof |
| JP2004214638A (ja) * | 2002-12-16 | 2004-07-29 | Semiconductor Energy Lab Co Ltd | Ｔｅｇを用いた評価方法、該ｔｅｇを有する半導体装置の作製方法、該ｔｅｇを有する素子基板並びにパネル、及びドーズ量制御プログラム又は当該プログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP4641717B2 (ja) * | 2002-12-16 | 2011-03-02 | 株式会社半導体エネルギー研究所 | 半導体装置の評価方法及び素子基板 |
| KR100930429B1 (ko) | 2002-12-31 | 2009-12-08 | 하이디스 테크놀로지 주식회사 | 액정표시장치의 패드 구조 |
| JP2005338540A (ja) * | 2004-05-28 | 2005-12-08 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリックス型液晶表示装置用検査基板 |
| JP4660122B2 (ja) * | 2004-05-28 | 2011-03-30 | 東芝モバイルディスプレイ株式会社 | アクティブマトリックス型液晶表示装置用検査基板 |
| JP2007013119A (ja) * | 2005-06-01 | 2007-01-18 | Semiconductor Energy Lab Co Ltd | 素子基板、素子基板の検査方法、及び半導体装置の作製方法 |
| KR101386284B1 (ko) | 2006-12-29 | 2014-04-17 | 엘지디스플레이 주식회사 | 오믹 저항 측정용 패턴 및 이를 이용한 박막 트랜지스터기판과 그 제조방법 |
| JP2007272248A (ja) * | 2007-06-08 | 2007-10-18 | Seiko Epson Corp | 電気光学装置、及び電子機器 |
| US7977125B2 (en) | 2007-12-04 | 2011-07-12 | Samsung Electronics Co., Ltd. | Display apparatus and method of manufacturing the same |
| WO2010032519A1 (ja) * | 2008-09-18 | 2010-03-25 | シャープ株式会社 | 母基板及びその製造方法、並びにデバイス基板 |
| RU2476954C2 (ru) * | 2008-09-18 | 2013-02-27 | Шарп Кабусики Кайся | Базовая плата, способ производства базовой платы и подложка устройства |
| US8471257B2 (en) | 2008-09-18 | 2013-06-25 | Sharp Kabushiki Kaisha | Motherboard, production method of motherboard, and device substrate |
| JP5451625B2 (ja) * | 2008-09-18 | 2014-03-26 | シャープ株式会社 | 母基板及びその製造方法 |
| KR101491161B1 (ko) | 2008-12-09 | 2015-02-06 | 엘지이노텍 주식회사 | 액정패널과 드라이버 ｉｃ 간의 접속상태를 테스트 하는 방법 및 이를 이용한 액정표시장치 |
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