JPH08102480A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08102480A JPH08102480A JP23658494A JP23658494A JPH08102480A JP H08102480 A JPH08102480 A JP H08102480A JP 23658494 A JP23658494 A JP 23658494A JP 23658494 A JP23658494 A JP 23658494A JP H08102480 A JPH08102480 A JP H08102480A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- resistor
- light emission
- heat generation
- analysis
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 プロービングパッド１１から１２の間が、第
１層目配線１３、第２層目配線１４および両配線をつな
ぐビアホール１５のチェーンから抵抗体において、それ
ぞれの抵抗値の総和が、発光解析、発熱解析での測定可
能な最小単位としては該抵抗体の故障部分での発光また
は発熱が可能な電流を流し得る上限を越えないようにす
る。 【効果】 素子数が極めて多く、面積もかなり大きな半
導体製造工程に対しても発光・発熱解析が可能となり、
欠陥密度が高精度に評価でき、かつ欠陥位置を正確に知
ることができる。
１層目配線１３、第２層目配線１４および両配線をつな
ぐビアホール１５のチェーンから抵抗体において、それ
ぞれの抵抗値の総和が、発光解析、発熱解析での測定可
能な最小単位としては該抵抗体の故障部分での発光また
は発熱が可能な電流を流し得る上限を越えないようにす
る。 【効果】 素子数が極めて多く、面積もかなり大きな半
導体製造工程に対しても発光・発熱解析が可能となり、
欠陥密度が高精度に評価でき、かつ欠陥位置を正確に知
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に半導体製造工程を解析して問題のある工程を見つけ出
し、該工程の改善を図るために用いる半導体装置に関す
る。
に半導体製造工程を解析して問題のある工程を見つけ出
し、該工程の改善を図るために用いる半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体製造工程解析用半導体装置
は、各製造工程で発生する欠陥を統計的に解析すること
を主たる目的としていたため、統計的に有意であるため
に必要な素子数または面積の確保に重点が置かれてい
た。通常、該素子数または該面積をもつ構造に対して一
回の電気測定で良否が判定できるように設計し、その電
気測定値が規格値から外れていれば該構造中に一個の欠
陥があると見なしていた。対象とする半導体装置が比較
的小規模な製品の間は該素子数または該面積の確保は容
易であり、該構造中に含まれる欠陥も一個であることが
ほとんどであるため、統計解析になんの問題も生じなか
った。ところが、極めて素子数が多く、面積もかなり大
きな最近の大規模集積回路のような半導体装置の製造工
程に対して統計的に有意なデータを得ようとすると、該
半導体製造工程解析用半導体装置の該素子数または該面
積もそれに対応して増加または増大させなければなら
ず、電気測定の測定値が規格値から外れた場合、必ずし
も該構造中に一個の欠陥しかないとは言えなくなる。従
って、該構造中に複数の欠陥があると不正確な統計解析
となってしまうという欠陥が生じてきた。さらに、電気
測定では欠陥の位置まではわからないため、正確な欠陥
の位置を知るためには顕微鏡観察等の別の手段が必要と
なるが、膨大な素子数または巨大な面積の中から欠陥を
見つけ出すのは至難の業となった。
は、各製造工程で発生する欠陥を統計的に解析すること
を主たる目的としていたため、統計的に有意であるため
に必要な素子数または面積の確保に重点が置かれてい
た。通常、該素子数または該面積をもつ構造に対して一
回の電気測定で良否が判定できるように設計し、その電
気測定値が規格値から外れていれば該構造中に一個の欠
陥があると見なしていた。対象とする半導体装置が比較
的小規模な製品の間は該素子数または該面積の確保は容
易であり、該構造中に含まれる欠陥も一個であることが
ほとんどであるため、統計解析になんの問題も生じなか
った。ところが、極めて素子数が多く、面積もかなり大
きな最近の大規模集積回路のような半導体装置の製造工
程に対して統計的に有意なデータを得ようとすると、該
半導体製造工程解析用半導体装置の該素子数または該面
積もそれに対応して増加または増大させなければなら
ず、電気測定の測定値が規格値から外れた場合、必ずし
も該構造中に一個の欠陥しかないとは言えなくなる。従
って、該構造中に複数の欠陥があると不正確な統計解析
となってしまうという欠陥が生じてきた。さらに、電気
測定では欠陥の位置まではわからないため、正確な欠陥
の位置を知るためには顕微鏡観察等の別の手段が必要と
なるが、膨大な素子数または巨大な面積の中から欠陥を
見つけ出すのは至難の業となった。
【０００３】
【発明が解決しようとする課題】上記のように、従来技
術では、素子数が極めて多く、面積もかなり大きな半導
体装置の製造工程に対し、複数の欠陥があると不正確な
統計解析となってしまい、また電気測定だけでは欠陥の
位置まではわからないという問題があった。
術では、素子数が極めて多く、面積もかなり大きな半導
体装置の製造工程に対し、複数の欠陥があると不正確な
統計解析となってしまい、また電気測定だけでは欠陥の
位置まではわからないという問題があった。
【０００４】本発明の目的は、上記のような従来の半導
体製造工程解析用半導体装置の欠点を除き、欠陥密度が
高精度に評価でき、かつ欠陥の位置を正確に知ることが
できる半導体製造工程解析用半導体装置を提供すること
にある。
体製造工程解析用半導体装置の欠点を除き、欠陥密度が
高精度に評価でき、かつ欠陥の位置を正確に知ることが
できる半導体製造工程解析用半導体装置を提供すること
にある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体製造工程解析用半導体装置におい
て、抵抗体として電気測定する部分の抵抗値が、測定可
能な最小単位としては該抵抗体の故障部分での発光また
は発熱が可能な電流を流し得る上限値を越えないように
することを特徴とする。
め、本発明は、半導体製造工程解析用半導体装置におい
て、抵抗体として電気測定する部分の抵抗値が、測定可
能な最小単位としては該抵抗体の故障部分での発光また
は発熱が可能な電流を流し得る上限値を越えないように
することを特徴とする。
【０００６】また、本発明は、半導体製造工程解析用半
導体装置において、故障を解析したい構造の上には光を
通さない層が重ならないように設計することを特徴とす
る。
導体装置において、故障を解析したい構造の上には光を
通さない層が重ならないように設計することを特徴とす
る。
【０００７】
【作用】上記構成により、抵抗体として電気測定する部
分の抵抗値が測定可能な最小単位としては例えば十キロ
オームを越えないように設計することで発光・発熱解析
を可能とし、また故障を解析したい構造の上には光を通
さない層が重ならないように設計することで発光または
発熱箇所を正確に知ることができる。
分の抵抗値が測定可能な最小単位としては例えば十キロ
オームを越えないように設計することで発光・発熱解析
を可能とし、また故障を解析したい構造の上には光を通
さない層が重ならないように設計することで発光または
発熱箇所を正確に知ることができる。
【０００８】すなわち、半導体装置に印加できる電圧は
通常１０Ｖが上限であり、１０Ｖ印加時に１ｍＡ程度の
電流が流れるように設計すると、仮に故障が存在して抵
抗値が設計値よりも１０〜１００倍に大きくなったとし
ても、発熱解析、発光解析に充分な電流が流れ、故障個
所を特定できる。なお、発熱解析は数μＡ程度、発光解
析は約１００ｎＡ程度の電流が流れれば可能である。
通常１０Ｖが上限であり、１０Ｖ印加時に１ｍＡ程度の
電流が流れるように設計すると、仮に故障が存在して抵
抗値が設計値よりも１０〜１００倍に大きくなったとし
ても、発熱解析、発光解析に充分な電流が流れ、故障個
所を特定できる。なお、発熱解析は数μＡ程度、発光解
析は約１００ｎＡ程度の電流が流れれば可能である。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１は、本発明の半導体装置の第１の実施
例を示した図で、ビアホールの故障を解析するパターン
である。プロービングパッド１１から１２の間が、第１
層目配線１３（右下がりの斜線部）、第２層目配線１４
（左下がりの斜線部）および両配線をつなぐビアホール
１５（黒部）のチェーンからなる抵抗体であり、良品の
場合に該第１層目配線１３、該第２層目配線１４および
該ビアホール１５それぞれの抵抗値の総和が１０キロオ
ーム以下となるように設計されている。なお、図では繰
り返し部分は省略されている。また、図では分からない
が、該ビアホールの直下には該第１層目配線が、直上に
は第２層目配線があることは言うまでもない。ここで、
該プロービングパッド１１と１２の間に１０Ｖの電圧を
印加すれば１ｍＡ以上の電流を流すことができる。従っ
て、故障箇所での発光は電流が約１００ｎＡ程度から、
又、発熱は１μＡ程度から観測できるので該第１層目配
線、該第２層目配線あるいは該ビアホールのどこかで故
障が発生し、抵抗値が規格範囲外となった場合でも該故
障部分で発光または発熱を起こすのに十分な電流を流す
ことができるので、故障箇所が特定できる。
例を示した図で、ビアホールの故障を解析するパターン
である。プロービングパッド１１から１２の間が、第１
層目配線１３（右下がりの斜線部）、第２層目配線１４
（左下がりの斜線部）および両配線をつなぐビアホール
１５（黒部）のチェーンからなる抵抗体であり、良品の
場合に該第１層目配線１３、該第２層目配線１４および
該ビアホール１５それぞれの抵抗値の総和が１０キロオ
ーム以下となるように設計されている。なお、図では繰
り返し部分は省略されている。また、図では分からない
が、該ビアホールの直下には該第１層目配線が、直上に
は第２層目配線があることは言うまでもない。ここで、
該プロービングパッド１１と１２の間に１０Ｖの電圧を
印加すれば１ｍＡ以上の電流を流すことができる。従っ
て、故障箇所での発光は電流が約１００ｎＡ程度から、
又、発熱は１μＡ程度から観測できるので該第１層目配
線、該第２層目配線あるいは該ビアホールのどこかで故
障が発生し、抵抗値が規格範囲外となった場合でも該故
障部分で発光または発熱を起こすのに十分な電流を流す
ことができるので、故障箇所が特定できる。
【００１１】なお、抵抗体は、その総抵抗値が１０キロ
オーム以下であればよく、その構成要素の組み合わせは
上記例に限らないことは言うまでもない。
オーム以下であればよく、その構成要素の組み合わせは
上記例に限らないことは言うまでもない。
【００１２】図２は、本発明の半導体装置の第２の実施
例を示した図で、コンタクトホールの故障を解析する回
路のブロック図である。セル内はいずれのセルも同一の
回路となっており、図３に示されている通りである。図
３の抵抗体３１がコンタクトホールの故障を解析するパ
ターンであり、その内容は図４に示されている通りであ
る。ポリシリコン配線４１（点状網掛け部）、第１層目
配線４２（右下がりの斜線部）および両配線を繋ぐコン
タクトホール４３（波線部）のチェーンからなってい
る。なお、図では省略されているが、該コンタクトホー
ルの直下には該ポリシリコン配線が、直上には第１層目
配線があることは言うまでもない。さて、該ポリシリコ
ン配線のシート抵抗値が大きいため、図３に示した１つ
の抵抗体３１の抵抗値を１０キロオーム以下にすると、
図４に示したパターンの全配線長が短くなり、含まれる
コンタクトホールの数が少なくなり、統計的に有意なデ
ータを得ることができない。従って、本実施例では図２
に示すように抵抗値が１０キロオーム以下である図３に
示す抵抗体３１をセルとして多数個並べることで統計的
に有意なデータが得られるコンタクトホールの数を稼い
でいる。この際、図１の実施例と同様に一つ一つの抵抗
体にプロービングパッドを出したのでは該プロービング
パッドの数が膨大となり、その総面積が非常に大きくな
ってしまうので、図２に示すように行デコーダ２１と列
デコーダ２２を用いて一つのセルを選択するようにして
該プロービングパッドの数を減らしている。本実施例で
は、行デコーダ２１を用いてＸ1、Ｘ2の２端子でｘ１〜
ｘ４の４行を、列デコーダ２２を用いてＹ1〜Ｙ2の５端
子でｙ１〜ｙ３２の３２列をそれぞれ選択できる。
例を示した図で、コンタクトホールの故障を解析する回
路のブロック図である。セル内はいずれのセルも同一の
回路となっており、図３に示されている通りである。図
３の抵抗体３１がコンタクトホールの故障を解析するパ
ターンであり、その内容は図４に示されている通りであ
る。ポリシリコン配線４１（点状網掛け部）、第１層目
配線４２（右下がりの斜線部）および両配線を繋ぐコン
タクトホール４３（波線部）のチェーンからなってい
る。なお、図では省略されているが、該コンタクトホー
ルの直下には該ポリシリコン配線が、直上には第１層目
配線があることは言うまでもない。さて、該ポリシリコ
ン配線のシート抵抗値が大きいため、図３に示した１つ
の抵抗体３１の抵抗値を１０キロオーム以下にすると、
図４に示したパターンの全配線長が短くなり、含まれる
コンタクトホールの数が少なくなり、統計的に有意なデ
ータを得ることができない。従って、本実施例では図２
に示すように抵抗値が１０キロオーム以下である図３に
示す抵抗体３１をセルとして多数個並べることで統計的
に有意なデータが得られるコンタクトホールの数を稼い
でいる。この際、図１の実施例と同様に一つ一つの抵抗
体にプロービングパッドを出したのでは該プロービング
パッドの数が膨大となり、その総面積が非常に大きくな
ってしまうので、図２に示すように行デコーダ２１と列
デコーダ２２を用いて一つのセルを選択するようにして
該プロービングパッドの数を減らしている。本実施例で
は、行デコーダ２１を用いてＸ1、Ｘ2の２端子でｘ１〜
ｘ４の４行を、列デコーダ２２を用いてＹ1〜Ｙ2の５端
子でｙ１〜ｙ３２の３２列をそれぞれ選択できる。
【００１３】本実施例に基づく解析手順は次の通りであ
る。図に示す行デコーダ２１と列デコーダ２２を用いて
図３に示す行ｘｉと列ｙｉが選択されると、その両方に
接続されているセル回路３２が選択され、ＮＡＮＤ回路
３３を通してＰ型ＭＯＳトランジスタ３４と同じくＰ型
ＭＯＳトランジスタ３５がオンする。このとき出力線Ｏ
ｉに誘起される電圧すなわち出力電圧は、電源電圧ＶDD
をＰ型ＭＯＳトランジスタ３４のオン抵抗と、Ｐ型ＭＯ
Ｓトランジスタ３５のオン抵抗と抵抗体３１の抵抗値の
直列抵抗との比で分割した値となる。該２つのＰ型ＭＯ
Ｓトランジスタは同一形状に設計されているので、オン
抵抗も等しくなるため、該オン抵抗を測定しておけば該
出力電圧から逆算して抵抗体３１の抵抗値を求めること
ができる。例えば極端な場合、抵抗体３１が短絡してい
れば該出力電圧は１／２ＶDDとなり、該抵抗体が開放で
あれば該出力電圧はＶDDとなる。通常の場合は、該出力
電圧はその中間の値をとる。このように該出力電圧を測
定するだけで該セル中の該抵抗体の故障の有無と程度が
わかる。
る。図に示す行デコーダ２１と列デコーダ２２を用いて
図３に示す行ｘｉと列ｙｉが選択されると、その両方に
接続されているセル回路３２が選択され、ＮＡＮＤ回路
３３を通してＰ型ＭＯＳトランジスタ３４と同じくＰ型
ＭＯＳトランジスタ３５がオンする。このとき出力線Ｏ
ｉに誘起される電圧すなわち出力電圧は、電源電圧ＶDD
をＰ型ＭＯＳトランジスタ３４のオン抵抗と、Ｐ型ＭＯ
Ｓトランジスタ３５のオン抵抗と抵抗体３１の抵抗値の
直列抵抗との比で分割した値となる。該２つのＰ型ＭＯ
Ｓトランジスタは同一形状に設計されているので、オン
抵抗も等しくなるため、該オン抵抗を測定しておけば該
出力電圧から逆算して抵抗体３１の抵抗値を求めること
ができる。例えば極端な場合、抵抗体３１が短絡してい
れば該出力電圧は１／２ＶDDとなり、該抵抗体が開放で
あれば該出力電圧はＶDDとなる。通常の場合は、該出力
電圧はその中間の値をとる。このように該出力電圧を測
定するだけで該セル中の該抵抗体の故障の有無と程度が
わかる。
【００１４】本実施例の場合、抵抗体３１は、図４に示
すように全配線長が短く、含まれるコンタクトホールの
数が限られているので、該抵抗体中に一個の欠陥しかな
い可能性が大きく、上記の測定だけでも高精度な欠陥密
度の評価が可能である。さらに正確な欠陥箇所を知るた
めには、故障セルに対して発光または発熱解析を行えば
よい。
すように全配線長が短く、含まれるコンタクトホールの
数が限られているので、該抵抗体中に一個の欠陥しかな
い可能性が大きく、上記の測定だけでも高精度な欠陥密
度の評価が可能である。さらに正確な欠陥箇所を知るた
めには、故障セルに対して発光または発熱解析を行えば
よい。
【００１５】図５は、本発明の半導体装置の第３の実施
例を示した図で、ＭＯＳトランジスタのゲート故障を解
析するパターンである。ポリシリコン配線５１〜５４の
うち、アクティブ領域（点線で囲まれた領域）５５〜５
７に含まれている部分がゲートであるが、その上には第
１層目配線（右下がりの斜線部）が通らないように設計
されている。このように設計することによって、ゲート
リーク欠陥箇所があった場合、発光解析によってその箇
所が発光すれば、上に第１層目配線の障害物がないた
め、該欠陥の位置を正確に知ることができる。
例を示した図で、ＭＯＳトランジスタのゲート故障を解
析するパターンである。ポリシリコン配線５１〜５４の
うち、アクティブ領域（点線で囲まれた領域）５５〜５
７に含まれている部分がゲートであるが、その上には第
１層目配線（右下がりの斜線部）が通らないように設計
されている。このように設計することによって、ゲート
リーク欠陥箇所があった場合、発光解析によってその箇
所が発光すれば、上に第１層目配線の障害物がないた
め、該欠陥の位置を正確に知ることができる。
【００１６】なお、本実施例では故障を解析したい構造
はＭＯＳトランジスタのゲートであり、光を通さない障
害物は第１層目配線であったが、本発明の主旨は故障を
解析したい構造の上には光を通さない層が重ならないよ
うにすることであり、該構造および該光を通さない層が
これらに限らないことは言うまでもない。
はＭＯＳトランジスタのゲートであり、光を通さない障
害物は第１層目配線であったが、本発明の主旨は故障を
解析したい構造の上には光を通さない層が重ならないよ
うにすることであり、該構造および該光を通さない層が
これらに限らないことは言うまでもない。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
素子数が極めて多く、面積もかなり大きな半導体装置の
製造工程に対しても半導体製造工程解析用半導体装置の
発光・発熱解析が可能となり、欠陥密度が高精度に評価
でき、かつ欠陥位置を正確に知ることができるため、製
造工程の解析が迅速かつ詳細にできる効果がある。
素子数が極めて多く、面積もかなり大きな半導体装置の
製造工程に対しても半導体製造工程解析用半導体装置の
発光・発熱解析が可能となり、欠陥密度が高精度に評価
でき、かつ欠陥位置を正確に知ることができるため、製
造工程の解析が迅速かつ詳細にできる効果がある。
【図１】本発明の第１の実施例に係わるビアホールの故
障を解析するパターン図である。
障を解析するパターン図である。
【図２】本発明の第２の実施例に係わるコンタクトホー
ルの故障を解析する回路のブロック図である。
ルの故障を解析する回路のブロック図である。
【図３】図２中のセル回路の構成を示す図である。
【図４】図３中の抵抗体を表すパターン図である。
【図５】本発明の第３の実施例に係わるＭＯＳトランジ
スタのゲート故障を解析するパターン図である。
スタのゲート故障を解析するパターン図である。
１１、１２…プロービングパッド １３…第１層目配線 １４…第２層目配線 １５…ビアホール ２１…行デコーダ ２２…列デコーダ ３１…抵抗体 ３２…セル回路 ３３…ＮＡＮＤ回路 ３４、３５…Ｐ型ＭＯＳトランジスタ ４１…ポリシリコン配線 ４２…第１層目配線 ４３…コンタクトホール ５１〜５４…ポリシリ
コン配線 ５５〜５７…アクティブ領域
コン配線 ５５〜５７…アクティブ領域
Claims (2)
- 【請求項１】半導体装置製造工程を発光解析、発熱解析
により解析するのに用いる半導体装置において、抵抗体
として電気測定する部分の抵抗値が、測定可能な最小単
位としては該抵抗体の故障部分での発光または発熱が可
能な電流を流し得る上限値を越えないようになされてい
ることを特徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、故
障を解析したい構造の上には光を通さない層が重ならな
いようになされていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23658494A JPH08102480A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23658494A JPH08102480A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102480A true JPH08102480A (ja) | 1996-04-16 |
Family
ID=17002805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23658494A Pending JPH08102480A (ja) | 1994-09-30 | 1994-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102480A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370954B1 (ko) * | 1998-10-23 | 2003-02-05 | 주식회사 하이닉스반도체 | 내부 금속배선의 지연시간 측정용 테스트패턴 |
| KR20050011082A (ko) * | 2003-07-21 | 2005-01-29 | 매그나칩 반도체 유한회사 | 확장된 내부 프로빙 패드를 갖는 반도체 칩 |
| KR100674070B1 (ko) * | 2004-05-28 | 2007-01-29 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 표시 장치용 검사 기판 |
-
1994
- 1994-09-30 JP JP23658494A patent/JPH08102480A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370954B1 (ko) * | 1998-10-23 | 2003-02-05 | 주식회사 하이닉스반도체 | 내부 금속배선의 지연시간 측정용 테스트패턴 |
| KR20050011082A (ko) * | 2003-07-21 | 2005-01-29 | 매그나칩 반도체 유한회사 | 확장된 내부 프로빙 패드를 갖는 반도체 칩 |
| KR100674070B1 (ko) * | 2004-05-28 | 2007-01-29 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 표시 장치용 검사 기판 |
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