KR101386284B1 - 오믹 저항 측정용 패턴 및 이를 이용한 박막 트랜지스터기판과 그 제조방법 - Google Patents

오믹 저항 측정용 패턴 및 이를 이용한 박막 트랜지스터기판과 그 제조방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 기판의 오믹 저항을 측정하기 위한 패턴 및 그 제조방법에 관한 것이다.
본 발명에 따른 오믹 저항 측정용 패턴은, 기판; 기판을 덮는 게이트 절연막; 게이트 절연막 상에 형성되며 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴; 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 데이터 패턴; 및 데이터 패턴을 덮는 보호막을 포함하여 구성된 것을 특징으로 한다.

Description

오믹 저항 측정용 패턴 및 이를 이용한 박막 트랜지스터 기판과 그 제조방법 {Pattern for Measuring the Ohmic Contact Resistor and Thin Film Transistor Substrate and Manufacturing Method Thereof Using the Same}
도 1은 일반적인 액정표시장치의 사시도.
도 2는 본 발명에 따른 표시영역 및 비표시 영역으로 구분된 박막 트랜지스터 기판의 구성도.
도 3은 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 4는 도 3에서 절취선Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 5는 본 발명에 따른 박막 트랜지스터 기판에 형성된 오믹 저항 측정용 패턴의 사시도.
도 6은 도 5에서 Ⅰ-Ⅰ'선을 따라 절취된 오믹 저항 측정용 패턴의 구성 단면도.
도 7은 도 5에 도시된 오믹 저항 측정용 패턴에 대한 Kelvin 등가 회로도.
도 8a 내지 도 8l는 본 발명에 따른 오믹 저항 측정용 패턴의 제조 과정을 도시한 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 박막 트랜지스터 기판 200 : 오믹 저항 측정용 패턴
201: 기판 210 : 게이트 절연막
230 : 반도체 패턴 232 : 활성층
234 : 오믹 접촉층 250 : 데이터 패턴
252: 제 1 데이터 패턴 254 : 제 2 데이터 패턴
256 : 오픈홀 257a,257b, 257c, 257d : 패드부
258 : 하부 패드부 259 : 상부 패드부
270 : 보호막 272 : 콘택홀
본 발명은 오믹 저항 측정용 패턴 및 그 제조방법에 관한 것으로서, 특히 4 마스크 공정에 의해 제조되는 박막 트랜지스터 기판의 오믹 저항을 측정할 수 있는 오믹 저항 측정용 패턴 및 그 제조방법에 관한 것이다.
최근, 정보화 사회가 도래함에 따라 다양한 정보를 사용자에게 제공하는 전달매체로서의 역학을 수행하는 영상표시장치에 대한 중요성이 어느 때보다 강조되고 있다.
이러한 영상표시장치의 주류를 이루고 있었던 종래의 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있었고, 이러한 문제점을 해소 하기 위해 다양한 종류의 평판표시소자(Flat Panel Display)가 개발되고 있다.
평판표시소자에는 액정표시소자(Liquid Crystal Display : LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로루미네센스(Electroluminescence : EL) 등이 있고 이들 대부분이 실용화되어 시판되고 있다.
이 중에서 액정표시소자는 전자제품의 경박단소화 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관 또는 브라운관을 빠른 속도로 대체하고 있다.
특히, 박막트랜지스터(Thin Film Transistor : 이하, "TFT"라 한다)를 이용하여 액정셀을 구동하는 액티브 매트릭스 타입의 액정표시소자는 화질이 우수하고 소비전력이 낮은 장점이 있으며, 최근의 양산기술 확보와 연구개발의 성과로 대형화와 고해상도화로 급속히 발전하고 있다.
도 1을 참조하여 상술한 바와 같은 액정표시장치의 구성 및 동작에 대해 설명하면 다음과 같다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하는 것으로서, 도 1에 도시된 바와 같이, 박막 트랜지스터 기판 및 컬러필터기판, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서 및 그 셀갭에 채워진 액정 등을 구비한다.
여기서, 박막 트랜지스터 기판(70)은 서로 교차되게 형성된 게이트 라인(71) 및 데이터 라인(72), 그들(71,72)의 교차부에 형성된 박막 트랜지스터(73), 박막 트랜지스터(73)와 접속된 화소전극(74) 및 액정배향을 위한 하부 배향막(미도시)으로 구성된다.
이때, 박막 트랜지스터(73)는 데이터 라인(72)에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 채널을 형성하는 반도체층으로 구성된다. 여기서, 반도체층은 소스전극과 드레인 전극 사이에 채널을 형성하는 활성층과, 활성층 상에 위치하여 소스전극 및 드레인 전극과 오믹 접촉을 수행하는 오믹 접촉층을 포함한다.
칼라필터기판(80)은 빛샘 방지를 위한 블랙 매트릭스(81), 칼라 구현을 위한 칼러 필터(82), 화소 전극(74)과 수직전계를 이루는 공통전극(83) 및 액정 배향을 위해 도포된 상부 배향막(84)으로 구성된다.
상술한 바와 같이 구성된 박막 트랜지스터 기판의 경우, 마스크 공정을 줄이기 위해 5 마스크 공정에서 채널을 형성하는 반도체층과 소스/드레인 전극을 형성하는 데이터 금속층을 동시에 형성하는 4 마스크 공정을 통해 제작되었다.
즉, 4 마스크 공정을 통해 박막 트랜지스터 기판을 제조하는 경우, 반도체층과 데이터 금속층이 동일패턴으로 동시에 형성됨에 따라, 박막 트랜지스터의 채널 영역에 형성되는 오믹 저항을 측정할 수 없었다는 문제점이 있었다.
상술한 바와 같은 문제점을 해결하기 위해, 본 발명의 목적은 하프톤 마스크를 이용하여 박막 트랜지스터 기판의 오믹 저항을 측정할 수 있는 오믹 저항 측정 용 패턴 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 오믹 저항 측정용 패턴은,기판; 기판을 덮는 게이트 절연막; 게이트 절연막 상에 형성되며 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴; 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 데이터 패턴; 및 데이터 패턴을 덮는 보호막을 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명에 따른 데이터 패턴은, 반도체 패턴의 오믹 접촉층과 동일 패턴으로 중첩되게 형성되는 제 1 데이터 라인; 및 제 1 데이터 라인과 교차 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 제 2 데이터 라인으로 구성된 것을 특징으로 한다.
본 발명에 따른 데이터 패턴은, 외부로부터 구동전원을 인가받거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부를 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 패드부는, 게이트 절연막 상에 상기 데이터 패턴과 동일 물질로 동시에 형성되는 하부전극; 및 보호막을 관통하는 콘택홀을 통해 하부 전극과 접속되는 상부 전극을 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 패드부를 구성하는 상부 패드부는 투명 도전성 물질(ITO)로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 오믹 저항 측정용 패턴은, 기판상에 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 형성하는 단계; 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀을 갖는 데이터 패턴을 형성하는 단계; 및 데이터 패턴을 덮는 보호막을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 박막 트랜지스터 기판은, 다수의 신호라인 및 박막 트랜지스터가 형성된 표시영역과 상기 표시영역 밖에 위치하는 비표시 영역으로 구성된 박막 트랜지스터 기판에 있어서, 상기 비표시 영역에 상기 박막 트랜지스터의 채널에 형성되는 오믹 저항을 측정하기 위한 오믹 저항 측정용 패턴이 형성된 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 다수의 신호라인 및 박막 트랜지스터가 형성된 표시영역과 상기 표시영역 밖에 위치하는 비표시 영역으로 구성된 박막 트랜지스터 기판의 제조방법에 있어서,
상기 비표시 영역에 상기 박막 트랜지스터의 채널에 형성되는 오믹 저항을 측정하기 위한 오믹 저항 측정용 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설 명한다.
먼저, 도 2 내지 도 7을 참조하여 본 발명에 따른 오믹 저항 측정용 패턴(200)이 형성된 박막 트랜지스터 기판(100)의 구성에 대해 설명한다.
본 발명에 따른 오믹 저항 측정용 패턴(200)이 형성된 박막 트랜지스터 기판(100)은, 도 2에 도시된 바와 같이, 매트릭스 형태로 배열된 액정셀들이 위치하는 표시영역(A)과, 표시영역(A)을 제외한 비표시 영역(B)으로 구성된다.
여기서, 박막 트랜지스터 기판(100)의 표시영역(A)에는, 도 3 및 도 4에 도시된 바와 같이, 기판(101) 위에 형성된 게이트 라인(122), 게이트 절연막(110)을 사이에 두고 게이트 라인(122)과 교차하는 데이터 라인(142), 게이트 라인(122) 및 데이터 라인(142)의 교차부마다 형성된 박막 트랜지스터(T), 게이트 절연막(110) 상에 형성된 박막 트랜지스터를 덮는 보호막(150), 보호막(150)을 관통하여 박막 트랜지스터(T)에 접속되는 화소 전극(160) 및 게이트 라인(122)과 화소전극(160)의 중첩부에 형성된 스토리지 캐패시터(170) 등이 구성된다.
여기서, 박막 트랜지스터(T)는 게이트 라인(122)으로부터 공급되는 게이트 신호에 응답하여 데이터 라인(142)으로부터 공급되는 화소신호를 화소전극(160)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(122)에 접속된 게이트 전극(124), 데이터 라인(142)에 접속된 소스 전극(144), 채널을 사이에 두고 소스전극(144)과 대향하는 드레인 전극(146)을 구비한다.
또한, 박막 트랜지스터(T)는 게이트 절연막(110)을 사이에 두고 게이트 전극(124)과 상호 중첩되도록 형성되어 소스 전극(144)과 드레인 전극(146) 사이에 채널을 형성하는 활성층(132)과, 소스전극(144) 및 드레인 전극(146)과의 오믹 접촉을 위하여 채널영역을 제외한 활성층(132) 위에 형성된 오믹 접촉층(134)으로 구성된 반도체 패턴을 더 구비한다
박막 트랜지스터 기판(100)의 비표시 영역(B)에는, 도 2에 도시된 바와 같이, 게이트 신호를 공급하는 게이트 패드(180), 게이트 패드(180)로부터 공급되는 게이트 신호를 게이트 라인(122)에 전달하는 게이트 링크(128), 데이터 신호를 공급하는 데이터 패드(190)), 데이터 패드(190)로부터 공급되는 데이터 신호를 데이터 라인(142)에 전달하는 데이터 링크(148) 등으로 구성된다.
여기서, 박막 트랜지스터 기판의 비표시 영역(B)에는, 도 2에 도시된 바와 같이, 그 외곽부에 반도체 층패턴과 소스전극 및 드레인 전극을 구성하는 데이터 패턴 사이의 경계면 상에 형성되는 오믹 저항(Ohmic contact)을 측정하기 위한 오믹 저항 측정용 패턴(200)이 형성되어 있다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 비교시 영역에 형성된 오믹 저항 측정용 패턴의 구성에 대해 보다 구체적으로 설명한다.
본 발명에 따른 오믹 저항 측정용 패턴(200)은 반도체 패턴과 데이터 패턴 사이에 경계면 상에 형성되는 오믹 저항을 측정하기 위한 것으로서, 도 5 및 도 6에 도시된 바와 같이, 기판(201), 기판(201)상에 전면 형성되는 게이트 절연막(210), 게이트 절연막(210)에 형성되며 채널 및 오믹 접촉을 수행하는 반도체 패턴(230); 반도체 패턴(230) 상에 교차 형성되며 오믹 접촉을 위한 오픈홀이 형성된 데이터 패턴(250) 및 데이터 패턴(250)을 덮는 보호막(270)을 포함하여 구성된다.
반도체 패턴(230)은 표시영역(A)에 형성된 박막 트랜지스터를 구성하는 소스전극 및 드레인 전극 사이에 채널을 형성하는 것으로서, 게이트 절연막 상에 PECVD 등의 증착 방식을 통해 형성된 활성층(232) 및 오믹 접촉층(234)을 포함하여 구성된다.
여기서, 활성층(232)은 비정질 실리콘층으로 구성되며 박막 트랜지스터의 소스전극 및 드레인 전극 사이에 전하가 이동할 수 있는 채널을 형성한다.
오믹 접촉층(234)은 n+ 실리콘층으로 형성되며 데이터 패턴(250)과 중첩되게 형성되는 동시에 그 경계면 상에 소정의 오믹 저항(Rc)을 갖는 오믹 접촉을 형성한다.
데이터 패턴(250)은 PECVD 등의 증착공정을 통해 몰리브덴(Mo), 티타늄, 탄탈륨 및 몰리브덴 합금(Mo alloy) 등의 데이터 금속을 게이트 절연막(210) 상에 형성되는 것으로서, 반도체 패턴(230)과 중첩되게 형성되는 동시에 상호 교차되는 데이터 라인(250) 및 패드부(257)를 포함하여 구성된다.
여기서, 데이터 라인(250)은 반도체 패턴(230)과 중첩된 형태로 상호 교차 되도록 형성된 제 1 및 제 2 데이터 패턴(252, 254)을 포함하여 구성되되, 상기 제 1 및 제 2 데이터 패턴은 고유의 저항값(R1, R2)을 갖는다.
이때, 제 1 및 제 2 데이터 패턴(252, 254) 중 적어도 하나에는 반도체 패턴(230)을 구성하는 활성층(232)을 노출시키기 위한 오픈홀(256)이 형성되어 있다.
데이터 패턴(250)은 외부의 구동전원을 인가시키거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부(257 : 257a, 258b, 258c, 258d)를 더 포함한다.
여기서, 패드부(257)는 게이트 절연막(210) 상에 데이터 패턴(250)과 동일 물질로 동시에 형성되는 하부전극(258)과, 보호막(270)에 형성되는 콘택홀(272)을 통해 하부 전극(250)과 접속되는 동시에 투명 도전층으로 구성된 상부 전극(259)을 포함하여 구성된다.
보호막(passivation)(270)은 게이트 절연막(210) 상에 형성된 반도체 패턴 (230)및 데이터 패턴(250)을 덮는 역할을 수행하는 것으로서, 질화실리콘 등의 무기절연물질, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질로 구성된다.
이때, 보호막(270)에는 하부 전극과 상부 전극을 전기적으로 접속시키기 위한 콘택홀(272)이 형성되어 있다.
이하, 도 7을 참조하여 본 발명에 따른 오믹 저항 측정용 패턴을 통해 오믹 저항을 측정하는 방법을 설명한다. 여기서, 도 7은 도 5에 도시된 오믹 저항 측정용 패턴의 Kelvin 등가 회로도를 나타낸다.
도 7을 참조하면, 데이터 패턴(250)을 구성하는 패드부(260a)를 통해 전류(Iin)가 입력되는 경우, 데이터 패턴(250)을 구성하는 제 1 데이터 라인(252), 제 1 데이터 라인과 오믹 접촉을 수행하는 오믹 접촉층(234), 제 2 데이터 라인(254) 및 패드부(260c)으로 구성된 제 1 폐루프(I)가 형성된다.
여기서, 제 1 데이터 라인(252)은 등가 저항(R1)을 갖고, 오믹 접촉층(234)은 등가 저항(2RC)을 갖고 있으며, 제 2 데이터 라인(254)은 등가 저항(R2)을 갖는다.
상술한 바와 같이 구성된 제 1 폐루프에 있어서, 제 1 폐루프를 통해 흐르는 전류(Iin)에 의해 발생되는 전체 전압(Vtot)은 다음과 같은 하기식으로 표시된다.
Vtot = Iin ·R1 + Iin ·2RC + Iin ·R2 --------(1)
그리고, 데이터 패턴(250)을 구성하는 패드부(260a)를 통해 전류(Iin)가 입력되는 경우, 제 1 데이터 라인(252), 노드점(a), 제 1 데이터 라인(252) 및 패드부(260b)로 구성된 제 2 폐루프(Ⅱ)가 형성된다.
상술한 바와 같이 구성된 제 2 폐루프에 있어서, 제 2 폐루프를 통해 흐르는 전류에 의해 노드점(a)에서 발생되는 전압(Va)은 다음과 같은 하기식으로 표시된다.
Va= Vtot -(Iin ·R1 + Iin ·2RC) --------(2)
또한, 데이터 패턴(250)을 구성하는 패드부(260a)를 통해 전류(Iin)가 입력되는 경우, 제 1 데이터 라인(252), 제 1 데이터 라인과 오믹 접촉을 수행하는 오믹 접촉층(234), 노드점(b), 제 2 데이터 라인(254) 및 패드부(260d)로 구성된 제 3 폐루프(Ⅲ)가 형성된다.
상술한 바와 같이 구성된 제 3 폐루프에 있어서, 제 3 폐루프를 통해 흐르는 전류(Iin)에 의해 노드점(b)에서 발생되는 전압(Vb)은 다음과 같은 하기식으로 표시된다.
Vb= Vtot -(Iin ·R1 + Iin ·2RC + Iin ·R2)--------(3)
여기서, 데이터 패턴(250)과 경계를 형성하는 반도체 패턴의 활성층에 형성되는 전압은 다음과 같은 하기식으로 표시된다.
Vc = Vb-Va= Iin ·2RC-------(4)
상술한 바와 같이 하기식(1)-(4)를 통해, 반도체 패턴(230)과 데이터 패턴 (250)사이의 경계면 상에 형성되는 오믹 저항은 다음과 같은 하기식을 통해 도출할 수 있다.
RC = (Vb-Va)/(2Iin)----(5)
이하, 도 8을 참조하여 본 발명에 따른 오믹 저항 측정용 패턴을 형성하는 과정을 상세히 설명한다.
먼저, 도 8a에 도시된 바와 같이, 기판(201)상에 PECVD 등의 증착공정을 통해 게이트 절연막(210)을 형성한다.
여기서, 게이트 절연막(210)은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질로 구성된다.
상술한 바와 같이 기판상에 게이트 절연막을 형성한 후, 도 8b에 도시된 바와 같이, 게이트 절연막(210) 상에 채널을 형성하는 활성층(232a) 및 오믹 접촉층(234a)으로 구성된 반도체층(230a)과 데이터 금속층(250a)을 순차적으로 형성한다.
이후, 데이터 금속층(250a) 상에 포토레지스트를 전면 형성한 상태에서, 도 8c에 도시된 바와 같이, 소정의 마스크 공정을 통해 데이터 금속층(250a) 상에 단차를 갖는 포토레지스트 패턴(PR)을 형성한다.
여기서, 포토레지스트 패턴(PR)은 데이터 패턴(250) 중에서 제 2 데이터 라인 및 패드부가 형성될 영역에는 차단부가 형성되고, 제 1 데이터 라인이 형성될 영역 중에서 활성층이 노출될 영역에는 반투과부가 형성되며, 그 이외의 영역에는 전투과부가 형성된 구조를 갖는다.
상술한 바와 같이 구성된 포토레지스트 패턴에 의해 노출된 데이터 금속층(250a), 활성층(232a) 및 오믹 접촉층(234a)을 순차적으로 애칭한 후, 도 8d에 도시된 바와 같이, 포토레지스트 패턴(PR)을 애싱하여 데이터 패턴(250)을 구성하는 제 1 데이터 라인(252)의 일부 영역을 노출시킨다.
이후, 포토레지스트 패턴(PR)에 의해 노출된 제 1 데이터 라인(252)의 일부 영역을 에칭함으로써, 도 8e에 도시된 바와 같이, 오믹 접촉층을 노출시키는 오픈홀(256)이 형성된 제 1 데이터 라인(252) 및 상기 제 1 데이터 라인(252)과 교차 형성되는 제 2 데이터 라인(254)으로 구성된 데이터 패턴(250)을 형성한다.
여기서, 데이터 패턴을 구성하는 제 1 및 제 2 데이터 라인은 반도체 패턴과 중첩된 형태로 상호 교차 되도록 형성되되, 상기 제 1 및 제 2 데이터 라인은 고유의 저항값(R1, R2)을 갖는다.
이때, 제 1 데이터 라인(252)에 형성된 오픈홀(256)을 통해 노출된 오믹 접촉층(234)을 에칭하는 동시에 잔류하는 포토레지스트 패턴을 제거함으로써, 도 8f에 도시된 바와 같이, 채널을 형성하는 활성층(232) 및 데이터 패턴(250)과 중첩되 게 형성되어 오믹 접촉을 수행하는 오믹 접촉층(234)으로 구성된 반도체 패턴(230)을 형성한다
상술한 바와 같이 반도체 패턴(230)을 형성한 후, 도 8g에 도시된 바와 같이, 게이트 절연막(210) 상에 데이터 패턴(250)을 덮는 보호막(270)을 형성한다.
이후, 보호막(270) 상에 포토레지스트를 전면 형성한 후 소정의 마스크 공정을 수행함으로써, 도 8h에 도시된 바와 같이, 데이터 패턴(250) 중에서 패드부(257)가 형성될 영역을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴(PR)을 통해 노출된 보호막 영역을 에칭함으로써, 도 8i에 도시된 바와 같이, 보호막(270) 상에 패드부(257)를 구성하는 하부전극(258)를 노출시키는 콘택홀(272)을 형성한다.
상술한 바와 같이 콘택홀을 갖는 보호막을 형성한 후, 도 8j에 도시된 바와 같이, 보호막 상에 PECVD 등의 증착공정을 통해 투명 도전층(ITO)을 전면 형성한다.
이후, 투명 도전층(ITO) 상에 포토레지스트를 전면 형성한 후 소정의 마스크 공정을 수행함으로써, 도 8k에 도시된 바와 같이, 투명 도전층(ITO) 중에서 상부 패드부(259)가 형성될 영역을 제외한 나머지 영역을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴(PR)에 의해 노출된 투명 도전층(ITO)을 에칭함으로써, 도 8l에 도시된 바와 같이, 보호막(270) 상에 패드부(257) 중에서 콘택홀(272)을 통해 하부 전극(258)와 전기적으로 접속되는 상부 전극(259)를 형성한다.
상술한 바와 같이, 본 발명은 하프톤 마스크를 이용한 마스크 공정을 통해 오믹 저항을 측정할 수 있는 패턴을 제작함으로써, 4 마스크 공정을 통해 제작된 박막 트랜지스터 기판의 채널에 형성되는 오믹 저항을 용이하게 측정할 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (22)

  1. 기판;
    상기 기판을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴;
    상기 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 데이터 패턴; 및
    상기 데이터 패턴을 덮는 보호막을 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴.
  2. 제 1 항에 있어서,
    상기 데이터 패턴은,
    상기 반도체 패턴의 오믹 접촉층과 동일 패턴으로 중첩되게 형성되는 제 1 데이터 라인; 및
    상기 제 1 데이터 라인과 교차 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 제 2 데이터 라인으로 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴.
  3. 제 2 항에 있어서,
    상기 데이터 패턴은,
    외부로부터 구동전원을 인가받거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부를 더 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴.
  4. 제 3 항에 있어서,
    상기 패드부는,
    게이트 절연막 상에 상기 데이터 패턴과 동일 물질로 동시에 형성되는 하부 패드부; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 하부 패드부와 접속되는 상부 패드부를 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴.
  5. 제 4 항에 있어서,
    상기 패드부를 구성하는 상부 패드부는 투명 도전성 물질(ITO)로 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴.
  6. 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀을 갖는 데이터 패턴을 형성하는 단계; 및
    상기 데이터 패턴을 덮는 보호막을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴의 제조방법.
  7. 제 6 항에 있어서,
    상기 데이터 패턴을 형성하는 단계는,
    상기 반도체 패턴의 오믹 접촉층과 동일 패턴으로 상호 중첩되는 제 1 데이터 라인을 형성하는 단계; 및
    상기 제 1 데이터 라인과 교차 형성되며 상기 활성층을 노출시키는 오픈홀을 갖는 제 2 데이터 라인을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴의 제조방법.
  8. 제 7 항에 있어서,
    외부로부터 구동전원을 인가받거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴의 제조방법.
  9. 제 8 항에 있어서,
    상기 패드부를 형성하는 단계는,
    상기 게이트 절연막 상에 상기 데이터 패턴과 동일 물질로 구성된 하부 패드부를 형성하는 단계 ; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 하부 패드부와 접속되는 상부 패드부를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴의 제조방법.
  10. 제 9 항에 있어서,
    상기 패드부를 구성하는 상부 패드부는 투명 도전성 물질(ITO)로 구성된 것을 특징으로 하는 오믹 저항 측정용 패턴의 제조 방법.
  11. 다수의 신호라인 및 박막 트랜지스터가 형성된 표시영역과 상기 표시영역 밖에 위치하는 비표시 영역으로 구성된 박막 트랜지스터 기판에 있어서,
    상기 비표시 영역에 상기 박막 트랜지스터의 채널에 형성되는 오믹 저항을 측정하기 위한 오믹 저항 측정용 패턴이 형성되며,
    상기 오믹 저항 측정용 패턴은,
    기판;
    상기 기판을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴;
    상기 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 데이터 패턴; 및
    상기 데이터 패턴을 덮는 보호막을 포함하여 구성된 것을 특징으로 하는
    박막 트랜지스터 기판
  12. 삭제
  13. 제 11 항에 있어서,
    상기 데이터 패턴은,
    상기 반도체 패턴의 오믹 접촉층과 동일 패턴으로 중첩되게 형성되는 제 1 데이터 라인; 및
    상기 제 1 데이터 라인과 교차 형성되며 상기 활성층을 노출시키는 오픈홀이 형성된 제 2 데이터 라인으로 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 13 항에 있어서,
    상기 데이터 패턴은,
    외부로부터 구동전원을 인가받거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 14 항에 있어서,
    상기 패드부는,
    게이트 절연막 상에 상기 데이터 패턴과 동일 물질로 동시에 형성되는 하부 패드부; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 하부 패드부와 접속되는 상부 패드부를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  16. 제 15 항에 있어서,
    상기 패드부를 구성하는 상부 패드부는 투명 도전성 물질(ITO)로 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  17. 다수의 신호라인 및 박막 트랜지스터가 형성된 표시영역과 상기 표시영역 밖에 위치하는 비표시 영역으로 구성된 박막 트랜지스터 기판의 제조방법에 있어서,
    상기 비표시 영역에 상기 박막 트랜지스터의 채널에 형성되는 오믹 저항을 측정하기 위한 오믹 저항 측정용 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  18. 제 17 항에 있어서,
    상기 오믹 저항 측정용 패턴을 형성하는 단계는,
    기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 채널을 형성하는 활성층 및 오믹 접촉층으로 구성된 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 상호 교차된 형태로 형성되며 상기 활성층을 노출시키는 오픈홀을 갖는 데이터 패턴을 형성하는 단계; 및
    상기 데이터 패턴을 덮는 보호막을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  19. 제 18 항에 있어서,
    상기 데이터 패턴을 형성하는 단계는,
    상기 반도체 패턴의 오믹 접촉층과 동일 패턴으로 상호 중첩되는 제 1 데이터 라인을 형성하는 단계; 및
    상기 제 1 데이터 라인과 교차 형성되며 상기 활성층을 노출시키는 오픈홀을 갖는 제 2 데이터 라인을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  20. 제 19 항에 있어서,
    외부로부터 구동전원을 인가받거나 또는 채널 영역의 오믹 저항을 측정시에 이용되는 패드부를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  21. 제 20 항에 있어서,
    상기 패드부를 형성하는 단계는,
    상기 게이트 절연막 상에 상기 데이터 패턴과 동일 물질로 구성된 하부 패드부를 형성하는 단계 ; 및
    상기 보호막을 관통하는 콘택홀을 통해 상기 하부 패드부와 접속되는 상부 패드부를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  22. 제 21 항에 있어서,
    상기 패드부를 구성하는 상부 패드부는 투명 도전성 물질(ITO)로 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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