KR101127826B1 - 액정표시패널 및 그 제조방법 - Google Patents

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KR101127826B1 KR1020050050951A KR20050050951A KR101127826B1 KR 101127826 B1 KR101127826 B1 KR 101127826B1 KR 1020050050951 A KR1020050050951 A KR 1020050050951A KR 20050050951 A KR20050050951 A KR 20050050951A KR 101127826 B1 KR101127826 B1 KR 101127826B1
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Abstract

본 발명은 볼 스페이서의 이동을 방지할 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
본 발명의 액정표시패널은 상부기판과; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 웰(Well) 형상의 더미 소스/드레인전극패턴을 가지는 하부기판과; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 웰 형상의 더미 소스/드레인전극패턴 내부에 수용되는 볼 스페이서를 구비한다.

Description

액정표시패널 및 그 제조방법{LIQUID CRYSTAL DISPLAY PANNEL AND FABRICATING METHOD THEREOF}
도 1은 종래 액정표시패널을 나타내는 사시도.
도 2는 종래 칼라필터 기판과 박막 트랜지스터 기판 간의 셀 갭을 유지하는 볼 스페이서를 나타내는 단면도.
도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 박막 트랜지스터 기판을 포함하는 액정표시패널 나타내는 단면도.
도 5a 내지 5e는 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판의 제조방법을 단계적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 하부기판 2, 102 : 게이트라인
4, 104 : 데이터라인 6, 106 : 게이트 절연막
11, 111 : 상부기판 12, 112 : 칼라필터
13, 113 : 패턴 스페이서 14, 114 : 공통전극
18, 118 : 블랙 매트릭스 20, 120 : 스토리지 캐패시터
22, 122 : 화소전극 32, 132 : 게이트전극
34, 134 : 소스전극 36, 136 : 드레인전극
38, 138 : 활성층 40, 140 : 오믹 접촉층
135 : 더미 소스/드레인전극패턴 144 : 웰
145 : 더미 반도체패턴 148 : 컨택홀
본 발명은 액정표시패널 및 그 제조방법에 관한 것으로 특히, 볼 스페이서의 이동을 방지할 수 있는 액정표시패널 및 그 제조방법에 관한 것이다.
통상적으로, 액정표시패널(Liquid Crystal Display : LCD)은 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정표시패널은 도 1에 도시된 바와 같이 액정(16)을 사이에 두고 서로 대향하는 박막 트랜지스터 기판(70) 및 칼라필터 기판(80)을 구비한다.
칼라필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼라 구현을 위한 칼라필터(12)와, 화소전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라필터 어레이가 상부기판(11) 위에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2, 4)의 교차부에 형성된 박막 트랜지스터(30)와, 박막 트랜지스터(30)와 접속된 화소전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막 트랜지스터 어레이가 하부기판(1) 위에 형성된다.
도 2를 참조하면, 칼라필터 기판(80)과 박막 트랜지스터 기판(70)은 볼 스페이서(13)에 의해서 그 셀 갭이 유지되며, 볼 스페이서(13)는 잉크 젯(InkJet) 등을 이용하여 블랙 매트릭스(18)와 중첩되는 게이트라인(2) 또는 데이터라인(미도시) 위에 형성된다.
한편, 칼라필터 기판(80)과 박막 트랜지스터 기판(70)의 셀 갭 유지를 위한 볼 스페이서(13)는 구형의 형상으로 액정표시패널 내부에 형성됨에 따라, 외부로부터 액정표시패널에 가해지는 충격 특히, 칼라필터 기판(80)과 박막 트랜지스터 기판(70) 합착 후에 상부기판(11)과 하부기판(1)의 외부면에 편광판을 부착하는 공정 또는 신뢰성 테스트의 하나인 진동/충격 테스트에서 액정표시패널에 가해지는 충격에 의해 액정표시패널의 내부에서 쉽게 이동하는 단점이 있다.
이러한 볼 스페이서(13)의 이동은 액정(16)의 광투과율을 방해하여 빛샘을 발생시키며, 빛샘은 액정표시패널에 휘점을 발생시키는 불량의 원인이 된다.
또한, 볼 스페이서(13)가 외부로부터의 충격에 의하여 액정표시패널 내부를 이동하여 게이트라인(2) 또는 데이터라인 위가 아닌 화소전극(22) 위 즉, 액정표시패널의 표시영역에 위치하게 되는 경우 액정표시패널의 개구율 감소를 초래하게 된다는 단점이 있다.
따라서, 본 발명의 목적은 볼 스페이서의 이동을 방지할 수 있는 액정표시패널 및 그 제조방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 액정표시패널은 상부기판과; 상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 웰(Well) 형상의 더미 소스/드레인전극패턴을 가지는 하부기판과; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 웰 형상의 더미 소스/드레인전극패턴 내부에 수용되는 볼 스페이서를 구비한다.
상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질이다.
상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과; 상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비한다.
상기 더미 소스/드레인전극패턴 및 더미 반도체패턴은 동일패턴이다.
본 발명의 실시 예에 따른 액정표시패널의 제조방법은 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와; 상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 웰(Well) 형상의 더미 소스/드레인전극패턴을 형성하는 단계와; 상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와; 상기 하부기판과 대향되는 상부기판을 마련하는 단계와; 상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 웰 형상의 더미 소스/드레인전극패턴 내부에 수용되는 볼 스페이서 형성하는 단계와; 상기 상부기판과 하부기판을 합착하는 단계를 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 5e를 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도이며, 도 4는 도 3에 도시된 Ⅰ-Ⅰ’선을 따라 절취한 박막 트랜지스터 기판을 포함하는 액정표시패널을 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시 예에 따른 액정표시패널의 칼라필터 기판은 상부기판(111) 위에 게이트라인(102) 또는 데이터라인(104)과 대응되는 위치에 형성되어 셀 영역을 구획하는 블랙 매트릭스(118)와, 블랙 매트릭스(118)에 의해 구획된 셀 영역에 칼라 구현을 위한 칼라필터(112)와, 화소전극(122)과 수직전계를 이루는 공통전극(114)을 구비한다.
액정표시패널의 박막 트랜지스터(Thin Film Transister : 이하, “TFT”라 함) 기판은 하부기판(101) 위에 게이트 절연막(106)을 사이에 두고 교차하게 형성된 게이트라인(102) 및 데이터라인(104)과, 그들(102, 104)의 교차부마다 형성되는 TFT(130)와, 게이트라인(102) 및 데이터라인(104)의 교차구조로 마련된 셀 영역에 형성된 화소전극(122)을 구비한다. 그리고, TFT 기판은 화소전극(122)과 이전 게이트라인(102)의 중첩부에 형성되는 스토리지 캐패시터(120)를 구비한다.
TFT(130)는 게이트라인(102)의 게이트신호에 응답하여 데이터라인(104)의 화소신호를 화소전극(122)에 공급한다. 이를 위하여, TFT(130)는 게이트라인(102)에 접속된 게이트전극(132)과, 데이터라인(104)에 접속된 소스전극(134)과, 화소전극(122)에 접속된 드레인전극(136)과, 게이트전극(132)과 중첩되고 소스전극(134)과 드레인전극(136) 사이에 채널을 형성하는 활성층(138)을 구비한다. 이러한 활성층(138) 위에는 소스전극(134) 및 드레인전극(136)과 오믹 접촉을 위한 오믹 접촉층(140)이 더 형성된다.
또한, 액정표시패널은 칼라필터 기판과 박막 트랜지스터 기판의 셀 갭을 유지하는 볼 스페이서(113)를 더 구비한다. 이러한 볼 스페이서(113)는 잉크 젯(InkJet) 등을 이용하여 블랙 매트릭스(118)와 중첩되는 게이트라인(102) 위에 형성된다.
여기서, 본 발명의 실시 예에 따른 액정표시패널은 상부기판(111)과 하부기 판(101)의 합착 시에 볼 스페이서(113)가 형성되는 하부기판(101)의 게이트라인(102) 위에 볼 스페이서(113)의 이동을 방지하는 더미 반도체패턴(145) 및 더미 소스/드레인전극패턴(135)을 더 구비한다.
더미 반도체패턴(145) 및 더미 소스/드레인전극패턴(135)는 그 내부에 볼 스페이서(113)가 수용될 수 있는 공간을 가지는 웰(Well)(144) 형상으로 형성되며, 볼 스페이서(113)는 더미 반도체패턴(145) 및 더미 소스/드레인(135)의 내부 공간즉, 웰(144)에 수용되도록 형성된다. 이에 따라, 볼 스페이서(113)는 볼 스페이서(113)를 수용하는 더미 반도체패턴(145) 및 더미 소스/드레인전극패턴(135)에 의해 공정 중에 외부로부터 액정표시패널에 가해지는 충격에 의해 액정표시패널의 내부를 이동하지 않게 되며 이 결과, 볼 스페이서(113)의 이동에 의한 빛샘 및 액정표시패널의 개구율 감소를 방지할 수 있다.
이하, 본 발명의 실시 예에 따른 액정표시패널의 제조방법을 도 5a 내지 5e를 참조하여 설명하면 다음과 같다.
도 5a를 참조하면, 제1 마크스 공정을 이용하여 하부기판(101) 위에 게이트라인(102) 및 게이트전극(132)이 형성된다.
이를 상세히 설명하면, 하부기판(101) 위에 스퍼터링 방법 등의 증착방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트금속층이 패터닝됨으로써 게이트라인(102) 및 게이트전극(132)이 형성된다. 게이트금속층의 재료로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
이어, 게이트라인(102) 및 게이트전극(132)이 형성된 하부기판(101) 위에 게이트 절연막(106)이 전면도포되며, 도 5b에 도시된 바와 같이 제2 마스크 공정을 이용하여 게이트 절연막(106) 위에 활성층(138) 및 오믹 접촉층(140)과, 상부기판(111)과 하부기판(101)의 합착 시 볼 스페이서(113)가 위치하게 될 하부기판(101)의 게이트라인(102) 위에 볼 스페이서(113)의 이동을 방지하는 더미 반도체패턴(145)이 형성된다. 더미 반도체패턴(145)은 그 내부에 볼 스페이서(113)가 수용될 수 있는 공간을 가지는 웰(144) 형상으로 형성된다.
이를 상세히 하면, 게이트 절연막(112) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 제1 활성층, 제2 활성층이 순차적으로 형성된다. 그 다음, 제2 활성층 위에 포토레지스트막을 형성하고 제2 마스크를 이용하여 하부기판(101) 위에 포토레지스트패턴을 형성한다.
이러한 포토레지스트패턴을 마스크로 이용한 습식 식각 공정으로 활성층(138) 및 오믹 접촉층(140)과, 더미 반도체패턴(145)이 형성된다. 여기서, 제1 활성층으로는 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 활성층으로는 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다.
그런 다음, 활성층(138) 및 오믹 접촉층(140)과 더미 반도체패턴(145)이 형성된 하부기판(101) 위에 도 5c에 도시된 바와 같이 제3 마스크 공정을 이용하여 소스전극(134) 및 드레인전극(136)과 더미 반도체패턴(145)과 중첩되는 더미 소스/드레인전극패턴(135)이 형성된다.
이를 상세히 하면, 활성층(138) 및 오믹 접촉층(140)과 더미 반도체패턴 (145)이 형성된 하부기판(101) 위에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인금속층이 형성된다. 그 다음, 소스/드레인 금속층 위에 포토레지스트막을 형성하고 제3 마스크를 이용한 포토레지스트패턴을 형성한다.
이러한 포토레지스트패턴을 마스크로 이용한 습식 식각 공정으로 소스/드레인금속층이 패터닝됨으로써 데이터라인(104), 데이터라인(104)와 접속된 소스전극(134) 및 드레인전극(136)과, 더미 반도체패턴(145) 위에 더미 소스/드레인전극패턴(135)이 형성된다. 이어서, TFT(130)의 채널부의 소스전극(134) 및 드레인전극(136)과 오믹 접촉층(140)을 식각 공정으로 제거하여 TFT(130)의 채널부의 활성층(138)이 노출되어 소스전극(134)과 드레인전극(136)을 분리한다. 여기서, 소스/드레인금속층의 재료로는 몰리브덴(Mo), 구리(Cu), 등과 같은 금속이 이용된다.
이어서, 소스전극(134) 및 드레인전극(136)과 더미 소스/드레인전극패턴(145)이 형성된 하부기판(101) 위에 무기 절연물질 또는 유기절연물질이 전면 형성됨으로써 도 5d에 도시된 바와 같이 보호막(150)이 형성된다. 이 보호막(150)을 제4 마스크를 이용한 포토리쏘그래피 공정과 식각 공정으로 패터닝됨으로써 드레인전극(136)을 노출시키는 컨택홀(148)이 형성된다.
이후, 보호막(150)이 형성된 하부기판(101) 위에는 도 5e에 도시된 바와 같이 화소전극(122)이 형성된다.
이를 상세히 하면, 보호막(150)이 형성된 하부기판(101) 위에 스퍼터링 등의 증착방법으로 투명금속막과 포토레지스트막이 형성되며 이어서, 제5 마스크를 이용하여 화소전극(122)을 형성한다. 화소전극(122)은 컨택홀(148)을 통하여 노출된 드레인전극(136)과 접촉된다. 투명금속막의 재료로는 인듐 틴 옥사이드(Induim Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드 (Induim Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Induim Zinc Oxide : IZO) 중 어느 하나가 이용된다.
또한, 본 발명의 실시 예에 따른 액정표시패널의 제조 시 소스 및 드레인전극(134, 136)과, 더미 소스/드레인전극패턴(135)을 전술한 제2 마스크 공정에서 반투과 마스크를 이용하여 활성층(138), 오믹 접촉층(140) 및 더미 반도체패턴(145)과 동일패턴으로 함께 형성할 수 있으므로 본 발명의 액정표시패널은 4 마스크 공정을 이용한 제조도 가능하다.
상술한 바와 같이, 본 발명의 실시 예에 따른 액정표시패널 및 그 제조방법은 그 내부에 볼 스페이서를 수용할 수 있는 웰 형상의 더미 반도체패턴 및 더미 반도체패턴과 중첩되는 더미 소스/드레인전극패턴을 구비함으로써 액정표시패널의 내부에서 볼 스페이서가 이동하는 것을 방지할 수 있으며 이 결과, 볼 스페이서의 이동에 의한 빛샘 및 액정표시패널의 개구율 감소를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (7)

  1. 상부기판과;
    상기 상부기판과 대향되며 서로 교차되는 데이터라인 및 게이트라인, 상기 데이터라인 및 게이트라인의 교차로 마련되는 화소영역에 형성된 화소전극, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인에 접속되는 게이트전극 및 상기 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 형성되는 웰(Well) 형상의 더미 소스/드레인전극패턴을 가지는 하부기판과;
    상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 웰 형상의 더미 소스/드레인전극패턴 내부에 수용되는 볼 스페이서를 구비하는 것을 특징으로 하는 액정표시패널.
  2. 제 1 항에 있어서,
    상기 더미 소스/드레인전극패턴은 상기 소스전극 및 상기 드레인전극과 동일물질인 것을 특징으로 하는 액정표시패널.
  3. 제 1 항에 있어서,
    상기 소스전극 및 상기 드레인전극 아래에 형성되는 활성층 및 오믹 접촉층과;
    상기 활성층 및 오믹 접촉층과 동일물질로 상기 더미 소스/드레인전극패턴 아래에 형성되는 더미 반도체패턴을 더 구비하는 것을 특징으로 하는 액정표시패널.
  4. 제 3 항에 있어서,
    상기 더미 소스/드레인전극패턴 및 더미 반도체패턴은 동일패턴인 것을 특징으로 하는 액정표시패널.
  5. 게이트라인 및 상기 게이트라인과 접속되는 게이트전극을 형성하는 단계와;
    상기 게이트라인과 교차되는 데이터라인, 상기 데이터라인에 접속되는 소스전극, 상기 게이트라인과 데이터라인의 교차로 마련되는 화소영역에 형성될 화소전극에 접속되는 드레인전극, 상기 게이트라인 위에 웰(Well) 형상의 더미 소스/드레인전극패턴을 형성하는 단계와;
    상기 화소영역에 상기 화소전극을 형성하여 하부기판을 마련하는 단계와;
    상기 하부기판과 대향되는 상부기판을 마련하는 단계와;
    상기 상부기판과 상기 하부기판 사이의 갭을 유지하며 상기 웰 형상의 더미 소스/드레인전극패턴 내부에 수용되는 볼 스페이서 형성하는 단계와;
    상기 상부기판과 하부기판을 합착하는 단계를 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  6. 제 5 항에 있어서,
    상기 소스전극 및 상기 드레인전극 아래에 활성층 및 오믹 접촉층을 형성하는 단계와;
    상기 활성층 및 오믹 접촉층과 동일공정으로 상기 더미 소스/드레인전극패턴 아래에 더미 반도체패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시패널의 제조방법.
  7. 제 6 항에 있어서,
    상기 더미 소스/드레인전극패턴 및 더미 반도체패턴은 동일 마스크를 사용하여 형성하는 것을 특징으로 하는 액정표시패널의 제조방법.
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