KR101327843B1 - 액정표시장치 및 그 제조방법 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 61
- 229910052751 metal Inorganic materials 0.000 claims abstract description 97
- 239000002184 metal Substances 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000010409 thin film Substances 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 239000004065 semiconductor Substances 0.000 claims description 27
- 239000010408 film Substances 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 239000012780 transparent material Substances 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 102
- 230000000903 blocking effect Effects 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 241000220324 Pyrus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 210000002858 crystal cell Anatomy 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 235000021017 pears Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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Abstract
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 본 발명의 액정표시장치는 기판상에 수직으로 교차 배치되어 화소영역을 정의하는 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이터 라인의 교차영역에 형성되며, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터; 및 상기 화소영역 내에 형성된 화소전극을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 제 1 금속층, 제 2 금속층 및 제 3 금속층이 차례로 적층된 3중 구조로 형성되며, 상기 화소전극은 상기 화소영역까지 연장 형성된 상기 드레인 전극의 상기 제 1 금속층과 상기 제 2 금속층의 2중 구조로 형성된다.
박막트랜지스터, 화소전극
Description
도 1은 본 발명의 실시예에 따른 액정표시장치의 평면도.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 도 1의 Ⅰ-Ⅰ＇내지 Ⅲ-Ⅲ' 선상의 공정단면도.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 도 1의 Ⅰ-Ⅰ＇내지 Ⅲ-Ⅲ' 선상의 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
100 : 기판 113 : 게이트 전극
117 : 게이트 절연막 119 : 반도체층
130, 140 : 콘택홀 300 : 보호막
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히, 반도체층 형성 후 소스/드레인 전극을 형성하여 채널부에 회절노광을 하지 않음으로써, 오프커런트(Off Current)를 최소화할 수 있는 액정표시장치 및 그 제조방법에 관한 것이 다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
통상의 액정표시장치의 박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다.
이러한 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공 정을 줄인 4 마스크 공정이 대두되고 있다.
이러한 4 마스크 공정은 제 1 마스크로 게이트 라인 및 게이트 전극을 형성하고, 제 2 마스크로 데이터 라인, 소스/드레인 전극, 활성층 및 오믹콘택층을 포함하는 반도체층을 형성하고, 제 3 마스크로 보호막을 식각하여 콘택홀을 형성하고, 제 4 마스크로 투명전극 물질을 패터닝하여 화소전극을 형성한다.
이와 같이, 종래의 액정표시장치 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다.
그러나, 4마스크 공정에서의 반도체층 및 소스/드레인 전극을 동시에 형성하기 위해 채널부에 회절노광부를 갖는 회절 노광 마스크를 이용함으로써, 게이트 전극의 오픈시 발생하는 오프커런트(Off Current)가 증가하는 문제점이 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로 4 마스크 공정시 반도체층 형성 후 소스/드레인 전극을 따로 형성하여 채널부에 회절노광을 하지 않음으로써, 오프커런트를 최소화하는 액정표시장치 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명에 의한 액정표시장치는 기판상에 수직으로 교차 배치되어 화소를 정의하는 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차영역에 형성되어 있으며, 3중 구조로 형성된 소스/드레인 전 극을 포함하는 박막트랜지스터과, 상기 화소영역 내에 2중 구조로 형성된 화소전극을 포함하여 구성됨을 특징으로 한다.
상기와 같은 목적에 의한 본 발명에 의한 액정표시장치의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 반도체층을 형성하는 단계와, 상기 반도체층이 형성된 기판 상에 3중 구조의 소스/드레인 전극과 2중 구조의 화소전극을 형성하는 단계와, 상기 소스/드레인 전극과 화소전극이 형성된 기판 상에 보호막을 형성한 후, 화소전극을 노출하는 단계를 포함하여 이루어짐에 그 특징이 있다.
이와 같은 특징을 갖는 본 발명에 따른 액정표시장치 및 그 제조방법을 첨부된 도면을 참고하여 보다 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 액정표시장치의 박막트랜지스터 어레이 기판을 나타낸 평면도이고, 도 2j는 본 발명의 실시예에 따른 도 1의 Ⅰ-Ⅰ＇내지 Ⅲ-Ⅲ' 선상의 단면도이다.
도 1 및 도 2j에 도시한 바와 같이, 기판(100)상에 수직으로 교차 배치되어 화소를 정의하는 게이트 라인(111) 및 데이터 라인(135)과, 게이트 라인(111) 및 데이터 라인(135)의 교차부위에 배치된 박막트랜지스터(TFT)와, 박막트랜지스터(TFT)의 드레인 전극(B)에 오버랩되어 형성된 화소전극(C)과, 게이트 라인(111)에 접속되는 게이트 패드(E)와, 데이터 라인(135)에 접속되는 데이터 패드(D)를 구비한다.
박막트랜지스터(TFT)는 게이트 라인(111)에서 분기되는 게이트 전극(113)과, 게이트 전극(113)을 포함한 전면에 형성된 게이트 절연막(117), 게이트 절연막(117) 상에 게이트 전극(113)과 중첩되게 형성된 활성층(119b) 및 오믹콘택층(119a)을 포함하는 반도체층(119)과, 데이터 라인(135)에서 분기되어 반도체층(119) 양 끝에 각각 형성되는 제 1 금속층(121a, 121b)과, 상기 제 1 금속층(121a, 121b) 상에 투명물질로 형성된 제 2 금속층(123a, 123b)과, 상기 제 2 금속층(123a, 123b) 상에 제 1 금속층(121a, 121b)과 동일 물질로 형성된 제 3 금속층(125a, 125b)으로 형성된 소스/드레인 전극(A/B)으로 구성된다.
또한, 화소전극(C)은 박막트랜지스터의 드레인 전극(B)에 오버랩되어 소스/드레인 전극(A/B)의 제 1 금속층(121a, 121b) 또는 제 3 금속층(125a, 125b)과 동일 물질로 형성되는 제 1 금속층(121c)과, 상기 제 1 금속층(121c) 상에 상기 소스/드레인 전극(A/B)의 제 2 금속층(123a, 123b)과 동일물질의 2중 구조로 형성된다.
또한, 데이트 패드(D)는 데이터 라인(135)에 접속되어 2중 구조로 형성되며, 게이트 패드(E)는 게이트 라인(111)에 접속되어 게이트 하부 패드(115) 및 2중 구조의 게이트 상부 패드(121e, 123e)를 포함하여 형성된다.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 액정표시장치의 제조방법을 나타낸 도 1의 Ⅰ-Ⅰ＇내지 Ⅲ-Ⅲ' 선상의 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(100) 상에 게이트 전극(113) 및 게이트 하부 패드(115)를 포함하는 게이트 패턴이 형성된다.
게이트 패턴은 기판(100) 상에 스퍼터링 방법과 같은 공정을 통해 게이트 금 속층을 증착한 후, 제 1 마스크(도시되지 않음)를 이용한 포토리쏘그래피공정과 식각공정을 통해 게이트 금속층이 패터닝됨으로써 형성된다.
게이트 금속층으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
이어, 도 2b에 도시한 바와 같이, 게이트 전극이 형성된 기판(100)상에 게이트 절연막(117), 활성층(119b) 및 오믹콘택층(119a)을 순자척으로 증착한 후, 포토레지스트(Photoresist)를 도포한다.
게이트 절연막(117)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
포토레지스트 상부에 제 2 마스크(160)를 정렬한 후 노광 및 현상하여 포토레지스트 패턴(200a)을 형성한다.
제 2 마스크(160)는 포토레지스트 패턴(200a)이 이중 단차를 가지도록 하기 위한 회절마스크인데, 회절마스크는 반도체층(도시되지 않음)이 형성될 부분에서 빛을 차광하는 차광부(160a), 게이트 하부 패드(115) 부분에서 빛을 투과하는 투과부(160c), 나머지 부분에서 빛을 반만 투과하도록 슬릿들이 형성된 반투과부(160b)로 구성된다.
따라서, 상기 제 2 마스크(160)을 이용하여 형성된 포토레지스트 패턴(200a)은 차광부(160a)에 상응하는 포토레지스트는 그대로 남아있고, 투과부(160c)에 상응하는 포토레지스트는 전부 제거되며, 반투과부(160b)에 상응하는 포토레지스트는 차광부(160a)에 형성되는 것보다 더 얇은 두께의 포토레지스트가 형성된다. 이때, 상기 차광부(160a)에 상응하는 포토레지스트 패턴(200a)의 두께(1.3um)는 반투과부(160b)에 상응하는 포토레지스트 패턴(200a)의 두께(7000A~800A)의 1.5~2.5배로 형성된다.
다시 말해, 반도체층이 형성될 영역의 포토레지스트 패턴(200a)의 두께가 게이트 하부 패드(115)를 노출할 영역의 포토레지스트 패턴(200a)의 두께보다 더 두껍게 형성된다.
이어서, 도 2c에 도시한 바와 같이, 포토레지스트 패턴(200a)을 통해 게이트 하부 패드(115)를 노출하고, 게이트 전극 형성용 패턴(200b)를 형성한다.
게이트 하부 패드(115)는 포토레지스트 패턴(200a)을 마스크로 하여 게이트 하부 패드(115) 상부의 게이트 절연막(117)과, 오믹콘택층 (119a) 및 활성층(119b)을 식각함으로써 노출된다.
게이트 전극 형성용 패턴(200b)은 포토레지스트 패턴(200a)에 에싱(ashing)공정을 수행하여 게이트전극(113)에 상응하는 영역에만 형성된다.
이어서, 도 2d에 도시한 바와 같이, 게이트 전극 형성용 패턴(200b)을 마스크로 식각공정을 수행하여 게이트 절연막(117) 상에 오믹콘택층 (119a) 및 활성층(119b)을 포함하는 반도체층(119)을 형성한다.
반도체층(119)은 게이트 전극 형성용 패턴(200b)을 마스크로 하여 포토리쏘그래피 공정을 통해 오믹콘택층 (119a) 및 활성층(119b)이 식각됨으로써 게이트 절연막(117) 상에 게이트 전극(113)과 중첩되게 형성된다.
도 2e에 도시한 바와 같이, 반도체층(119)이 형성된 결과물 상에 제 1 금속 층/제 2 금속층/제 3 금속층(121, 123, 125)의 3중 구조로 소스/드레인 금속층을 형성한다.
제 1 금속층(121)은 Mo, Al, Cu, AlNd 등과 같은 물질 중 어느 하나를 사용하는 것을 특징으로 하며, 제 2 금속층(123)은 ITO, TO, IZO, AZO 등과 같은 투명물질 중 어느 하나를 사용하는 것을 특징으로하며, 제 3 금속층(125)은 제 1 금속층(121)과 동일한 물질로 형성되는 것을 특징으로 한다.
여기서, 제 1 금속층(121)은 200Å의 두께로 제 3 금속층(125)의 두께보다 얇게 형성되는 것을 특징으로 한다.
소스/드레인 금속층 상에 포토레지스트를 도포한 후, 포토레지스트 상부에 제 3 마스크(170)를 정렬한 후 노광 및 현상하여, 이중 단차를 갖는 포토레지스트 패턴(202a)을 형성한다.
제 3 마스크(170)는 도 2b의 제 2 마스크(160)와 같은 회절마스크인데, 회절마스크는 소스/드레인 전극이 형성될 부분에서 빛을 차광하는 차광부(170b), 화소영역부(PXL)와 데이터패드부(Data pad) 및 게이트 하부 패드(115) 부분에서 빛을 반만 투과하는 반투과부(170c), 나머지 부분에서 빛을 투과하도록 형성된 투과부(170a)로 구성된다.
제 3 마스크(170)을 이용하여 형성된 상기 포토 레지스트 패턴(202a)을 노광 및 현상하면, 차광부(170b)에 상응하는 포토레지스트는 그대로 남아있고, 투과부(170a)에 상응하는 포토레지스트는 전부 제거되며, 반투과부(170c)에 상응하는 포토레지스트는 차광부(170b)에 형성되는 것보다 더 얇은 두께의 포토레지스트가 형성된다. 이때, 상기 차광부(170a)에 상응하는 포토레지스트의 두께 (1.3um)는 반투과부(170b)에 상응하는 포토레지스트의 두께(7000A~800A)의 1.5~2.5배로 형성된다.
다시 말해, 소스/드레인 전극이 형성될 영역의 포토레지스트 패턴의 두께가 게이트 패드 및 데이터 패드와, 화소전극이 형성될 영역의 포토레지스트 패턴의 두께보다 더 두껍게 형성된다.
이어서, 도 2f에 도시한 바와 같이, 포토레지스트 패턴(202a)을 마스크로 소스/드레인 금속층을 식각하여, 소스/드레인 전극부(127/129)와, 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad)를 형성한다.
소스/드레인 금속층에 식각공정을 수행함으로써, 소스/드레인 전극부(127/129)의 분리 및 소스/드레인 전극부(127/129) 사이의 오믹콘택층(119a)은 제거된다.
이어서, 도 2g에 도시한 바와 같이, 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad) 상의 제 2 금속층들(123c, 123d, 123e)을 노출하고, 소스/드레인 전극부(127/129)상에 소스/드레인 전극 형성용 패턴(202b)을 형성한다.
화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad)는 포토레지스트 패턴(202a)에 에싱(ashing)공정을 수행하여 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad)상의 포토레지스트 패턴(202a)이 제거되고 소스/드레인 전극부(127/129) 상에만 소스/드레인 전극 형성용 패 턴(202b)이 형성된다.
소스/드레인 전극 형성용 패턴(202b)을 마스크로 하여 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad) 상의 제 3 금속층(125c, 125d, 125e)은 제거된다.
이와 같이, 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad) 상의 제 3 금속층(125c, 125d, 125e)이 제거됨으로써, 제 1 금속층(121c) 및 제 2 금속층(123c)의 2중 구조로 화소전극(C)과, 데이터 패드(D), 게이트 하부 패드(115) 및 게이트 상부 패드(121e, 123e)를 포함하는 게이트 패드(E)가 형성된다.
또한, 3중 구조의 소스/드레인 전극(A/B)이 형성된다.
이어서, 도 2h에 도시한 바와 같이, 소스/드레인 전극(A/B) 상의 소스/드레인 전극 형성용 패턴(202b)을 제거한다.
종래에는 4마스크 공정시 반도체층 및 소스/드레인 전극을 동시에 형성한 후, 회절마스크를 사용하여 채널부의 오믹콘택층을 제거하였다.
하지만, 상기와 같이 본 발명은 반도체층을 형성한 후, 별도의 마스크 공정을 통해 소스/드레인 전극을 따로 형성한후, 식각공정을 통해 채널부의 오믹콘택층을 제거한다.
이어서, 도 2i 및 도 2j에 도시한 바와 같이, 소스/드레인 전극 형성용 패턴(202b)이 제거된 결과물 상에 보호막(300)을 형성한다.
보호막(300) 상에 포토리쏘그래피 공정과 식각공정으로 화소전극(C)을 노출 하고, 데이터 패드(D) 및 게이터 패드(E)의 제 2 금속층(123d, 123e)를 노출하는 제 1 및 제 2 콘택홀(130, 140)을 형성한다.
보호막(300)의 재료로는 게이트 절연막(115)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3a 내지 도 3f는 본 발명의 제 2 실시예에 따른 제 3 및 제 4 마스크를 이용한 도 1의 Ⅰ-Ⅰ＇내지 Ⅲ-Ⅲ' 선상의 공정단면도이다. 본 발명의 제 2 실시예에서의 제 1 및 제 2 마스크를 이용한 공정단면도는 제 1 실시예와 같다.
도 3a에 도시된 바와 같이, 제 1 실시예의 도 2a 내지 도 2d의 공정을 통해 형성된 결과물 상에 제 1 금속층/제 2 금속층/제 3 금속층(121, 123, 125)의 3중 구조로 소스/드레인 금속층을 형성한다.
제 1 금속층(121)은 Mo, Al, Cu, AlNd 등과 같은 물질 중 어느 하나를 사용하는 것을 특징으로 하며, 제 2 금속층(123)은 ITO, TO, IZO, AZO 등과 같은 투명물질 중 어느 하나를 사용하는 것을 특징으로하며, 제 3 금속층(125)은 제 1 금속층(121)과 동일한 물질로 형성되는 것을 특징으로 한다.
여기서, 제 1 금속층(121)은 200Å의 두께로 제 3 금속층(125)의 두께보다 얇게 형성되는 것을 특징으로 한다.
소스/드레인 금속층 상에 포토레지스트를 도포한 후, 포토레지스트 상부에 제 3 마스크(170)를 정렬한 후 노광 및 현상하여, 이중 단차를 갖는 포토레지스트 패턴(202a)을 형성한다.
제 3 마스크(170)는 도 2b의 제 2 마스크(160)와 같은 회절마스크이며, 회절마스크는 소스/드레인 전극이 형성될 부분과, 데이터패드부(Data pad) 및 게이트 하부 패드(115) 부분에서 빛을 차광하는 차광부(170b), 화소영역부(PXL)에서 빛을 반만 투과하는 반투과부(170c), 나머지 부분에서 빛을 투과하도록 형성된 투과부(170a)로 구성된다.
제 3 마스크(170)을 이용하여 형성된 상기 포토레지스트 패턴(202a)은 차광부(170b)에 상응하는 포토레지스트는 그대로 남아있고, 투과부(170a)에 상응하는 포토레지스트는 전부 제거되며, 반투과부(170c)에 상응하는 포토레지스트는 차광부(170b)에 형성되는 것보다 더 얇은 두께를 갖는다. 이 때, 상기 차광부(170b)에 상응하는 포토레지스트 패턴(202a)의 두께(1.3um)는 반투과부(170c)에 상응하는 포토레지스트 패턴(202a)의 두께(7000A~800A)의 1.5~2.5배로 형성된다.
이어서, 도 3b에 도시한 바와 같이, 포토레지스트 패턴(202a)을 마스크로 소스/드레인 금속층을 식각하여, 소스/드레인 전극부(127/129)와, 화소영역부(PXL)와, 데이터 패드부(Data Pad) 및 게이트 패드부(Gate Pad)를 형성한다.
소스/드레인 금속층에 식각공정을 수행함으로써, 소스/드레인 전극부(127/129)의 분리 및 소스/드레인 전극부(127/129) 사이의 오믹콘택층(119a)은 제거된다.
이어서, 도 3c에 도시한 바와 같이, 포토 레지스트 패턴(202a)을 애싱하여, 화소영역부(PXL)의 제 3 금속층(125c)을 노출시키도록 소스/드레인 전극부(127/129) 상에 소스/드레인 전극 형성용 패턴(202b)을 형성한다. 동시에, 데이터 패드부(Data Pad) 상에 데이터 패드 형성용 패턴(202c) 및 게이트 패드부(Gate Pad) 상에 게이트 패드 형성용 패턴(202d)을 형성한다.
소스/드레인 전극 형성용 패턴(202b), 데이터 패드 형성용 패턴(202c) 및 게이트 패드 형성용 패턴(202d)을 마스크로 하여 화소영역부(PXL)의 제 3 금속층(125c)은 제거된다.
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이와 같이, 화소영역부(PXL)의 제 3 금속층(125c)이 제거됨으로써, 제 1 금속층(121c) 및 제 2 금속층(123c)의 2중 구조로 화소전극(C)이 형성된다.
또한, 3중 구조의 소스/드레인 전극(A/B) 및 데이터 패드(D)가 형성되고, 게이트 하부 패드(115)와 게이트 상부 패드(121e, 123e, 125e)를 포함하는 게이트 패드(E)가 형성된다.
이어서, 도 3d에 도시한 바와 같이, 소스/드레인 전극 형성용 패턴(202b), 데이터 패드 형성용 패턴(202c) 및 게이트 패드 형성용 패턴(202d)을 제거한다.
종래에는 4마스크 공정시 반도체층 및 소스/드레인 전극을 동시에 형성한 후, 회절마스크를 사용하여 채널부의 오믹콘택층을 제거하였다.
하지만, 상기와 같이 본 발명은 반도체층을 형성한 후, 별도의 마스크 공정을 통해 소스/드레인 전극을 따로 형성한 후, 식각공정을 통해 채널부의 오믹콘택층을 제거한다.
이어서, 도 3e 및 도 3f에 도시된 바와 같이, 소스/드레인 전극 형성용 패턴(202b), 데이터 패드 형성용 패턴(202c) 및 게이트 패드 형성용 패턴(202d)이 제거된 결과물 상에 보호막(300)을 형성한다.
보호막(300) 상에 포토리쏘그래피 공정과 식각공정으로 화소전극(C)을 노출하고, 데이터 패드(D) 및 게이트 패드(E)의 제 2 금속층(123d, 123e)를 노출하는 제 1 및 제 2 콘택홀(130, 140)을 형성한다.
보호막(300)의 재료로는 게이트 절연막(115)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
이로써, 본 발명의 액정표시장치의 제조공정을 완료한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같이, 본 발명에 의한 액정표시장치 및 그의 제조방법은 다음과 같은 효과가 있다.
4 마스크 공정시 반도체층 형성 후 소스/드레인 전극을 따로 형성하여 채널부에 회절노광을 하지 않음으로써, 오프커런트(Off Current)를 최소화하는 효과가 있다.
Claims (21)
- 기판상에 수직으로 교차 배치되어 화소영역을 정의하는 게이트 라인 및 데이터 라인;상기 게이트 라인과 데이터 라인의 교차영역에 형성되며, 소스 전극 및 드레인 전극을 포함하는 박막트랜지스터; 및상기 화소영역 내에 형성된 화소전극을 포함하며,상기 소스 전극 및 상기 드레인 전극은 제 1 금속층, 제 2 금속층 및 제 3 금속층이 차례로 적층된 3중 구조로 형성되며,상기 화소전극은 상기 화소영역까지 연장 형성된 상기 드레인 전극의 상기 제 1 금속층과 상기 제 2 금속층의 2중 구조로 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 제 1 금속층과 상기 제 3 금속층은 서로 동일 물질로 형성되며, 상기 제 2 금속층은 투명물질로 형성된 것을 특징으로 하는 액정표시장치.
- 제 2 항에 있어서,상기 제 1 금속층은 상기 제 3 금속층의 두께보다 얇게 형성되는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 게이트 라인과 동일물질로 형성되는 게이트 하부 패드 상에 두 층으로 형성된 게이트 상부 패드를 포함하는 게이트 패드와,상기 두 층으로 형성된 데이터 패드를 더 포함하는 것을 특징으로 하는 액정표시장치.
- 제 2 항 또는 제 5 항에 있어서,상기 데이터 패드 및 게이트 상부 패드는 상기 화소전극과 동일 층에 형성되며, 상기 제 1 금속층 및 상기 제 2 금속층이 차례로 적층된 구조인 것을 특징으로 하는 액정표시장치.
- 제 1 마스크를 이용하여 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하고, 제 2 마스크를 이용하여 상기 게이트 절연막 상에 반도체층을 형성하는 단계;제 3 마스크를 이용하여 상기 반도체층이 형성된 상기 기판 상에 소스 전극, 드레인 전극 및 화소전극을 형성하는 단계; 및제 4 마스크를 이용하여 상기 소스 전극 및 드레인 전극과 상기 화소전극이 형성된 상기 기판 상에 상기 화소전극을 노출시키는 보호막을 형성하는 단계를 포함하며,상기 소스 전극 및 상기 드레인 전극은 제 1 금속층, 제 2 금속층 및 제 3 금속층이 차례로 적층된 3중 구조로 형성하고,상기 화소전극은 화소영역까지 연장 형성된 상기 드레인 전극의 상기 제 1 금속층과 상기 제 2 금속층의 2중 구조로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서,상기 기판상에 게이트 전극을 형성하는 단계는,게이트 하부 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 8 항에 있어서,상기 반도체층이 형성된 상기 기판 상에 제 1 금속층, 제 2 금속층 및 제 3 금속층이 차례로 적층된 3중 구조의 소스 전극 및 드레인 전극과 상기 제 1 금속층과 상기 제 2 금속층이 차례로 적층된 2중 구조의 화소전극을 형성하는 단계는,데이터 패드 및 상기 게이트 하부 패드와 연결되는 게이트 상부 패드를 포함하는 게이트 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 8 항에 있어서,상기 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 반도체층을 형성하는 단계는,상기 게이트 절연막이 형성된 상기 기판 상에 활성층 및 오믹콘택층을 형성한 후, 포토리쏘그래피공정을 수행하여, 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 식각하여, 상기 게이트 하부 패드를 노출하는 단계와,상기 포토레지스트 패턴에 에싱공정을 수행하고, 애싱된 상기 포토레지스트 패턴을 마스크로 식각하여, 상기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 10 항에 있어서,상기 포토레지스트 패턴은 상기 반도체층이 형성된 영역의 두께가 상기 게이트 하부 패드를 노출하는 영역의 두께보다 더 두꺼운 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서,상기 반도체층이 형성된 상기 기판 상에 제 1 금속층, 제 2 금속층 및 제 3 금속층이 차례로 적층된 3중 구조의 소스 전극 및 드레인 전극과 상기 제 1 금속층과 상기 제 2 금속층이 차례로 적층된 2중 구조의 화소전극을 형성하는 단계는,상기 반도체층이 형성된 상기 기판 상에 상기 제 1 금속층, 상기 제 2 금속층 및 상기 제 3 금속층을 차례로 적층하고, 상기 제 3 금속층 상에 포토리쏘그래피공정을 수행하여 포토레지스트 패턴을 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 이용하여, 상기 제 1 금속층, 상기 제 2 금속층 및 상기 제 3 금속층을 식각하여 3중 구조의 상기 소스 전극과 상기 3중 구조의 드레인 전극, 3중 구조의 게이트 패드부 및 3중 구조의 데이터 패드부를 형성하는 단계와,상기 포토레지스트 패턴에 에싱공정을 수행하고 애싱된 상기 포토레지스트 패턴을 마스크로 이용하여, 상기 화소전극, 상기 데이터 패드 및 상기 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 12 항에 있어서,상기 포토레지스트 패턴은 상기 소스 전극 및 드레인 전극이 형성된 영역의 두께가 상기 화소전극이 형성된 영역의 두께보다 더 두꺼운 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 12 항에 있어서,상기 게이트 패드 상부 전극 및 상기 데이터 패드는 2중 구조인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 12 항에 있어서,상기 게이트 패드 상부 전극 및 상기 데이터 패드는 3중 구조인 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 14 항에 있어서,상기 포토레지스트 패턴은 상기 소스/드레인 전극이 형성된 영역의 두께가 상기 데이터 패드부 및 게이트 패드부가 형성된 영역의 두께보다 더 두꺼운 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 15 항에 있어서,상기 포토레지스트 패턴은 상기 소스/드레인 전극이 형성된 영역의 두께와 상기 데이터 패드부 및 게이트 패드부가 형성된 영역의 두께가 동일한 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 9 항에 있어서,상기 소스/드레인 전극과 화소전극이 형성된 기판 상에 보호막을 형성한 후, 화소전극을 노출하는 단계는,상기 게이트 패드 및 상기 데이터 패드를 노출하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 7 항에 있어서,상기 제 1 금속층과 상기 제 3 금속층은 서로 동일 물질로 형성되며, 상기 제 2 금속층은 투명물질로 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 11 항에 있어서,상기 제 1 금속층은 제 3 금속층의 두께보다 얇게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137623A KR101327843B1 (ko) | 2006-12-29 | 2006-12-29 | 액정표시장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137623A KR101327843B1 (ko) | 2006-12-29 | 2006-12-29 | 액정표시장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080062170A KR20080062170A (ko) | 2008-07-03 |
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Family
ID=39814329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101327843B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102023126B1 (ko) * | 2010-07-05 | 2019-09-20 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조방법 |
| KR102078022B1 (ko) * | 2012-12-27 | 2020-02-17 | 엘지디스플레이 주식회사 | 양 방향 표시형 유기전계 발광소자 및 이의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0850310A (ja) * | 1995-09-06 | 1996-02-20 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| KR20010113266A (ko) * | 2000-06-19 | 2001-12-28 | 구본준, 론 위라하디락사 | 액정표시장치 어레이기판 및 그의 제조방법 |
| KR20060118193A (ko) * | 2005-05-16 | 2006-11-23 | 삼성전자주식회사 | 액정표시장치 및 이의 제조 방법 |
-
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- 2006-12-29 KR KR1020060137623A patent/KR101327843B1/ko active IP Right Grant
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| KR20010113266A (ko) * | 2000-06-19 | 2001-12-28 | 구본준, 론 위라하디락사 | 액정표시장치 어레이기판 및 그의 제조방법 |
| KR20060118193A (ko) * | 2005-05-16 | 2006-11-23 | 삼성전자주식회사 | 액정표시장치 및 이의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR20080062170A (ko) | 2008-07-03 |
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| Date | Code | Title | Description |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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Payment date: 20171016 Year of fee payment: 5 |
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