JP2024046114A - 半導体装置 - Google Patents

Abstract

【課題】双方向スイッチに応用できる窒化物半導体素子を含む半導体装置を提供する。【解決手段】実施形態の半導体装置は、導電性のマウントベッドと、その上に形成された半導体基板と、第１窒化物半導体層と、第２窒化物半導体層と、第１主電極と、第２主電極と、第１ゲート電極と、第２ゲート電極と、を含む窒化物半導体素子と、前記マウントベッドに電気的に接続された第１アノード電極と、前記第１主電極に電気的に接続された第１カソード電極と、を含む第１ダイオードと、前記マウントベッドに電気的に接続された第２アノード電極と、前記第２主電極に電気的に接続された第２カソード電極と、を含む第２ダイオードと、を備える。【選択図】図１

Description

実施形態は、半導体装置に関する。

ヘテロ接合を有するＧａＮ等の窒化物半導体を用いた窒化物半導体装置は、Ｓｉを用いた半導体装置に比べ、高耐圧、低オン抵抗、高速動作を実現することができる。

但し、ソース・ドレイン・ゲートが同一面上に形成される横型窒化物半導体装置は、双方向に電流を流せる利点があるが、ドレイン－ソース間に高電圧が印加されると、出力できるドレイン電流が変動し、オン抵抗が上昇するなどの特性低下を引き起こす電流コラプス現象を生じることが知られている。

電流コラプス現象を回避するために、また、信頼性を確保するために、窒化物半導体装置の裏面をソース電位と同電位にすることが一般的であるが、チャネルが形成される窒化物半導体層を高電圧が印加されるドレイン電極に印加される電圧よりも低い電圧に維持する必要がある。このような制約の下では、窒化物半導体装置を双方向スイッチに応用することが困難である。

特開２０１３－０４２２７０号公報 特開２０１１－１４２２６５号公報 特許第６１１３５４２号公報

実施形態の目的は、双方向スイッチに応用できる窒化物半導体素子を含む半導体装置を提供することである。

実施形態に係る半導体装置は、導電性のマウントベッドと、前記マウントベッド上に形成された半導体基板と、前記半導体基板上に形成された第１窒化物半導体層と、前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、前記第２窒化物半導体層上に設けられた第１主電極と、前記第２窒化物半導体層上に設けられ、前記第１主電極から離隔して設けられた第２主電極と、前記第２窒化物半導体層上で、前記第１主電極と前記第２主電極との間に設けられた第１ゲート電極と、前記第２窒化物半導体層上で、前記第１ゲート電極と前記第２主電極との間に設けられた第２ゲート電極と、を含む窒化物半導体素子と、前記マウントベッドに電気的に接続された第１アノード電極と、前記第１主電極に電気的に接続された第１カソード電極と、を含む第１ダイオードと、前記マウントベッドに電気的に接続された第２アノード電極と、前記第２主電極に電気的に接続された第２カソード電極と、を含む第２ダイオードと、を備える。

図１は、第１の実施形態に係る半導体装置を例示する模式図である。 図２は、第１の実施形態に係る半導体装置を例示する平面図である。 図３は、第１の実施形態に係る半導体装置を例示する側面図である。 図４は、第１の実施形態に係る半導体装置の使用方法を説明するための回路図の例である。 図５は、第２の実施形態に係る半導体装置を例示する模式図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して詳細な説明を適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式図である。
図１に示すように、本実施形態に係る半導体装置１００は、窒化物半導体素子１０と、第１ダイオード３０ａと、第２ダイオード３０ｂと、第１半導体素子４０ａと、第２半導体素子４０ｂと、を備える。
図１では、窒化物半導体素子１０の構成を説明するために、模式的な断面図を示している。また、図１では、窒化物半導体素子１０、第１ダイオード３０ａ、第２ダイオード３０ｂ、第１半導体素子４０ａおよび第２半導体素子４０ｂの相互の電気的な接続関係を示している。

窒化物半導体素子１０は、基板１１と、第１窒化物半導体層１２と、第２窒化物半導体層１３と、第１ＳＤ電極（第１主電極）１５ａと、第２ＳＤ電極（第２主電極）１５ｂと、第１ゲート電極１７ａと、第２ゲート電極１７ｂと、を含む。第１窒化物半導体層１２は、基板１１上に設けられている。基板１１は、導電性を有する。基板１１は、この例では、低抵抗のＳｉ基板である。第２窒化物半導体層１３は、第１窒化物半導体層１２上に設けられている。基板１１は、導電性の第１マウントベッド（マウントベッド）２０上に形成されている。

第１窒化物半導体層１２および第２窒化物半導体層１３は、ヘテロ接合を介して積層されている。第１窒化物半導体層１２および第２窒化物半導体層１３は、異なる格子定数を有する。第２窒化物半導体層１３の窒化物半導体のバンドギャップは、第１窒化物半導体層１２の窒化物半導体のバンドギャップよりも広い。そのため、第１窒化物半導体層１２のヘテロ接合の近傍には、２次元電子ガスが誘起される。２次元電子ガスは、窒化物半導体素子１０の高い移動度を有する電子のチャネルとして機能する。第１窒化物半導体層１２は、たとえばアンドープのＧａＮ層である。第２窒化物半導体層１３は、たとえば、ＡｌＧａＮ層である。なお、ＡｌＧａＮ層の下層にＡｌＮ層を形成する場合もある。

第１ＳＤ電極１５ａおよび第２ＳＤ電極１５ｂは、第１窒化物半導体層１２上に設けられる。第１ＳＤ電極１５ａおよび第２ＳＤ電極１５ｂは、第１窒化物半導体層１２上で離隔して設けられている。第１ＳＤ電極１５ａおよび第２ＳＤ電極１５ｂは、第１窒化物半導体層１２と接続されている。

第１ＳＤ電極１５ａおよび第２ＳＤ電極１５ｂは、第２窒化物半導体層１３とも接続されている。この例では、第１ＳＤ電極１５ａと第２窒化物半導体層１３との接続は、第１ＳＤ電極１５ａの側面と第２窒化物半導体層１３の側面との接合により実現される。第２ＳＤ電極１５ｂと第２窒化物半導体層１３との接続は、第２ＳＤ電極１５ａの側面と第２窒化物半導体層１３の側面との接合により実現される。

第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、第２窒化物半導体層１３上に設けられた絶縁膜１４上に設けられている。第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、絶縁膜１４上で離隔して設けられている。第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、第１ＳＤ電極１５ａと第２ＳＤ電極１５ｂとの間に設けられている。また、第１ゲート電極１７ａは、第２ゲート電極１７ｂと第１ＳＤ電極１５ａとの間に設けられている。第２ゲート電極１７ｂは、第２ＳＤ電極１５ｂと第１ゲート電極１７ａとの間に設けられている。

第１ＳＤ電極１５ａと第１ゲート電極１７ａの間の距離は、第２ＳＤ電極１５ｂと第２ゲート電極１７ｂとの間の距離とほぼ同じである。第１ゲート電極１７ａと第２ゲート電極１７ｂとの間の距離は、第１ＳＤ電極１５ａと第１ゲート電極１７ａの間の距離よりも長い。第１ゲート電極１７ａと第２ゲート電極１７ｂとの間の距離は、第２ＳＤ電極１５ｂと第２ゲート電極１７ｂとの間の距離よりも長い。

窒化物半導体素子１０は、ノーマリーオン形のＨＥＭＴである。第１窒化物半導体層１２に形成される２次元電子ガスによるチャネルは、第１ゲート電極１７ａと第１ＳＤ電極１５ａとの間に第１しきい値電圧よりも低い電圧を印加することによって、遮断される。

第１しきい値電圧は、第１ＳＤ電極１５ａに印加される電圧を基準にした場合に、第１ゲート電極１７ａに印加される電圧として定義される。第１しきい値電圧は、第１ＳＤ電極１５ａに印加される電圧に対して負の電圧値である。

また、２次元電子ガスによるチャネルは、第２ゲート電極１７ｂと第２ＳＤ電極１５ｂとの間に第２しきい値電圧よりも低い電圧を印加することによって、遮断される。第２しきい値電圧は、第２ＳＤ電極１５ｂに印加される電圧を基準にした場合に、第２ゲート電極１７ｂに印加される電圧として定義される。第２しきい値電圧は、第２ＳＤ電極１５ｂに印加される電圧に対して負の電圧値である。第２しきい値電圧は、第１しきい値電圧とほぼ等しい。

窒化物半導体素子１０は、第１ゲート電極１７ａと第１ＳＤ電極１５ａとの間に第１しきい値電圧以上の電圧を印加し、かつ、第２ゲート電極１７ｂと第２ＳＤ電極１５ｂとの間に第２しきい値電圧以上の電圧を印加することによって、オン状態となる。窒化物半導体素子１０のオン状態は、第１ＳＤ電極１５ａから第２ＳＤ電極１５ｂに向かって電流が流れる状態、または、第２ＳＤ電極１５ｂから第１ＳＤ電極１５ａに向かって電流が流れる状態である。

本実施形態に係る半導体装置１００では、第１ダイオード３０ａのアノード電極３１ａを第１マウントベッド２０を介して基板１１に電気的に接続し、カソード電極３２ａを第１ＳＤ電極１５ａに電気的に接続する。また、半導体装置１００では、第２ダイオード３０ｂのアノード電極３１ｂを第１マウントベッド２０を介して基板１１に電気的に接続し、カソード電極３２ｂを第２ＳＤ電極に電気的に接続する。このようにすることによって、第２半導体素子４０ｂがオン状態で、第１ＳＤ電極１５ａに印加される電圧が第２ＳＤ電極１５ｂに印加される電圧よりも高い場合には、第２ダイオード３０ｂがオンし、第１ダイオード３０ａがオフとなり、基板１１と第２ＳＤ電極１５ｂがほぼ同電位となる。この場合、第１ＳＤ電極１５ａから第２ＳＤ電極１５ｂ方向に電流が流れる低オン抵抗で高耐圧なスイッチデバイスとして機能する。また、第１半導体素子４０ａがオン状態で、第２ＳＤ電極１５ｂに印加される電圧が第１ＳＤ電極１５ａに印加される電圧よりも高い場合には、第１ダイオード３０ａがオンし、第２ダイオード３０ｂがオフとなり、基板１１と第１ＳＤ電極１５ａがほぼ同電位となる。この場合、第２ＳＤ電極１５ｂから第１ＳＤ電極１５ａ方向に電流が流れる低オン抵抗で高耐圧なスイッチデバイスとして機能する。つまり、本実施形態に係る半導体装置１００は、低いオン抵抗で高耐圧な双方向スイッチデバイスとして機能させることができる。

窒化物半導体素子１０は、第１ゲート電極１７ａと第１ＳＤ電極１５ａとの間に第１しきい値電圧よりも低い電圧を印加し、または、第２ゲート電極１７ｂと第２ＳＤ電極１５ｂとの間に第２しきい値電圧よりも低い電圧を印加することによって、オフ状態となる。窒化物半導体素子１０のオフ状態は、第１ＳＤ電極１５ａと第２ＳＤ電極１５ｂとの間に流れる電流がオン状態で流れる電流に比べて十分小さく、遮断された状態である。

窒化物半導体素子１０は、第１マウントベッド２０上に設けられている。第１マウントベッド２０は、Ｃｕ等の金属材料を含む高導電性の板状の部材である。基板１１は、第１マウントベッド２０とオーミック接続されている。

窒化物半導体素子１０は、第１電源端子１６ａ、第２電源端子１６ｂ、第１制御端子１８ａおよび第２制御端子１８ｂを含む。第１電源端子１６ａは、第１ＳＤ電極１５ａに電気的に接続されている。第２電源端子１６ｂは、第２ＳＤ電極１５ｂに電気的に接続されている。第１制御端子１８ａは、第１ゲート電極１７ａに電気的に接続されている。第２制御端子１８ｂは、第２ゲート電極１７ｂに電気的に接続されている。第１ＳＤ電極１５ａ、第２ＳＤ電極１５ｂ、第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、第１電源端子１６ａ、第２電源端子１６ｂ、第１制御端子１８ａおよび第２制御端子１８ｂをそれぞれ介して外部回路に電気的に接続される。

第１ダイオード３０ａのアノード電極（第１アノード電極）３１ａは、第１マウントベッド２０と電気的に接続されている。第１ダイオード３０ａのカソード電極（第１カソード電極）３２ａは、第１半導体素子４０ａのドレイン電極（第１ドレイン電極）４１ａに電気的に接続されている。第２ダイオード３０ｂのアノード電極（第２アノード電極）３１ｂは、第１マウントベッド２０と電気的に接続されている。第２ダイオード３０ｂのカソード電極（第２カソード電極）３２ｂは、第２半導体素子４０ｂのドレイン電極（第２ドレイン電極）４１ｂに電気的に接続されている。第１ダイオード３０ａおよび第２ダイオード３０ｂは、たとえばＳｉダイオードである。第１ダイオード３０ａおよび第２ダイオード３０ｂは、カソード－アノード間の耐圧が、窒化物半導体素子１０の第１ＳＤ電極１５ａと第２ＳＤ電極１５ｂとの間の耐圧以上であれば、Ｓｉダイオードに限らず、他の半導体材料で形成されたダイオードやショットキバリアダイオードであってもよい。

第１半導体素子４０ａのソース電極４２ａは、第１ＳＤ電極１５ａに電気的に接続されている。第１半導体素子４０ａのゲート電極は、ゲート端子４３ａに電気的に接続されている。第２半導体素子４０ｂのソース電極４２ｂは、第２ＳＤ電極１５ｂに電気的に接続されている。第２半導体素子４０ｂにゲート電極は、ゲート端子４３ｂに電気的に接続されている。第１半導体素子４０ａおよび第２半導体素子４０ｂは、ｐチャネルのノーマリーオフ形のスイッチ素子である。第１半導体素子４０ａおよび第２半導体素子４０ｂは、たとえば、Ｓｉで形成されたｐチャネルのＭＯＳＦＥＴである。

第１半導体素子４０ａは、負のしきい値電圧を有する。ｐチャネルのＭＯＳＦＥＴにおいて、負のしきい値電圧は、ゲート電極に印加される電圧がソース電極に印加される電圧に対して負の電圧である。第２半導体素子４０ｂも第１半導体素子４０ａと同様に、ｐチャネルのＭＯＳＦＥＴであり、負のしきい値電圧を有する。ｐチャネルのＭＯＳＦＥＴは、ゲート電極とソース電極との間に、しきい値電圧よりも低い電圧を印加することによって、オンする。ｐチャネルのＭＯＳＦＥＴは、ゲート電極とソース電極との間に、しきい値電圧以上の電圧を印加することによって、オフする。第１半導体素子４０ａのしきい値電圧と、第２半導体素子４０ｂのしきい値電圧とは、ほぼ等しいことが好ましい。後述する使用方法によれば、これらのしきい値の絶対値は、図４に示す電源電圧ＶＤＤよりも十分に小さければ、等しくなくてもよい。

第１ダイオード３０ａのカソード電極３２ａおよび第１半導体素子４０ａのドレイン電極４１ａは、電気的に第１出力端子７０ａに接続されている。第２ダイオード３０ｂのカソード電極３２ｂおよび第２半導体素子４０ｂのドレイン電極４１ｂは、第２出力端子７０ｂに電気的に接続されている。

図２は、第１の実施形態に係る半導体装置を例示する平面図である。
図３は、第１の実施形態に係る半導体装置を例示する側面図である。
本実施形態に係る半導体装置１００の構成を説明するに際して、ＸＹＺ座標軸を用いることがある。ＸＹＺ座標軸は、以下のように定義される。図２および図３に示すように、第１マウントベッド２０は、ほぼ長方形の板状の部材である。第１マウントベッド２０は、面２１ａを有する。窒化物半導体素子１０は、面２１ａ上に設けられている。ＸＹ平面は、面２１ａに平行な面である。Ｘ軸は、第１マウントベッド２０の長辺に平行な軸である。Ｙ軸は、第１マウントベッド２０の短辺に平行な軸である。Ｚ軸は、Ｘ軸およびＹ軸に垂直な軸である。Ｚ軸は、面２１ａの反対側の面から面２１ａに向かう方向を正方向とする。なお、Ｚ軸の正方向から見ることを、平面視または上面視ということがある。図３は、ＹＺ平面に対向し、Ｘ軸の正方向に向かって見た側面図である。

図２に示すように、この例では、窒化物半導体素子１０の平面視での外周は、ほぼ長方形の形状を有する。窒化物半導体素子１０の平面視での外周の形状は、長方形に限らず、正方形であってもよい。窒化物半導体素子１０の平面視での外周は、Ｘ軸にほぼ平行な長辺を有する。窒化物半導体素子１０の平面視での外周は、Ｙ軸にほぼ平行な短辺を有する。

第１ＳＤ電極１５ａは、第１電極１５ａ１と第２電極１５ａ２とを含む。第１電極１５ａ１は、Ｙ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。この例では、３個の第１電極１５ａ１が設けられている。３個の第１電極１５ａ１のそれぞれは、Ｙ軸にほぼ平行な長辺を有する。３個の第１電極１５ａ１は、Ｘ軸方向に離隔してほぼ等間隔で配置されている。

第２電極１５ａ２は、Ｘ軸方向に平行な長辺を有する長方形の形状を有する。第２電極１５ａ２は、窒化物半導体素子１０の外周であって、一方の長辺の側に設けられている。３個の第１電極１５ａ１は、Ｙ軸方向の一方の端部で第２電極１５ａ２に接続されている。第２電極１５ａ２は、３個の第１電極１５ａ１を並列に接続する接続部材としての機能を有する。

第２ＳＤ電極１５ｂは、第３電極１５ｂ１と第４電極１５ｂ２とを含む。第３電極１５ｂ１は、Ｙ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。この例では、２個の第３電極１５ｂ１が設けられている。２個の第３電極１５ｂ１のそれぞれは、Ｙ軸に平行な長辺を有する。２個の第３電極１５ｂ１の１つは、２つの隣り合う第１電極１５ａ１の間に設けられている。２個の第３電極１５ｂ１の他の１つは、他の２つの隣り合う第１電極１５ａ１の間に設けられている。第３電極（第２部分）１５ｂ１は、隣り合う２つの第１電極（第１部分）１５ａ１の間のほぼ１／２の距離に位置している。なお、この場合において、電極間の距離とは、第１電極１５ａ１および第３電極１５ｂ１において、Ｙ軸方向に延びる中心線間の距離を言うものとする。

第４電極１５ｂ２は、Ｘ軸方向に平行な長辺を有するほぼ長方形の形状を有する。第４電極１５ｂ２は、窒化物半導体素子１０の外周であって、第２電極１５ａ２が配置された長辺に対向する位置の他方の長辺の側に設けられている。

２個の第３電極１５ｂ１は、Ｙ軸方向の一方の端部で第４電極１５ｂ２に接続されている。第４電極１５ｂ２は、２個の第３電極１５ｂ１を並列に接続する接続部材としての機能を有する。

第２電極１５ａ２および第４電極１５ｂ２は、接続パッドとしての機能をそれぞれ有する。この例では、図２および図３に示すように、第２電極１５ａ２には、３本のボンディングワイヤＭＷ１ａのそれぞれの一方の端部が接続されている。３本のボンディングワイヤＭＷ１ａのそれぞれの他方の端部は、第１半導体素子４０ａのソース電極４２ａに接続されている。第４電極１５ｂ２には、３本のボンディングワイヤＭＷ１ｂのそれぞれの一方の端部が接続されている。３本のボンディングワイヤＭＷ１ｂのそれぞれの他方の端部は、第２半導体素子４０ｂのソース電極４２ｂに接続されている。

第１ゲート電極１７ａは、第５電極１７ａ１と第６電極１７ａ２とを含む。第５電極１７ａ１は、Ｙ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。この例では、４個の第５電極１７ａ１が設けられている。４個の第５電極１７ａ１のそれぞれは、Ｙ軸にほぼ平行な長辺を有する。４個の第５電極１７ａ１は、Ｘ軸方向に離隔して配置されている。

第６電極１７ａ２は、Ｘ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。第６電極１７ａ２は、第２電極１５ａ２の隣りに設けられている。４個の第５電極１７ａ１は、Ｙ軸方向の一方の端部で第６電極１７ａ２に接続されている。第６電極１７ａ２は、４個の第５電極１７ａ１を並列に接続する接続部材としての機能を有する。

第２ゲート電極１７ｂは、第７電極１７ｂ１と第８電極１７ｂ２とを含む。第７電極１７ｂ１は、Ｙ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。この例では、４個の第７電極１７ｂ１が設けられている。４個の第７電極１７ｂ１のそれぞれは、Ｙ軸にほぼ平行な長辺を有する。４個の第７電極１７ｂ１は、Ｘ軸方向に離隔して配置されている。

第８電極１７ｂ２は、Ｘ軸方向にほぼ平行な長辺を有するほぼ長方形の形状を有する。第８電極１７ｂ２は、第４電極１５ｂ２の隣りに設けられている。第６電極１７ａ２および第８電極１７ｂ２は、互いに対向する位置に配置されている。また、第６電極１７ａ２および第８電極１７ｂ２は、この例では、第２電極１５ａ２と第４電極１５ｂ２との間に設けられている。

第８電極１７ｂ２は、４個の第７電極１５ｂ１の一方の端部で、４個の第７電極１７ｂ１を電気的に接続する。第８電極１７ｂ２は、４個の第８電極１７ｂ１を並列に接続する接続部材としての機能を有する。

第６電極１７ａ２および第８電極１７ｂ２は、接続パッドとしての機能をそれぞれ有する。第６電極１７ａ２には、ボンディングワイヤＭＷ２ａの一方の端部が接続されている。ボンディングワイヤＭＷ２ａの他方の端部は、第１電源端子１６ａに接続されている。第８電極１７ｂ２には、ボンディングワイヤＭＷ２ｂの一方の端部が接続されている。ボンディングワイヤＭＷ２ｂの他方の端部は、第２電源端子１６ｂに接続されている。

隣り合う第５電極１７ａ１および第７電極１７ｂ１は、隣り合う第１電極１５ａ１と第３電極１５ｂ１との間に設けられている。この場合において、第１電極１５ａ１と第５電極１７ａ１との間隔は、第３電極１５ｂ１と第７電極１７ｂ２との間隔とほぼ等しい。第５電極１７ａ１と第７電極１７ｂ１との間隔は、第１電極１５ａ１と第３電極１５ｂ１との間に印加される電圧に応じて決定される。第５電極１７ａ１と第７電極１７ｂ１との間隔は、第１電極１５ａ１と第３電極１５ｂ１との間に印加される電圧が高いほど広い。第５電極１７ａ１と第７電極１７ｂ１との間隔は、第１電極１５ａ１と第３電極１５ｂ１との間隔よりも広い。

この例では、第１電極１５ａ１、第５電極１７ａ１、第７電極１７ｂ１および第３電極１５ｂ１の組に、第３電極１５ｂ１、第７電極１７ｂ１、第５電極１７ａ１および第１電極１５ａ１の組が、第３電極１５ｂ１を共通にして、Ｘ軸の正方向に向かって順に配置されている。また、第３電極１５ｂ１、第７電極１７ｂ１、第５電極１７ａ１および第１電極１５ａ１の組に、第１電極１５ａ１、第５電極１７ａ１、第７電極１７ｂ１および第３電極１５ｂ１の組が、第１電極１５ａ１を共通にして、Ｘ軸の正方向に向かって順に配置されている。また、第１電極１５ａ１、第５電極１７ａ１、第７電極１７ｂ１および第３電極１５ｂ１の組に、第３電極１５ｂ１、第７電極１７ｂ１、第５電極１７ａ１および第１電極１５ａ１の組が第３電極１５ｂ１を共通にして、Ｘ軸の正方向に向かって順に配置されている。

この例のように、ゲート電極である第５電極１７ａ１および第７電極１７ｂ１を複数本設け、並列に接続することによって、十分な長さのゲート幅を得ることができる。ＳＤ電極である第１電極１５ａ１および第３電極１５ｂ１は、ゲート電極の本数に応じて複数本設けられ、並列に接続されている。

第２マウントベッド６０ａおよび第３マウントベッド６０ｂのそれぞれの平面視での外周は、Ｘ軸に平行な長辺を有するほぼ長方形の形状を有する。第２マウントベッド６０ａは、第２マウントベッド６０ａの長辺が、第１マウントベッド２０の一方の長辺の隣りに設けられている。第３マウントベッド６０ｂは、第３マウントベッド６０ｂの長辺が、第１マウントベッド２０の他方の長辺の隣りに設けられている。図３に示すように。第２マウントベッド６０ａは、第２マウントベッド６０ａのＺ軸の正方向側の面６１ａが、第１マウントベッド２０の面２１ａとほぼ同一平面内となるように配置されている。第３マウントベッド６０ｂは、第３マウントベッド６０ｂのＺ軸の正方向側の面６１ｂが、第１マウントベッド２０の面２１ａとほぼ同一平面内となるように配置されている。

第２マウントベッド６０ａおよび第３マウントベッド６０ｂは、Ｃｕ等の金属材料を含む高導電性の板状の部材である。たとえば、第２マウントベッド６０ａおよび第３マウントベッド６０ｂは、第１マウントベッド２０と同じ金属材料で形成される。

第１半導体素子４０ａは、第２マウントベッド６０ａ上に設けられている。第１半導体素子４０ａのドレイン電極４１ａは、第２マウントベッド６０ａに接続されている。第２半導体素子４０ｂは、第３マウントベッド６０ｂ上に設けられている。第２半導体素子４０ｂは、第３マウントベッド６０ｂに接続されている。

この例では、第１半導体素子４０ａおよび第２半導体素子４０ｂは、いずれも縦型半導体素子である。第１半導体素子４０ａのドレイン電極４１ａおよび第２半導体素子４０ｂのドレイン電極４１ｂは、半導体素子の裏面に形成されている。ドレイン電極４１ａを第２マウントベッド６０ａにオーミック接続することによって、ドレイン電極４１ａは、第２マウントベッド６０ａに電気的に接続される。ドレイン電極４１ｂを第３マウントベッド６０ｂにオーミック接続することによって、ドレイン電極４１ｂは、第３マウントベッド６０ｂに電気的に接続される。

なお、図３には図示しないが、第１半導体素子４０ａのゲート電極は、ボンディングワイヤを介して、図２に示した第１ゲート端子４３ａに電気的に接続される。また、第２半導体素子４０ｂのゲート電極は、ボンディングワイヤを介して、図２に示した第２ゲート端子４３ｂに電気的に接続される。

この例では、図２および図３に示すように、第１ダイオード３０ａおよび第２ダイオード３０ｂは、第１マウントベッド２０上に設けられる。第１ダイオード３０ａのアノード電極３１ａは、第１マウントベッド２０に接続されている。第２ダイオード３０ｂのアノード電極３１ｂは、第１マウントベッド２０に接続されている。第１ダイオード３０ａおよび第２ダイオード３０ｂは、いずれも縦型半導体素子であり、アノード電極３１ａ、３１ｂは、ダイオードの裏面に形成されている。アノード電極３１ａ、３１ｂは、第１マウントベッド２０にオーミック接続することによって、アノード電極３１ａ、３１ｂは、第１マウントベッド２０にそれぞれ電気的に接続される。

第１ダイオード３０ａのカソード電極３２ａには、ボンディングワイヤＭＷ３ａの一方の端部が接続されている。ボンディングワイヤＭＷ３ａの他方の端部は、第２マウントベッド６０ａに接続されている。第２マウントベッド６０ａは、第１半導体素子４０ａのドレイン電極４１ａに接続されているので、第１ダイオード３０ａのカソード電極３２ａおよび第１半導体素子４０ａのドレイン電極４１ａはボンディングワイヤＭＷ３ａおよび第２マウントベッド６０ａを介して、電気的に接続される。

第２ダイオード３０ｂのカソード電極３２ｂには、ボンディングワイヤＭＷ３ｂの一方の端部が接続されている。ボンディングワイヤＭＷ３ｂの他方の端部は、第３マウントベッド６０ｂに接続されている。第３マウントベッド６０ｂは、第２半導体素子４０ｂのドレイン電極４１ｂに接続されているので、第２ダイオード３０ｂのカソード電極３２ｂおよび第２半導体素子４０ｂのドレイン電極４１ｂはボンディングワイヤＭＷ３ｂおよび第３マウントベッド６０ｂを介して、電気的に接続される。

第２マウントベッド６０ａは、ボンディングワイヤＭＷ４ａを介して、第１出力端子７０ａに接続されている。第２マウントベッド６０ａは、第１ダイオード３０ａのアノード電極３１ａおよび第１半導体素子４０ａのドレイン電極４１ａに接続されいる。そのため、第１出力端子７０ａは、ボンディングワイヤＭＷ４ａおよび第２マウントベッド６０ａを介して、第１ダイオード３０ａのアノード電極３１ａおよび第１半導体素子４０ａのドレイン電極４１ａに電気的に接続される。

第３マウントベッド６０ｂは、ボンディングワイヤＭＷ４ｂを介して、第２出力端子７０ｂに接続されている。第３マウントベッド６０ｂは、第２ダイオード３０ｂのアノード電極３１ｂおよび第２半導体素子４０ｂのドレイン電極４１ｂに接続されいる。そのため、第２出力端子７０ｂは、ボンディングワイヤＭＷ４ｂおよび第３マウントベッド６０ｂを介して、第２ダイオード３０ａのアノード電極３１ｂおよび第２半導体素子４０ｂのドレイン電極４１ｂに電気的に接続される。

この例では、第１ダイオード３０ａおよび第２ダイオード３０ｂを縦型半導体素子とすることにより、窒化物半導体素子１０と同じ第１マウントベッド２０上に搭載することが可能になる。また、これにより、これらダイオードのアノード電極３１ａおよび第２ダイオード３０ｂを窒化物半導体素子１０とオーミック接続を介して電気的に接続することが可能になるので、ボンディングワイヤ等による配線を省略することができる。なお、第１ダイオード３０ａおよび第２ダイオード３０ｂのそれぞれのアノード電極がダイオードの表面に形成されている場合は、第１ダイオード３０ａは第２マウントベッド６０ａ上に設けられ、第２ダイオード３０ｂは第３マウントベッド６０ｂ上に設けられ、それぞれのアノード電極と第１マウントベッド２０がボンディングワイヤで接続される構造となる。

この例では、第１半導体素子４０ａおよび第２半導体素子４０ｂを縦型半導体素子としている。これにより、第１半導体素子４０ａおよび第２半導体素子４０ｂを第２マウントベッド６０ａおよび第３マウントベッド６０ｂにそれぞれ搭載し、オーミック接続することが可能になる。第２マウントベッド６０ａおよび第３マウントベッド６０ｂは、第１マウントベッド２０と同一材料から形成することができ、各半導体素子および各端子とともに樹脂等により封止することにより、半導体装置１００として、容易に単一のパッケージングとすることができる。

本実施形態に係る半導体装置１００の動作について説明する。
具体的な駆動方法を含む使用方法については後述する。
図１に示した半導体装置１００は、双方向スイッチとして動作する。第１出力端子７０ａおよび第２出力端子７０ｂには外部回路が接続される。半導体装置１００は、外部回路の動作等に応じて、第１動作モードまたは第２動作モードのいずれかで動作する。

第１動作モードは、第１出力端子７０ａに印加される電圧が、第２出力端子７０ｂに印加される電圧よりも高くなる動作モードである。第２動作モードは、第２出力端子７０ｂに印加される電圧が、第１出力端子７０ａに印加される電圧よりも高くなる動作モードである。

窒化物半導体素子１０は、第１半導体素子４０ａに直列接続され、第２半導体素子４０ｂにも直列接続されている。第１動作モードおよび第２動作モードのいずれにおいても、第１半導体素子４０ａおよび第２半導体素子４０ｂは、オンしているものとする。この状態において、窒化物半導体素子１０はオン、オフする。第１動作モードにおいて窒化物半導体素子１０がオンすると、第１出力端子７０ａに電流が流入し、第２出力端子７０ｂから電流が流出する。第２動作モードにおいて窒化物半導体素子１０がオンすると、第２出力端子７０ｂに電流が流入し、第１出力端子７０ａから電流が流出する。

第１動作モードでは、第２出力端子７０ｂに印加される電圧は、第１出力端子７０ａに印加される電圧よりも十分に低い。そのため第２ダイオード３０ｂは順バイアスとなり、第１ダイオード３０ａは逆バイアスとなる。第２ダイオード３０ｂが順バイアスになることによって、基板１１および第２ＳＤ電極１５ｂの電圧は、第２出力端子７０ｂの電圧にほぼ等しい。

第１制御端子１８ａと第１電源端子１６ａとの間に第１しきい値電圧を超える電圧を印加する。第１ゲート電極１７ａ下には、２次元電子ガスによるチャネルが形成される。

この状態で、第２制御端子１８ｂと第２電源端子１６ｂとの間に第２しきい値電圧を超える電圧を印加すると、第２ゲート電極１７ｂ下にチャネルが形成されて、窒化物半導体素子１０がオンする。

なお、第１動作モードで半導体装置１００をオフするには、第２制御端子１８ｂと第２電源端子１６ｂとの間に印加する電圧を、第２しきい値電圧よりも低くする。

第２動作モードでは、第１出力端子７０ａに印加される電圧は、第２出力端子７０ｂに印加される電圧よりも十分に低い。そのため第１ダイオード３０ａは順バイアスとなり、第２ダイオード３０ｂは逆バイアスとなる。第１ダイオード３０ａが順バイアスになることによって、基板１１および第１ＳＤ電極１５ａの電圧は、第１出力端子７０ａの電圧にほぼ等しい。

第２制御端子１８ｂと第２電源端子１６ｂとの間に第２しきい値電圧を超える電圧を印加する。第２ゲート電極１７ａ下には、２次元電子ガスによるチャネルが形成される。

この状態で、第１制御端子１８ａと第１電源端子１６ａとの間に第１しきい値電圧を超える電圧を印加すると、第１ゲート電極１７ａ下にチャネルが形成されて、窒化物半導体素子１０がオンする。

なお、第２動作モードで半導体装置１００をオフするには、第１制御端子１８ａと第１電源端子１６ａとの間に印加する電圧を、第１しきい値電圧よりも低くする。

このように、第１動作モードであっても、第２動作モードであっても、窒化物半導体素子１０のバックゲートとなる基板１１は、低電圧側のＳＤ電極に印加された電圧にほぼ等しい電圧が印加されることとなる。そのため、高電圧側のＳＤ電極との間の電界を緩和することができ、電流コラプス現象を生じにくくすることができる。

本実施形態に係る半導体装置１００の使用方法について説明する。
以下では、半導体装置１００の使用方法として、半導体装置１００の駆動方法の具体例を説明する。
図４は、第１の実施形態に係る半導体装置の使用方法を説明するための回路図の例である。
図４には、第２動作モードにおける窒化物半導体素子１０および第１半導体素子４０ａが示されている。図４では、煩雑さを避けるため、窒化物半導体素子１０の第２ゲート電極１７ｂおよび第２半導体素子４０ｂの表示を省略している。なお、第１動作モードにおける半導体装置１００の使用方法については、以下説明する内容において、第１出力端子７０ａおよび第２出力端子７０ｂを入れ替え、第１半導体素子４０ａを第２半導体素子４０ｂに置き換えることで同様に説明することができるので、詳細な説明を省略する。また、第１ダイオード３０ａおよび第２ダイオード３０ｂの動作については上述したとおりであり、説明を省略する。

窒化物半導体素子１０の第１ＳＤ電極１５ａは、第１半導体素子４０ａのソース電極４２ａに接続されている。第１半導体素子４０ａのドレイン電極４１ａは、第１出力端子７０ａに接続されている。

本実施形態に係る半導体装置１００の使用に当たっては、駆動回路１１０、１２０が用いられる。駆動回路１１０には、端子１１４、１１５を介して直流電源１が接続される。直流電源１の低電圧側および端子１１５に接地２が接続される。直流電源１は、直流の電源電圧ＶＤＤを出力する。電源電圧ＶＤＤは、接地２に印加される電圧に対して正の電圧値を有する。電源電圧ＶＤＤは、第１ゲート電極１７ａと第１ＳＤ電極１５ａとの間の第１しきい値電圧の絶対値よりも十分高い直流電圧である。電源電圧ＶＤＤは、たとえば１５Ｖである。以下では、特に断らない限り、接地２に印加される電圧を基準とするものとし、基準の電圧を０Ｖであるものとする。たとえば電源電圧ＶＤＤは、０Ｖを基準とした電圧値である。

駆動回路１１０の信号入力端子１１１には、たとえば、パルス信号またはステップ信号が入力される。信号入力端子１１１に入力される信号は、たとえば、５Ｖの振幅のパルス信号またはステップ信号であり、ハイレベル電圧が５Ｖ、ローレベル電圧が０Ｖである。駆動回路１１０は、信号入力端子１１１に入力された信号をレベル変換して出力する。また駆動回路１１０は、窒化物半導体素子１０のミラー容量を含む寄生容量を十分な速度で充電し、放電できる電流能力を有する。駆動回路１１０は、たとえば、ハイレベル電圧が１５Ｖ、ローレベル電圧が０Ｖのパルス信号またはステップ信号を出力する。

この例では、駆動回路１１０の出力回路は、オン出力用とオフ出力とで出力端子が分離されている。出力端子１１７はオン出力用の出力端子であり、出力端子１１６はオフ出力用の出力端子である。駆動回路１１０がハイレベル電圧を出力するときには、出力端子１１７を介して出力信号を出力する。また、駆動回路１１０がローレベル電圧を出力するときには、出力端子１１６を介して出力信号を出力する。この例では、出力端子１１６と第１制御端子１８ａとの間に、ダイオード１１２が接続されている。出力端子１１７と第１制御端子１８ａとの間に接続されている抵抗器１１３は、窒化物半導体素子１０の寄生容量を充電する電流を設定して、窒化物半導体素子１０のターンオン時間を調整するために設けられている。窒化物半導体素子１０のターンオフのときには、ダイオード１１２を介して、低インピーダンスで窒化物半導体素子１０の寄生容量を放電する。

なお、第１制御端子１８ａと第１電源端子１６ａとの間に接続されたダイオード１３２は、ツェナーダイオードである。ダイオード１３２は、第１ゲート電極１７ａに過大な逆電圧が印加されないようにするために設けられている。また、第１制御端子１８ａと第１出力端子７０ａとの間に接続されたダイオード１３１は、第１ゲート電極１７ａの電圧が第１出力端子７０ａの電圧よりも高くなることを防止するために設けられている。

駆動回路１２０には、端子１２１、１２２を介して直流電源１が接続される。端子１２２には、接地２が接続される。駆動回路１２０の出力端子１２３は、第１電源端子１６ａに接続される。駆動回路１２０の出力端子１２４は、第１制御端子１８ａに接続される。

駆動回路１２０は、直流電源１から供給される電源電圧ＶＤＤを入力し、出力端子１２３を介して、第１電源端子１６ａに電源電圧ＶＤＤを印加する。駆動回路１２０は、直流電源１から供給される電源電圧ＶＤＤを入力し、出力端子１２４を介して、第１半導体素子４０ａのゲート端子４３ａに０Ｖを印加する。電源電圧ＶＤＤは、第１半導体素子４０ａのしきい値電圧の絶対値よりも十分に高いので、第１半導体素子４０ａは、駆動回路１２０の出力によりオンする。

駆動回路１２０は、好ましくは、低電圧ロックアウト機能を有する。直流電源１の起動時等において、直流電源１が出力する電源電圧が所定値よりも低い場合には、駆動回路１２０は、出力端子１２４を介して、第１半導体素子４０ａのしきい値の絶対値よりも低い電圧をゲート端子４３ａに出力する。第１半導体素子４０ａのゲート端子４３ａとソース電極４２ａとの間には、しきい値電圧の絶対値よりも低い電圧が印加されるので、第１半導体素子４０ａはオフである。

直流電源１が出力する電源電圧が所定値以上となった場合には、駆動回路１２０は、出力端子１２４を介して０Ｖをゲート端子４３ａに出力する。第１半導体素子４０ａのゲート端子４３ａとソース電極４２ａとの間には、しきい値電圧の絶対値以上の電圧が印加されるので、第１半導体素子４０ａはオンする。低電圧ロックアウトを解除する電源電圧の所定値である低電圧ロックアウト解除電圧は、たとえば、ＶＤＤ×０．９である。ＶＤＤ＝１５Ｖの場合には、低電圧ロックアウト解除電圧は、１３．５Ｖである。出力端子１２４は、１３．５Ｖをゲート端子に出力する。低電圧ロックアウト解除電圧は、第１半導体素子４０ａのしきい値電圧よりも十分に高い。

駆動回路１１０、１２０を用いた場合の窒化物半導体素子１０および第１半導体素子４０ａの動作について説明する。

駆動回路１１０、１２０には、直流電源１により電源電圧ＶＤＤが供給される。直流電源１は、起動時には０Ｖから立ち上がる。駆動回路１２０は、直流電源１が出力する直流電圧が低電圧ロックアウト解除電圧よりも低い場合には、出力端子１２４は、直流電源１が出力する直流電圧とほぼ等しい電圧を出力する。そのため、第１半導体素子４０ａのゲート電極１７ａとソース電極４２ａとの間に印加される電圧は、しきい値電圧よりも低く、第１半導体素子４０ａは、オフである。

このとき、駆動回路１１０の信号入力端子１１１に信号が入力されていない場合には、駆動回路１１０は、ローレベル電圧を出力する。ローレベル電圧は、接地２の電圧であり、たとえば、０Ｖである。そのため、第１電源端子１６ａには、第１制御端子１８ａに印加される電圧よりも、直流電源１が出力する電源電圧だけ低い電圧が印加される。第１制御端子１８ａと第１電源端子１６ａとの間に印加される電圧が、第１しきい値電圧の絶対値よりも小さい場合には、窒化物半導体素子１０はオンしている。つまり、直流電源１が起動中で、直流電源１が出力する直流電圧が低電圧ロックアウト解除電圧に達しない状態では、ノーマリーオン形のＨＥＭＴである窒化物半導体素子１０はオン状態であり、第１半導体素子４０ａはオフである。そのため、半導体装置１００は全体としてオフ状態とされる。

直流電源１が出力する直流電圧が低電圧ロックアウト解除電圧以上となると、駆動回路１２０は、出力端子１２３、１２４を介して、第１半導体素子４０ａのゲート端子４３ａとソース電極４２ａとの間に低電圧ロックアウト解除電圧以上の電源電圧を印加する。たとえば、低電圧ロックアウト解除電圧は、１３．５Ｖであり、第１半導体素子４０ａのゲート端子４３ａには、ソース電極４２ａよりも１３．５Ｖだけ低い電圧が印加される。第１半導体素子４０ａのしきい値電圧の絶対値は、たとえば２Ｖ～３Ｖ程度であり、第１半導体素子４０ａはオンする。

第１半導体素子４０ａがオンすることによって、第１電源端子１６ａの電圧は、０Ｖよりも低電圧ロックアウト解除電圧だけ高くなる。一方、駆動回路１１０は、接地２の電圧を出力している。そのため、第１制御端子１８ａには、第１電源端子１６ａよりも低電圧ロックアウト解除電圧だけ低い電圧が印加される。低電圧ロックアウト解除電圧は、窒化物半導体素子１０の第１しきい値電圧の絶対値よりも高く設定されている。そのため、窒化物半導体素子１０はオフ状態となる。

以降、図１を用いて説明したように、第１出力端子７０ａと第２出力端子７０ｂとの間の電圧の極性に応じて、第１ゲート電極１７ａと第１ＳＤ電極１５ａとの間に印加する電圧を制御し、第２ゲート電極１７ｂと第２ＳＤ電極１５ｂとの間に印加する電圧を制御することによって、双方向に流れる電流を制御することができる。

直流電源１が低電圧ロックアウト解除電圧よりも低い電圧を出力しているときに、窒化物半導体素子１０がオンしているので、第１半導体素子４０ａのドレイン－ソース間には、第１出力端子７０ａと第２出力端子７０ｂとの間の電圧が印加される。直流電源１が低電圧ロックアウト解除電圧よりも低い電圧を出力しているときに、第１出力端子７０ａと第２出力端子７０ｂとの間に印加される電圧を十分低くなるように設定しておくことにより、第１半導体素子４０ａのドレイン－ソース間の耐圧を低く設定することができる。第２半導体素子４０ｂについても同様であり、第１半導体素子４０ａおよび第２半導体素子４０ｂには、低耐圧で低オン抵抗の小型のｐチャネルのＭＯＳＦＥＴを利用することが可能である。

本実施形態に係る半導体装置１００の効果について説明する。
本実施形態に係る半導体装置１００は、窒化物半導体素子１０と、第１ダイオード３０ａと、第２ダイオード３０ｂと、を備えている。窒化物半導体素子１０は、第１窒化物半導体層１２と、第２窒化物半導体層１２と、第１ＳＤ電極１５ａと、第２ＳＤ電極１５ｂと、第１ゲート電極１７ａと、第２ゲート電極１７ｂと、を有する。第２窒化物半導体層１２は、第１窒化物半導体層１２上に設けられている。第１窒化物半導体層１２および第２窒化物半導体層１２は、ヘテロ接合により接合されている。第１ＳＤ電極１５ａ、第２ＳＤ電極１５ｂ、第１ゲート電極１７ａおよび第２ゲート電極１７ｂは、第２窒化物半導体層１２上に設けられている。第１ダイオード３０ａのアノード電極３１ａは、第１マウントベッド２０とオーミック接続されており、これを介して基板１１にオーミック接続されている。第２ダイオード３０ｂのアノード電極３１ｂは、第１マウントベッド２０とオーミック接続されており、これを介して基板１１にオーミック接続されている。第１ダイオード３０ａのカソード電極３２ａは、第１ＳＤ電極１５ａに電気的に接続される。第２ダイオード３０ｂのカソード電極３２ｂは、第２ＳＤ電極１５ｂに電気的に接続される。

これらにより、第１ＳＤ電極１５ａに印加される電圧が、第２ＳＤ電極１５ｂに印加される電圧よりも高い場合には、第１ダイオード３０ａは逆バイアスされ、第２ダイオード３０ｂは順バイアスされる。そのため、バックゲートである基板１１が第２ＳＤ電極１５ｂに印加される電圧とほぼ等しくなる。第２ＳＤ電極１５ｂは、窒化物半導体素子１０のソース電極として機能し、第１ＳＤ電極１５ａは、窒化物半導体素子１０のドレイン電極として機能する。そのため、第１ＳＤ電極１５ａに印加される電圧が第２ＳＤ電極１５ｂに印加される電圧よりも十分に高い場合であっても、電流コラプス現象を生じにくくすることができ、窒化物半導体素子１０は、低オン抵抗のスイッチ素子として機能する。

第２ＳＤ電極１５ｂに印加される電圧が、第１ＳＤ電極１５ａに印加される電圧よりも高い場合には、第２ダイオード３０ｂは逆バイアスされ、第１ダイオード３０ａは順バイアスされる。そのため、バックゲートである基板１１が第１ＳＤ電極１５ａに印加される電圧とほぼ等しくなるので、第１ＳＤ電極１５ａは、窒化物半導体素子１０のソース電極として機能し、第２ＳＤ電極１５ｂは窒化物半導体素子１０のドレイン電極として機能する。そのため、第２ＳＤ電極に印加される電圧が第１ＳＤ電極１５ａに印加される電圧よりも十分に高い場合であっても、電流コラプス現象を生じにくくすることができ、窒化物半導体素子１０は、低オン抵抗のスイッチ素子として機能する。

窒化物半導体素子１０のバックゲートである基板１１は、第１ダイオード３０ａおよび第２ダイオード３０ｂによって、より低い電圧が印加されるＳＤ端子に自動的に切り替えて接続される。そのため、本実施形態に係る半導体装置１００では、何らの切替回路を設けることなく、高耐圧で低オン抵抗の双方向スイッチデバイスを実現することができる。

太陽光発電所に電力平準化等のために、蓄電設備を設置する例が増えてきている。このような蓄電設備には、蓄電池を適切に充電し、充填した蓄電池から適切に放電するための電力変換装置を設ける必要がある。このような用途の電力変換装置では、双方向に流れる電流を制御する必要があり、高耐圧かつ低損失な双方向スイッチデバイスが求められている。

ＧａＮ等の窒化物半導体を用いた横型スイッチング素子は、バンドギャップが広いことから高温動作が可能で高耐圧化が容易であり、さらに２次元電子ガスによる低オン抵抗化が可能であることから、上述のような双方スイッチデバイスへの応用が期待されている。

一方で、ＧａＮ等の窒化物半導体を用いたスイッチング素子では、電流コラプス現象による特性の低下が指摘されている。これに対して、バックゲートをソース電極に接続して、最低電位に固定し、さらには、ソース電極等によるフィールドプレートを構成する等により、電流コラプス現象の改善に効果を上げている。

ソース電極、ドレイン電極およびゲート電極を有する通常のＧａＮを用いたＨＥＭＴを２個用いて、ドレイン電極同士を接続し、バックゲートをいずれかの低電位端子に接続すれば、電流コラプス現象を改善した双方向スイッチを実現できる。しかしながら、この場合には、２個のＧａＮを用いたＨＥＭＴを直列に接続することから、オン抵抗を所望の値まで下げるためには、ＧａＮを用いたＨＥＭＴを並列に接続する必要が生じる。そのため、双方向スイッチのためのコストが上昇し、実装スペースが拡大してしまうとの問題が生じる。

本実施形態に係る半導体装置１００では、上述したように、窒化物半導体素子１０のバックゲートである基板１１、第１マウントベッド２０およびダイオードを介して、低電圧側のＳＤ電極に電気的に接続することができる。これにより、低電圧側のＳＤ電極は、ＧａＮを用いたＨＥＭＴのソース電極として機能し、高電圧側のＳＤ電極はＨＥＭＴのドレイン電極として機能する。したがって、２個のＨＥＭＴを直列に接続することなく、１個の半導体装置１００で双方向スイッチを実現することができる。

基板１１とＳＤ電極間に接続するダイオードは、基板１１の電位をＳＤ電極の電位に維持するために設けられている。そのため、これら２個のダイオードには、電流がほとんど流れない。そのため、小容量のダイオードを利用することができるので、コスト上昇やスペースの増大を招くことがない。

本実施形態に係る半導体装置１００では、それぞれのＳＤ電極にｐチャネルのＭＯＳＦＥＴのソース電極を接続する。ｐチャネルのＭＯＳＦＥＴをオンさせるように直流電源１を接続することによって、窒化物半導体素子１０のゲート電極とＳＤ電極との間にしきい値以下の電圧を印加する回路を容易に構成することができる。このように回路構成することによって、ノーマリーオン形のＨＥＭＴである窒化物半導体素子１０の駆動回路に負電圧を出力する電源回路を追加する必要が生じない。そのため、実装スペースの削減、コスト上昇の抑制に寄与することができる。

（第２の実施形態）
図５は、第２の実施形態に係る半導体装置を例示する模式図である。
図５に示すように、本実施形態に係る半導体装置２００は、窒化物半導体素子２１０と、第１ダイオード３０ａと、第２ダイオード３０ｂと、を備える。本実施形態に係る半導体装置２００では、窒化物半導体素子２１０の構成が第１の実施形態に係る半導体装置１００の場合と相異する。また、本実施形態に係る半導体装置２００では、ｐチャネルのＭＯＳＦＥＴである第１半導体素子４０ａおよび第２半導体素子４０ｂを有していない点でも、第１の実施形態に係る半導体装置１００と相異する。同一の構成要素には同一の符号を付して詳細な説明を適宜省略する。

窒化物半導体素子２１０は、基板１１と、第１窒化物半導体層１２と、第２窒化物半導体層２１３と、酸化膜２１４と、第１ＳＤ電極１５ａと、第２ＳＤ電極１５ｂと、第１ゲート電極１７ａと、第２ゲート電極１７ｂと、を含む。第２窒化物半導体層２１３は、第１窒化物半導体層１２上に設けられている。第１の実施形態に係る半導体装置１００の場合と同様に、第１窒化物半導体層１２は、たとえばアンドープのＧａＮ層である。また、第２窒化物半導体層２１３は、たとえば、ＡｌＧａＮ層である。

第２窒化物半導体層２１３は、酸化膜２１４を設ける面に凹部２１３ａ、２１３ｂを有している。凹部２１３ａ、２１３ｂは、たとえば、溝であり、第２窒化物半導体層２１３の面上に形成されている。凹部２１３ａ、２１３ｂは、第１ＳＤ電極１５ａと第２ＳＤ電極１５ｂとの間に設けられている。凹部２１３ａは、第１ＳＤ電極１５ａと凹部２１３ｂとの間に設けられている。凹部２１３ｂは、第２ＳＤ電極１５ｂと凹部２１３ａとの間に設けられている。凹部２１３ａは、第１ＳＤ電極１５ａの近傍に設けられ、凹部２１３ｂは、第２ＳＤ電極１５ｂの近傍に設けられている。

酸化膜２１４は、第２窒化物半導体層２１３上に設けられており、凹部２１４ａ、２１４ｂを含む。凹部２１４ａは、第２窒化物半導体層２１３の凹部２１３ａ上に設けられ、凹部２１４ｂは、第２窒化物半導体層２１３の凹部２１３ｂ上に設けられている。たとえば、凹部２１３ａの側壁と凹部２１４ａの側壁との間には、酸化膜２１４が設けられている。凹部２１３ａの底部と凹部２１４ａの底部との間には、酸化膜２１４が設けられている。酸化膜２１４は、たとえば、ＳｉＯ_２により形成される。酸化膜２１４は、ＳｉＯ_２と他の絶縁膜との積層膜であってもよい。

第１ゲート電極２１７ａは、凹部２１４ａを埋め込んで設けられている。第２ゲート電極２１７ｂは、凹部２１４ｂを埋め込んで設けられている。

本実施形態では、第２窒化物半導体層２１３上に酸化膜２１４を介して第１ゲート電極２１７ａおよび第２ゲート電極２１７ｂを設けることによって、ＭＯＳ（Metal-Oxide-Semiconductor）形構造の窒化物半導体素子２１０とすることができる。窒化物半導体素子２１０では、第２窒化物半導体層２１３および酸化膜２１４に凹部を設け、凹部を埋め込むように第１ゲート電極２１７ａおよび第２ゲート電極２１７ｂを設けることによって、安定して、ノーマリーオフ形のＨＥＭＴとすることができる。

本実施形態に係る半導体装置２００では、窒化物半導体素子２１０をノーマリーオフ形のＨＥＭＴとすることによって、窒化物半導体素子２１０のオン・オフ制御のための負電源を設けることなく、双方向スイッチデバイスを実現することができる。

窒化物半導体素子２１０は、第１マウントベッド２０上に設けられ、第１窒化物半導体層１２は、基板１１を介して、第１マウントベッド２０に接続されている。第１ダイオード３０ａのアノード電極３１ａは、第１マウントベッド２０に接続され、第１ダイオード３０ａのカソード電極３２ａは、第１ＳＤ電極１５ａに接続されている。第１出力端子７０ａは、第１ＳＤ電極１５ａおよび第１ダイオード３０ａのカソード電極３２ａに接続されている。

第２ダイオード３０ｂのアノード電極３１ｂは、第１マウントベッド２０に接続され、第２ダイオード３０ｂのカソード電極３２ｂは、第２ＳＤ電極１５ｂに接続されている。第２出力端子７０ｂは、第２ＳＤ電極１５ｂおよび第２ダイオード３０ｂのカソード電極３２ｂに接続されている。

第１ダイオード３０ａおよび第２ダイオード３０ｂは、縦型半導体素子とすることができる。これにより、第１ダイオード３０ａおよび第２ダイオード３０ｂを第１マウントベッド２０上でそれぞれのアノード電極をオーミック接続してもよいことは、第１の実施形態に係る半導体装置１００と同様である。

窒化物半導体素子２１０は、ノーマリーオフ形のＨＥＭＴである。第１窒化物半導体層１２に形成される２次元電子ガスのよるチャネルは、第１ゲート電極２１７ａと第１ＳＤ電極との間に第３しきい値電圧よりも低い電圧を印加することによって遮断される。２次元電子ガスのよるチャネルは、第１ゲート電極２１７ａと第１ＳＤ電極との間に第３しきい値電圧以上の電圧を印加することによって形成される。

第３しきい値電圧は、第１ＳＤ電極１５ａに印加される電圧を基準にした場合に、第１ゲート電極２１７ａに印加される電圧として定義される。第３しきい値電圧は、第１ＳＤ電極１５ａに印加される電圧に対して正の電圧値である。

２次元電子ガスによるチャネルは、第２ゲート電極２１７ｂと第２ＳＤ電極１５ｂとの間に第４しきい値電圧よりも低い電圧を印加することによって、遮断される。２次元電子ガスによるチャネルは、第２ゲート電極２１７ｂと第２ＳＤ電極１５ｂとの間に第４しきい値電圧以上の電圧を印加することによって、形成される。第４しきい値電圧は、第２ＳＤ電極１５ｂに印加される電圧を基準にした場合に、第２ゲート電極２１７ｂに印加される電圧として定義される。第４しきい値電圧は、第２ＳＤ電極１５ｂに印加される電圧に対して正の電圧値である。第２しきい値電圧は、第１しきい値電圧とほぼ等しい。

本実施形態に係る半導体装置２００の動作について説明する。
図５に示した半導体装置２００は、双方向スイッチとして動作する。第１出力端子７０ａおよび第２出力端子７０ｂには外部回路が接続される。半導体装置２００は、外部回路の動作や状態等に応じて、第１動作モードまたは第２動作モードのいずれかで動作する。

第１動作モードおよび第２動作モードは、第１の実施形態に係る半導体装置１００の場合と同じである。すなわち、第１動作モードは、第１出力端子７０ａに印加される電圧が、第２出力端子７０ｂに印加される電圧よりも高くなる動作モードである。また、第２動作モードは、第２出力端子７０ｂに印加される電圧が、第１出力端子７０ａに印加される電圧よりも高くなる動作モードである。

第１動作モードでは、窒化物半導体素子１０、第１ダイオード３０ａおよび第２ダイオード３０ｂは、以下のように動作する。第１出力端子７０ａには、第２出力端子７０ｂに印加される電圧よりも高い電圧が印加される。

第１制御端子１８ａと第１電源端子１６ａとの間にしきい値を超える電圧を印加した状態で第１ゲート電極２１７ａ下にチャネルを形成しておく。

第２制御端子１８ｂと第２電源端子１６ｂとの間にしきい値以下の電圧を印加し、半導体装置１００をオフ状態とする。

この状態で、第１出力端子７０ａに、第２出力端子７０ｂよりも高い電圧を印加すると（第１動作モード）、基板１１の電位が上昇する。基板１１は、第１マウントベッド２０を介して第２ダイオード３０ｂのアノード電極３１ｂに接続されており、第２ダイオード３０ｂのカソード電極３２ｂは、第２出力端子７０ｂに接続されている。そのため、第２ダイオード３０ｂは順バイアスとなり、基板１１の電圧は、第２出力端子７０ｂの電圧とほぼ等しくなるので、基板１１の電位が窒化物半導体素子１０のソース電極機能となる第２電源端子１６ｂとほぼ同電位になる。第１ダイオード３０ａは、逆バイアスされている。

この状態で、第２制御端子１８ｂと第２電源端子１６ｂとの間にしきい値を超える電圧を印加すると、第２ゲート電極２１７ｂ下にチャネルが形成されて、窒化物半導体素子２１０がオンする。

第２動作モードでは、窒化物半導体素子２１０、第１ダイオード３０ａおよび第２ダイオード３０ｂは、以下のように動作する。第２出力端子７０ｂには、第１出力端子７０ａに印加される電圧よりも高い電圧が印加される。

第２制御端子１８ｂと第２電源端子１６ｂとの間にしきい値を超える電圧を印加した状態で第２ゲート電極２１７ｂ下にチャネルを形成しておく。

第２制御端子１８ｂと第２電源端子１６ｂとの間にしきい値以下の電圧を印加し、半導体装置１００をオフ状態とする。

この状態で、第２出力端子７０ｂに、第１出力端子７０ａよりも高い電圧を印加すると（第２動作モード）、基板１１の電位が上昇する。基板１１は、第１マウントベッド２０を介して第１ダイオード３０ａのアノード電極３１ａに接続されており、第１ダイオード３０ａのカソード電極３２ａは、第１出力端子７０ａに接続されている。そのため、第１ダイオード３０ａは順バイアスとなり、基板１１の電圧は、第１出力端子７０ａの電圧とほぼ等しくなるので、基板１１の電位が窒化物半導体素子１０のソース電極機能となる第１電源端子１６ａとほぼ同電位になる。第２ダイオード３０ｂは、逆バイアスされている。

この状態で、第１制御端子１８ａと第１電源端子１６ａとの間にしきい値を超える電圧を印加すると、第１ゲート電極２１７ａ下にチャネルが形成されて、窒化物半導体素子１０がオンする。

以上説明した実施形態によれば、双方向スイッチに応用できる窒化物半導体素子を含む半導体装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明およびその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１０、２１０…窒化物半導体素子、１１…基板、１２…第１窒化物半導体層、１３、２１３…第２窒化物半導体層、１５ａ…第１ＳＤ電極、１５ｂ…第２ＳＤ電極、１７ａ、２１７ａ…第１ゲート電極、１７ｂ、２１７ｂ…第２ゲート電極、２０…第１マウントベッド、３０ａ…第１ダイオード、３０ｂ…第２ダイオード、４０ａ…第１半導体素子、４０ｂ…第２半導体素子、７０ａ…第１出力端子、７０ｂ…第２出力端子、１００、２００…半導体装置、２１４…酸化膜

Claims (9)

1. 導電性のマウントベッドと、
   前記マウントベッド上に形成された半導体基板と、
   前記半導体基板上に形成された第１窒化物半導体層と、
   前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
   前記第２窒化物半導体層上に設けられた第１主電極と、
   前記第２窒化物半導体層上に設けられ、前記第１主電極から離隔して設けられた第２主電極と、
   前記第２窒化物半導体層上で、前記第１主電極と前記第２主電極との間に設けられた第１ゲート電極と、
   前記第２窒化物半導体層上で、前記第１ゲート電極と前記第２主電極との間に設けられた第２ゲート電極と、
   を含む窒化物半導体素子と、
   前記マウントベッドに電気的に接続された第１アノード電極と、
   前記第１主電極に電気的に接続された第１カソード電極と、
   を含む第１ダイオードと、
   前記マウントベッドに電気的に接続された第２アノード電極と、
   前記第２主電極に電気的に接続された第２カソード電極と、
   を含む第２ダイオードと、
   を備えた半導体装置。
2. 前記マウントベッドは、前記半導体基板と電気的に接続された請求項１記載の半導体装置。
3. 前記第１主電極と前記第１カソード電極との間に接続されたｐ形の第１半導体素子と、
   前記第２主電極と前記第２カソード電極との間に接続されたｐ形の第２半導体素子と、
   をさらに備えた請求項１記載の半導体装置。
4. 前記第１半導体素子は、導電性を有する第１基板上に設けられ、
   前記第１半導体素子の第１ドレイン電極は、前記第１基板に接続され、
   前記第２半導体素子は、導電性を有する第２基板上に設けられ、
   前記第２半導体素子の第２ドレイン電極は、前記第２基板に接続された請求項３記載の半導体装置。
5. 前記第１主電極は、平行して配置された複数の第１部分を含み、
   前記第２主電極は、前記複数の第１部分のうち隣り合う２つの第１部分の間に配置された第２部分を有し、
   前記第２部分は、前記２つの第１部分の間の距離の１／２の距離となる位置に配置された請求項１記載の半導体装置。
6. 前記第２窒化物半導体層は、前記第１窒化物半導体層とヘテロ接合を介して設けられた請求項１記載の半導体装置。
7. 前記窒化物半導体素子は、ノーマリーオン形のＨＥＭＴである請求項１～６のいずれか１つに記載の半導体装置。
8. 前記窒化物半導体素子は、前記第２窒化物半導体層上に設けられた酸化膜をさらに含み、
   前記第１ゲート電極および前記第２ゲート電極は、前記酸化膜を介して前記第２窒化物半導体層上に設けられた請求項１または２に記載の半導体装置。
9. 導電性のマウントベッドと、
   前記マウントベッド上に形成された半導体基板と、
   前記半導体基板上に形成された第１窒化物半導体層と、
   前記第１窒化物半導体層上に設けられた第２窒化物半導体層と、
   前記第２窒化物半導体層上に設けられた第１主電極と、
   前記第２窒化物半導体層上に設けられ、前記第１主電極から離隔して設けられた第２主電極と、
   前記第２窒化物半導体層上で、前記第１主電極と前記第２主電極との間に設けられた第１ゲート電極と、
   前記第２窒化物半導体層上で、前記第１ゲート電極と前記第２主電極との間に設けられた第２ゲート電極と、
   を含む窒化物半導体素子
   を備え、
   前記第１主電極に印加された電圧が前記第２主電極に印加された電圧よりも高い場合には、前記半導体基板の電圧は、前記第２主電極に印加された電圧に等しく、
   前記第２主電極に印加された電圧が前記第１主電極に印加された電圧よりも高い場合には、前記半導体基板の電圧は、前記第１主電極に印加された電圧に等しい半導体装置。

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