JP6443029B2 - 半導体装置および半導体パッケージ - Google Patents

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Description

本発明は、半導体装置および半導体パッケージに関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）よりも高速に動作する半導体装置である。但し、いわゆる縦型のＭＯＳＦＥＴは、内蔵ダイオードを有する。内蔵ダイオードは動作が低速であるので、縦型のＭＯＳＦＥＴは逆回復動作をするインバータには用いることができない。通常、逆回復動作をするインバータには、ＩＧＢＴおよび当該ＩＧＢＴに逆並列接続されたＦＷＤ（Ｆｌｙ‐Ｗｈｅｅｌ Ｄｉｏｄｅ）を用いる。しかし、ＩＧＢＴの動作速度は５０ｋＨｚ程度である。ＩＧＢＴを用いて１００ｋＨｚ以上の動作速度を有するインバータを作成することはできない。
なお、本願に関連する技術として、特許文献１および特許文献２が知られている。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００７−０８２３５１号公報
［特許文献２］ 特開２００９−１９５０５４号公報
ＭＯＳＦＥＴの内蔵ダイオードを逆回復動作させずに、逆回復動作を伴う回路においてＭＯＳＦＥＴを動作させることを目的とする。これにより、逆回復動作および高速動作が可能となる。
本発明の第１の態様においては、ソースおよびドレイン間に内蔵ダイオードを有するＭＯＳＦＥＴと、ＭＯＳＦＥＴのソースに接続したソース側電流経路およびドレインに接続したドレイン側電流経路と、ソース側電流経路にアノードが接続し、ドレイン側電流経路にカソードが接続する第１のダイオードと、第２のダイオードとを備え、第２のダイオードは、ドレイン側電流経路において、ＭＯＳＦＥＴのドレインにカソードが接続し、かつ、第１のダイオードのカソードにアノードが接続し、または、ソース側電流経路において、ＭＯＳＦＥＴのソースにアノードが接続し、かつ、第１のダイオードのアノードにカソードが接続する、半導体装置を提供する。これにより、逆回復動作時においてＭＯＳＦＥＴの内蔵ダイオードは通電せず、第１のダイオードを通電させることができる。したがって、逆回復動作および高速動作が可能となる。
なお、第２のダイオードは、ドレイン側電流経路に設けられてよい。また、第２のダイオードの耐圧は、第１のダイオードの順電圧よりも大きくてよい。第２のダイオードの耐圧は第１のダイオードの耐圧よりも小さく、第２のダイオードの耐圧はＭＯＳＦＥＴの内蔵ダイオードの耐圧よりも小さいとしてよい。
ＭＯＳＦＥＴのドレイン電極は、ＭＯＳＦＥＴの半導体層とショットキーバリアダイオードを形成しており、前記ショットキーバリアダイオードが前記第２のダイオードとして機能してよい。ＭＯＳＦＥＴは、少なくともチャネル部にＳｉＣおよびＧａＮのいずれか一方を有してもよい。なお、ＭＯＳＦＥＴは、少なくともチャネル部にＳｉを用いたパワーＭＯＳＦＥＴ、または、少なくともチャネル部にＳｉを用いたスーパージャンクション型パワーＭＯＳＦＥＴであってもよい。
第１のダイオードは、内蔵ダイオードよりも逆回復時間が短くてよい。上述の半導体装置が、１つのディスクリート半導体としてパッケージの中に設けられることにより、半導体パッケージを構成してよい。これに代えて、上述の半導体装置が、１つの半導体モジュールとしてパッケージの中に設けられることにより、半導体パッケージを構成してもよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施例における半導体パッケージ３００中の半導体装置１００を示す図である。 半導体パッケージ３１０中の半導体モジュール２００を示す図である。 ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した例を示す図である。 ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した第１変形例を示す図である。 ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した第２変形例を示す図である。 第２実施例における半導体パッケージ３２０中の半導体装置１１０を示す図である。 半導体パッケージ３３０中の半導体モジュール２１０を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、第１実施例における半導体パッケージ３００中の半導体装置１００を示す図である。半導体パッケージ３００は、半導体装置１００を有する。本例の半導体装置１００は、１つのディスクリート半導体としてパッケージの中に設けられてよいし、図２のように半導体モジュール２００として構成されてもよい。半導体装置１００は、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０を有する。
ＭＯＳＦＥＴ１０は、ゲート１２、ソース１４およびドレイン１６を有する。なお、ゲート１２はゲート端子２２に電気的に接続される。ＭＯＳＦＥＴ１０は、ソース１４およびドレイン１６間に内蔵ダイオード１１を有する。内蔵ダイオード１１のアノードはＭＯＳＦＥＴ１０のソース１４に電気的に接続し、内蔵ダイオード１１のカソードはＭＯＳＦＥＴ１０のドレイン１６に電気的に接続する。
ＭＯＳＦＥＴ１０は、少なくともチャネル部にＳｉ、ＳｉＣおよびＧａＮのいずれかを有してよい。ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０を一体形成（モノリシック形成）してもよい。また、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０をそれぞれ個別のディスクリート半導体としてもよい。
半導体装置１００は、第１のダイオード２０を備える。第１のダイオード２０は、内蔵ダイオード１１よりも逆回復時間が短いダイオードである。本例の第１のダイオード２０は、半導体と金属とのショットキー接合を有するショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（以下、ＳＢＤと略記する。））であってよい。第１のダイオード２０は、ＳｉＣと金属とのＳＢＤであってよい。また、第１のダイオード２０は、ＧａＮと金属とのＳＢＤであってもよい。なお、逆回復時間が短いとは、逆回復動作が高速であることを意味する。本例では、第１のダイオード２０の逆回復時間が短いので、半導体装置１００の逆回復動作が高速となる。
半導体装置１００は、ソース１４に接続したソース側電流経路１８およびドレイン１６に接続したドレイン側電流経路１９を有する。第１のダイオード２０は、ソース側電流経路１８にアノードが接続し、ドレイン側電流経路１９にカソードが接続する。本例では、第１のダイオード２０のアノードは、ソース端子２４に電気的に接続する。また、第１のダイオード２０のカソードは、ドレイン端子２６に電気的に接続する。つまり、第１のダイオード２０は、内蔵ダイオード１１に並列に接続する。
ソース側電流経路１８は、ＭＯＳＦＥＴ１０のソース１４とＭＯＳＦＥＴ１０に電気的に接続されるソース端子２４との間の電気経路である。ソース側電流経路１８には、後述のソース電極が含まれてもよい。これに限定されるものではないが、ソース１４は後述のソース電極であってもよい。
ドレイン側電流経路１９は、ＭＯＳＦＥＴ１０のドレイン１６とＭＯＳＦＥＴ１０に電気的に接続されるドレイン端子２６との間の電気経路である。ドレイン側電流経路１９には、後述のドレイン電極が含まれてもよい。
ＭＯＳＦＥＴ１０の通常動作時には、ドレイン端子２６からＭＯＳＦＥＴ１０を経てソース端子２４に電流が流れる。これに対して、逆回復動作時にはソース端子２４からドレイン端子２６に電流が流れる。
逆回復動作時に、ソース端子２４から内蔵ダイオード１１を経てドレイン端子２６に電流が流れると、逆回復動作が低速となる。それゆえ、逆回復動作時には、ソース端子２４から第１のダイオード２０を経てドレイン端子２６に電流を流すことが望まれる。これを実現するべく、半導体装置１００は、第２のダイオード３０を備える。
第２のダイオード３０は、逆回復動作時に内蔵ダイオード１１を動作させないために設けられたダイオードである。第２のダイオードの耐圧は、第１のダイオード２０の順電圧よりも大きい。それゆえ、ドレイン端子２６とソース端子２４との間の電位差が、第１のダイオード２０の順方向に電流が流れ始める電位差である場合、ソース端子２４から内蔵ダイオード１１を経てドレイン端子２６に至る電気経路には電流が流れない。
第２のダイオード３０は、ドレイン側電流経路１９において、ＭＯＳＦＥＴ１０のドレイン１６にカソードが接続し、かつ、第１のダイオード２０のカソードにアノードが接続する。代替的に、第２のダイオード３０は、ソース側電流経路１８において、ＭＯＳＦＥＴ１０のソース１４にアノードが接続し、かつ、第１のダイオード２０のアノードにカソードが接続してもよい。本例において、第２のダイオード３０は、ドレイン側電流経路１９に設けられる。
なお、第２のダイオード３０のカソードがドレイン端子２６に接続する場合、内蔵ダイオード１１に電流を流さないようにする目的が達せられないのは自明である。また、第２のダイオード３０のアノードがソース端子２４に接続する場合も同様に、内蔵ダイオード１１に電流を流さないようにする目的が達せられない。本願は、このような第２のダイオード３０の接続関係を含むものではない。
第２のダイオード３０の耐圧は第１のダイオード２０の耐圧よりも小さくてよい。さらに、第２のダイオード３０の耐圧はＭＯＳＦＥＴ１０の内蔵ダイオード１１の耐圧よりも小さくてよい。つまり、第２のダイオード３０は低耐圧のダイオードでよい。低耐圧のダイオードは、半導体と金属とのショットキー接合を有するＳＢＤであってよい。具体的には、低耐圧のダイオードは、シリコンと金属とを接合したＳＢＤであってよい。また、低耐圧のダイオードは、ＳｉＣと金属とを接合したＳＢＤまたはＧａＮと金属とを接合したＳＢＤであってもよい。
本例の半導体装置１００は、逆回復動作時においてＭＯＳＦＥＴ１０の内蔵ダイオード１１は通電させず、かつ、第１のダイオード２０を通電させることができる。したがって、ＭＯＳＦＥＴ１０を採用しつつも逆回復動作が可能である。加えて、ＭＯＳＦＥＴ１０の特性である高速動作も利用することができる。
なお、ＭＯＳＦＥＴ１０のチャネル部がＳｉＣを有する場合、内蔵ダイオード１１もＳｉＣで構成される。内蔵ダイオード１１はチャネル部近傍のｐｎ接合により構成される。内蔵ダイオード１１に電流が流れると、ＳｉＣの結晶欠陥が増えることが知られている。したがって、内蔵ダイオード１１に電流が流れるとチャネル部の結晶欠陥も増える。これにより、オン電圧が増加するという問題がある。本例の半導体装置１００では、内蔵ダイオード１１に電流を流さない。したがって、当該チャネル近傍の結晶欠陥に起因するオン電圧増加の問題を解消することができる。
ＭＯＳＦＥＴ１０のチャネル部がＳｉＣまたはＧａＮを有する場合、内蔵ダイオード１１に電流が流れると、内蔵ダイオード１１は青色の光を発光する。内蔵ダイオード１１の発光により、ＭＯＳＦＥＴ１０のゲート絶縁膜の膜質が変化する。これにより、ＭＯＳＦＥＴ１０の特性が劣化するという問題がある。本例の半導体装置１００では、内蔵ダイオード１１に電流を流さない。したがって、内蔵ダイオード１１の発光に起因するＭＯＳＦＥＴ１０の特性が劣化する問題を解消することができる。
図２は、半導体パッケージ３１０中の半導体モジュール２００を示す図である。本例では、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０の各々がディスクリート半導体として設けられる。また、第１実施例の半導体装置１００に相当する半導体装置が、１つの半導体モジュール２００として半導体パッケージ３１０の中に設けられる。係る点が、第１の実施例と異なる。但し、半導体モジュール２００の機能は、第１実施例の半導体装置１００と同じである。
半導体モジュール２００は、基板４０と、基板４０に載置された金属基板４１および金属基板４５を有する。半導体モジュール２００は、半田５９により金属基板４１に導通されるＭＯＳＦＥＴ１０および第２のダイオード３０、ならびに、半田５９により金属基板４５に導通される第１のダイオード２０を有する。また、半導体モジュール２００は、ゲート端子２２、ソース端子２４、ドレイン端子２６を有する。
ＭＯＳＦＥＴ１０は、金属基板４１に載置される。ＭＯＳＦＥＴ１０は、ゲートパッド４２およびソースパッド４４を有する。ゲートパッド４２は、ＭＯＳＦＥＴ１０のゲート１２に電気的に接続した導電部材であってよい。ゲートパッド４２は、導電ワイヤ５２を介してゲート端子２２に接続する。
ソースパッド４４は、ＭＯＳＦＥＴ１０のソース１４に電気的に接続した導電部材であってよい。ソースパッド４４は、複数の導電ワイヤ５４を介してソース端子２４に接続する。ＭＯＳＦＥＴ１０のドレイン１６は、半田５９を介して金属基板４１に電気的に接続する。
第２のダイオード３０は、金属基板４１に載置される。第２のダイオード３０は、ドレインパッド４６を有する。ドレインパッド４６は、第２のダイオード３０のアノードに電気的に接続した導電部材であってよい。ドレインパッド４６は、導電ワイヤ５６を介して金属基板４５に電気的に接続する。第２のダイオード３０のカソードは、半田５９を介して金属基板４１に電気的に接続する。
第１のダイオード２０は、金属基板４５に載置される。第１のダイオード２０は、ソースパッド４８を有する。ソースパッド４８は、第１のダイオード２０のアノードに電気的に接続した導電部材であってよい。ソースパッド４８は、複数の導電ワイヤ５８を介してソース端子２４に電気的に接続する。第１のダイオード２０のカソードは、半田５９を介して金属基板４５に電気的に接続する。なお、金属基板４５は、ドレイン端子２６に電気的に接続する。なお、半田５９に代えて、複数の導電バンプを介して金属基板４１または金属基板４５に電気的に接続してもよい。
本例では、第１実施例の半導体装置１００と同じ機能を半導体モジュール２００により実現する。これにより、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０を構成する材料として異なる材料を用いることができる。例えば、ＭＯＳＦＥＴ１０はチャネル部にシリコンを用いて、第１のダイオード２０および第２のダイオード３０の半導体にＳｉＣまたはＧａＮを用いることができる。勿論、これ以外の組み合わせも可能である。加えて、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０の特性および／または価格を考慮して、半導体モジュール２００を組み立てることができるので、設計の自由度が高くなる。
図３は、ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した例を示す図である。ＭＯＳＦＥＴ１０は、いわゆる縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ１０は、チャネル部にＳｉ、ＳｉＣおよびＧａＮのいずれかを有してよい。具体的には、ＭＯＳＦＥＴ１０が形成されるｎ型半導体基板７０は、Ｓｉ、ＳｉＣおよびＧａＮのいずれかであってよい。本明細書において、ゲート電極６２が設けられる側のｎ型半導体基板７０の面を便宜的に表面と称し、ドレイン電極６６が設けられる側のｎ型半導体基板７０の面を便宜的に裏面と称する。また、裏面から表面に向かう方向を表面方向と称し、表面から裏面に向かう方向を裏面方向と称する。層または膜の表面方向の側の面を表面側と称し、裏面方向の側の面を裏面側と称する。
ｎ型半導体基板７０は、ｎ型半導体基板７０よりもｎ型不純物をさらにドープしたｎ＋型ドープ層７８を裏面側に有する。ｎ＋型ドープ層７８の裏面側にはドレイン電極６６が設けられる。ドレイン電極６６は、ＭＯＳＦＥＴ１０の半導体層であるｎ＋型ドープ層７８とＳＢＤを形成する。当該ＳＢＤが第２のダイオード３０として機能する。この場合、ｎ＋型ドープ層７８がカソードとなり、ドレイン電極６６がアノードとなる。
ＭＯＳＦＥＴ１０の通常動作時には、ドレイン側が高電位となりソース側が低電位となる。これに対して、逆回復動作時にはソース側が高電位となりドレイン側が低電位となる。ｎ＋型ドープ層７８は、逆回復動作時の耐圧を調整するべく設けられた層である。ｎ＋型ドープ層７８のドープ濃度が高いほど、耐圧は低くなる。これに対して、ｎ＋型ドープ層７８のドープ濃度が低いほど、耐圧は高くなる。
ｎ型半導体基板７０がＳｉである場合、ｎ型半導体基板７０の不純物の濃度は１．０Ｅ１３〜Ｅ１５であってよい。また、ｎ型半導体基板７０がＳｉＣまたはＧａＮである場合、ｎ型半導体基板７０の不純物の濃度は１．０Ｅ１５〜Ｅ１６であってよい。ｎ＋型ドープ層７８の不純物濃度は、ｎ型半導体基板７０の上記不純物濃度よりも高ければよい。ｎ＋型ドープ層７８の不純物濃度は、耐圧に応じて適宜定めてよい。
ドレイン電極６６は、Ｔｉ、ＮｉまたはＡｌであってよい。ただし、ドレイン電極６６は、Ｔｉ、ＮｉまたはＡｌのみに限定されない。ドレイン電極６６は、第２のダイオード３０の順方向電圧に応じて適宜定めてよい。
ｎ型半導体基板７０は、表面側に複数のｐ型ウェル７２を有する。複数のｐ型ウェル７２のそれぞれは、ｐ＋型コンタクト層７４およびｎ＋型コンタクト層７６を有する。ｐ＋型コンタクト層７４およびｎ＋型コンタクト層７６の表面側には、ソース電極６４が設けられる。ｐ＋型コンタクト層７４は、ｐ型ウェル７２とソース電極６４との接触抵抗を下げるべく設けられた層である。ｎ＋型コンタクト層７６は、ＭＯＳＦＥＴ１０のソース領域である。
ｎ型半導体基板７０の表面において、ｎ型半導体基板７０のｎ型領域と、ｐ＋型コンタクト層７４およびｎ＋型コンタクト層７６とは直接接触しない。本例では、ｎ型半導体基板７０のｎ型領域とｎ＋型コンタクト層７６との間には間隔が設けられる。当該間隔には、ｐ型ウェル７２が存在する。当該間隔がチャネル部６８となる。
複数のｐ型ウェル７２間のｎ型領域に接してゲート絶縁膜６１が設けられる。ゲート絶縁膜６１の表面側にゲート電極６２が設けられる。ゲート絶縁膜６１は、複数のチャネル部６８を覆う。ゲート電極６２に正電圧がかけられるとチャネル部６８に電子が誘起する。さらに、ソース電極６４およびドレイン電極６６間に電位差を形成すると、ドレイン電極６６からソース電極６４に電流が流れる。ＭＯＳＦＥＴ１０の通常動作時における電流を破線矢印により示す。
本例では、ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成する。これにより、ＭＯＳＦＥＴ１０を有するｎ型半導体基板７０に対してショットキー接合するドレイン電極６６を設けるだけで、第２のダイオード３０を形成することができる。したがって、第２のダイオード３０の製造が容易となる。また、図２の例と比較して、第２のダイオード３０の設置面積を省くことができる。よって、半導体パッケージ３００を小型化することができる。
なお本例は、ゲート電極６２がゲート１２であり、ｎ＋型ドープ層７８の表面側（ｎ型半導体基板７０とｎ＋型ドープ層７８との界面）がドレイン１６であり、ソース電極６４がソース１４であるように図示している。しかしながら、必ずしもソース電極６４がＭＯＳＦＥＴ１０のソース１４でなくともよい。つまり、ｎ＋型コンタクト層７６またはｐ＋型コンタクト層７４をＭＯＳＦＥＴ１０のソース１４とみなしてもよい。
図４は、ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した第１変形例を示す図である。本例は、ｎ型半導体基板７０がｐ型ウェル７２とｎ＋型ドープ層７８との間にｐ型カラム８０を有する点で図３の例と異なる。他の点は、図３の例と同様である。当該構造により、図３の例と比較して、ＭＯＳＦＥＴ１０のオン抵抗を下げることができる。
図５は、ＭＯＳＦＥＴ１０および第２のダイオード３０を一体形成した第２変形例を示す図である。本例のｎ型半導体基板７０は、ｐ型ウェル７２と対向し、ドレイン電極６６と接する位置にｐ型領域８２を有する。係る点で図３の例と異なる。他の点は、図３の例と同様である。
ｐ型領域８２は、ｎ型半導体基板７０のｎ型不純物領域とｐｎダイオード８４を形成する。ｐｎダイオード８４は、ＳＢＤである第２のダイオード３０と電気的に並列に接続する。ｐ型領域８２は、ｎ＋型ドープ層７８を囲むガードリングであってよい。ｐｎダイオード８４を設けることで、第２のダイオード３０のカソードからアノードへ電流がリークする逆方向リーク電流を防ぐことができる。
図６は、第２実施例における半導体パッケージ３２０中の半導体装置１１０を示す図である。本例の第２のダイオード３０は、ソース側電流経路１８において、ＭＯＳＦＥＴ１０のソース１４にアノードが接続し、かつ、第１のダイオード２０のアノードにカソードが接続する。係る点が第１実施例と異なる。他の点は、第１実施例と同様である。
本例のソース側電流経路１８は、ＭＯＳＦＥＴ１０のソース１４とＭＯＳＦＥＴ１０に電気的に接続されるソース端子２４との間の電気経路である。ソース側電流経路１８には、ソース電極６４が含まれてもよい。
本例のドレイン側電流経路１９は、ＭＯＳＦＥＴ１０のドレイン１６とＭＯＳＦＥＴ１０に電気的に接続されるドレイン端子２６との間の電気経路である。ドレイン側電流経路１９には、ドレイン電極６６が含まれてもよい。これに限定されるものではないが、ドレイン１６はドレイン電極６６であってもよい。
本例の半導体装置１１０も第１実施例の半導体装置１００と同様に、逆回復動作時においてＭＯＳＦＥＴの内蔵ダイオード１１は通電せず、かつ、第１のダイオード２０を通電させることができる。したがって、ＭＯＳＦＥＴ１０を採用しつつも逆回復動作が可能である。加えて、ＭＯＳＦＥＴ１０の特性である高速動作も利用することができる。
加えて、ＭＯＳＦＥＴ１０のチャネル部がＳｉＣを有する場合、当該チャネル近傍の結晶欠陥に起因するオン電圧同課の問題を解消することができる。また、ＭＯＳＦＥＴ１０のチャネル部がＳｉＣまたはＧａＮを有する場合、内蔵ダイオード１１の発光に起因するＭＯＳＦＥＴ１０の特性が劣化する問題を解消することができる。
図７は、半導体パッケージ３３０中の半導体モジュール２１０を示す図である。本例では、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０がディスクリート半導体として設けられる。また、第６実施例の半導体装置１１０に相当する半導体装置が、１つの半導体モジュールとして半導体パッケージ３３０の中に設けられる。係る点が、図６の例と異なる。但し、半導体モジュール２１０の機能は、図６の例の半導体装置１１０と同じである。
半導体モジュール２１０は、基板４０と、基板４０に載置された金属基板４１および金属基板４５を有する。半導体モジュール２１０は、半田５９により金属基板４１に導通されるＭＯＳＦＥＴ１０、ならびに、半田５９により金属基板４５に導通される第１のダイオード２０および第２のダイオード３０を有する。また、半導体モジュール２１０は、ゲート端子２２、ソース端子２４、ドレイン端子２６を有する。
ＭＯＳＦＥＴ１０は、金属基板４１に載置される。ＭＯＳＦＥＴ１０は、ゲートパッド４２およびドレインパッド４３を有する。ゲートパッド４２は、ＭＯＳＦＥＴ１０のゲート１２に電気的に接続した導電部材であってよい。ゲートパッド４２は、導電ワイヤ５２を介してゲート端子２２に接続する。
ドレインパッド４３は、ＭＯＳＦＥＴ１０のドレイン１６に電気的に接続した導電部材であってよい。ドレインパッド４３は、複数の導電ワイヤ５４を介してドレイン端子２６に接続する。ＭＯＳＦＥＴ１０のソース１４は、半田５９を介して金属基板４１に電気的に接続する。
第２のダイオード３０は、金属基板４５に載置される。第２のダイオード３０は、ドレインパッド４６を有する。ドレインパッド４６は、第２のダイオード３０のアノードに電気的に接続した導電部材であってよい。ドレインパッド４６は、導電ワイヤ５６を介して金属基板４１に電気的に接続する。第２のダイオード３０のカソードは、半田５９を介して金属基板４５に電気的に接続する。
第１のダイオード２０は、金属基板４５に載置される。第１のダイオード２０は、ドレインパッド４９を有する。ドレインパッド４９は、第１のダイオード２０のカソードに電気的に接続した導電部材であってよい。ドレインパッド４９は、複数の導電ワイヤ５８を介してドレイン端子２６に電気的に接続する。第１のダイオード２０のアノードは、半田５９を介して金属基板４５に電気的に接続する。なお、金属基板４５は、ソース端子２４に電気的に接続する。
本例では、第２実施例の半導体装置１１０と同じ機能を半導体モジュール２１０により実現する。これにより、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０を構成する材料として異なる材料を用いることができる。例えば、ＭＯＳＦＥＴ１０はチャネル部にシリコンを用いて、第１のダイオード２０および第２のダイオード３０の半導体にＳｉＣまたはＧａＮを用いることができる。勿論、これ以外の組み合わせも可能である。加えて、ＭＯＳＦＥＴ１０、第１のダイオード２０および第２のダイオード３０の特性および／または価格を考慮して、半導体モジュール２００を組み立てることができるので、設計の自由度が高くなる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・ＭＯＳＦＥＴ、１１・・内蔵ダイオード、１２・・ゲート、１４・・ソース、１６・・ドレイン、１８・・ソース側電流経路、１９・・ドレイン側電流経路
２０・・第１のダイオード、２２・・ゲート端子、２４・・ソース端子、２６・・ドレイン端子
３０・・第２のダイオード
４０・・基板、４１・・金属基板、４２・・ゲートパッド、４３・・ドレインパッド、４４・・ソースパッド、４５・・金属基板、４６・・ドレインパッド、４８・・ソースパッド、４９・・ドレインパッド
５２・・導電ワイヤ、５４・・導電ワイヤ、５６・・導電ワイヤ、５８・・導電ワイヤ、５９・・半田
６１・・ゲート絶縁膜、６２・・ゲート電極、６４・・ソース電極、６６・・ドレイン電極、６８ チャネル部
７０・・ｎ型半導体基板、７２・・ｐ型ウェル、７４・・ｐ＋型コンタクト層、７６・・ｎ＋型コンタクト層、７８・・ｎ＋型ドープ層
８０・・ｐ型カラム、８２・・ｐ型領域、８４・・ｐｎダイオード
１００・・半導体装置、１１０・・半導体装置
２００・・半導体モジュール、２１０・・半導体モジュール
３００・・半導体パッケージ、３１０・・半導体パッケージ、３２０・・半導体パッケージ、３３０・・半導体パッケージ

Claims (12)

  1. ソースおよびドレイン間に内蔵ダイオードを有するＭＯＳＦＥＴと、
    前記ＭＯＳＦＥＴのソースに接続したソース側電流経路およびドレインに接続したドレイン側電流経路と、
    前記ソース側電流経路にアノードが接続し、前記ドレイン側電流経路にカソードが接続する第１のダイオードと、
    第２のダイオードと
    を備え、
    前記第２のダイオードは、
    前記ドレイン側電流経路において、前記ＭＯＳＦＥＴのドレインにカソードが接続し、かつ、前記第１のダイオードのカソードにアノードが接続し、
    または、
    前記ソース側電流経路において、前記ＭＯＳＦＥＴのソースにアノードが接続し、かつ、前記第１のダイオードのアノードにカソードが接続し、
    前記ＭＯＳＦＥＴは、ｎ型半導体基板を有し、
    前記ｎ型半導体基板は、表面側にｐ型ウェルを有し、
    前記ｎ型半導体基板は、前記ｎ型半導体基板よりもｎ型不純物をさらにドープしたｎ ＋ 型ドープ層を裏面側に有し、
    前記ｎ ＋ 型ドープ層の裏面側には、ドレイン電極が設けられ、
    前記ｎ型半導体基板は、前記ｐ型ウェルと対向し、前記ドレイン電極と接する位置に、ｐ型領域を有する、
    半導体装置。
  2. 前記ｐ型ウェルが複数設けられ、
    複数の前記ｐ型ウェルのそれぞれは、ｎ ＋ 型コンタクト層を有し、
    前記複数のｐ型ウェルの間のｎ型領域と前記ｎ ＋ 型コンタクト層との間には、チャネル部が設けられ、
    前記ｐ型領域は、前記チャネル部の下方に配置されない、
    請求項１に記載の半導体装置。
  3. 前記ｐ型領域と前記ｎ ＋ 型ドープ層とが接する、請求項１または２に記載の半導体装置。
  4. 前記ｐ型領域は、前記ｎ型半導体基板の裏面から、前記ｎ ＋ 型ドープ層よりも深く、且つ、前記ｐ型ウェルの下面よりも浅い深さまで設けられている、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第２のダイオードは、前記ドレイン側電流経路に設けられる
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第２のダイオードの耐圧は、前記第１のダイオードの順電圧よりも大きい、請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記第２のダイオードの耐圧は前記第１のダイオードの耐圧よりも小さく、
    前記第２のダイオードの耐圧は前記ＭＯＳＦＥＴの前記内蔵ダイオードの耐圧よりも小さい、請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記ＭＯＳＦＥＴのドレイン電極は、前記ＭＯＳＦＥＴの半導体層とショットキーバリアダイオードを形成しており、前記ショットキーバリアダイオードが前記第２のダイオードとして機能する
    請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記第１のダイオードは、前記内蔵ダイオードよりも逆回復時間が短い
    請求項１から８のいずれか一項に記載の半導体装置。
  10. 前記ＭＯＳＦＥＴは、少なくともチャネル部にＳｉＣおよびＧａＮのいずれか一方を有する、請求項１から９のいずれか一項に記載の半導体装置。
  11. 請求項１から１０のいずれか一項に記載の半導体装置が、１つのディスクリート半導体としてパッケージの中に設けられる、半導体パッケージ。
  12. 請求項１から１０のいずれか一項に記載の半導体装置が、１つの半導体モジュールとしてパッケージの中に設けられる、半導体パッケージ。
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Publication number Priority date Publication date Assignee Title
JPS61150280A (ja) * 1984-12-24 1986-07-08 Shindengen Electric Mfg Co Ltd 縦型ｍｏｓトランジスタ
JPH08148675A (ja) * 1994-11-15 1996-06-07 Fuji Electric Co Ltd 半導体装置
JP2001135814A (ja) * 1999-11-02 2001-05-18 Shindengen Electric Mfg Co Ltd 縦型ｍｏｓ電界効果トランジスタ
JP2009123914A (ja) * 2007-11-15 2009-06-04 Fuji Electric Device Technology Co Ltd 逆耐圧を有するスイッチング用半導体装置
US7965126B2 (en) * 2008-02-12 2011-06-21 Transphorm Inc. Bridge circuits and their components
JP5159355B2 (ja) * 2008-02-12 2013-03-06 三菱電機株式会社 レーザ電源装置
JP2010226919A (ja) * 2009-03-25 2010-10-07 Mitsubishi Electric Corp 電力変換装置並びに冷凍空調システム及び太陽光発電システム
JP6335717B2 (ja) * 2014-08-20 2018-05-30 昭和電工株式会社 半導体デバイス

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