TWI643341B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，其目的為提高半導體裝置的性能。本發明之半導體裝置，於半導體基板SUB之表層部，將源極用的n+ 型半導體區域SR及汲極用的n+ 型半導體區域DR彼此分隔地形成，並於n+ 型半導體區域SR與n+ 型半導體區域DR之間的半導體基板SUB之主面上，隔著閘極絕緣膜用的絕緣膜GI而形成閘極電極GE。此外，於閘極電極GE下方的通道形成區域與汲極用的n+ 型半導體區域DR之間的半導體基板SUB之主面，形成LOCOS氧化膜2及STI絕緣膜3。LOCOS氧化膜2及STI絕緣膜3之中，LOCOS氧化膜2位於通道形成區域側，STI絕緣膜3位於汲極用的n+ 型半導體區域DR側。

Description

半導體裝置
本發明係關於一種半導體裝置，例如，可適當利用具有MISFET之半導體裝置。
MISFET，具有：源極區域及汲極區域，於半導體基板之表層部彼此分隔地形成；以及閘極電極，於源極區域與汲極區域之間的半導體基板上隔著閘極絕緣膜而形成。
於非專利文獻1，揭露一種關於具有MOSFET之功率元件的技術。 [習知技術文獻] [非專利文獻]
非專利文獻1：R. Roggero et al., "BCD8sP：An Advanced 0.16 μm Technology Platform with State of the Art Power Devices", Proceedings of The 25th International Symposium on Power Semiconductor & ICs（ISPSD2013）, 2013年, p.361-364
[本發明所欲解決的問題]
在具有MISFET之半導體裝置中，亦宜盡可能提高其性能。此外，宜追求半導體裝置的小型化。抑或宜提高半導體裝置的性能，並追求半導體裝置的小型化。
其他問題與新的特徵，應可自本說明書記載之內容與附圖明瞭。 [解決問題之技術手段]
若依一實施形態，則半導體裝置，具有LOCOS氧化膜及STI絕緣膜，於通道形成區域與汲極用的半導體區域間之中，形成於半導體基板的主面；該LOCOS氧化膜及該STI絕緣膜之中，該LOCOS氧化膜位於該通道形成區域側，該STI絕緣膜位於該汲極用的半導體區域側。 [本發明之效果]
若依一實施形態，則可提高半導體裝置的性能。
此外，可追求半導體裝置的小型化。
抑或，可提高半導體裝置的性能，並追求半導體裝置的小型化。
以下實施形態中雖為了方便，在必要時分割為複數個部分或實施形態予以說明，但除了特別指出的情況以外，其等並非彼此全無關聯，具有一方為另一方之部分或全部的變形例、詳細說明、補充說明等關係。此外，以下實施形態中，在提及要素的數目等（包括個數、數值、量、範圍等）之情況，除了特別指出之情況及原理上明顯限定為特定數目之情況等以外，並未限定於該提及的數，可為提及的數以上亦可為以下。進一步，以下實施形態中，該構成要素（亦包含要素步驟等），除了特別指出之情況及原理上明顯被認為必須之情況等以外，自然並非為必要。同樣地，以下實施形態中，提及構成要素等之形狀、位置關係等時，除了特別指出之情況及原理上明顯被認為並非如此之情況等以外，包含實質上與該形狀等近似或類似者等。此一條件，在上述數值及範圍方面亦相同。
以下，依據附圖詳細地說明實施形態。另，在用於說明實施形態的全體附圖中，對具有同一功能的構件給予同一符號，並省略其重複的說明。此外，以下實施形態，除了特別必要時以外，原則上不重複同一或同樣部分的說明。
此外，實施形態所使用之附圖中，亦有即便為剖面圖仍為了容易觀看附圖而將影線省略之情況。另外，亦有即便為俯視圖仍為了容易觀看附圖而附加影線之情況。
（實施形態） ＜關於半導體裝置的構造＞ 參考附圖，說明本實施形態的半導體裝置。圖1及圖2，係本實施形態的半導體裝置之要部剖面圖；圖3及圖4，係本實施形態的半導體裝置之要部俯視圖。圖3及圖4之A－A線的剖面圖，幾近與圖1對應；圖3及圖4之B－B線的剖面圖，幾近與圖2對應。
另，圖3與圖4，顯示相同平面區域，圖4對應於在圖3加上閘極電極GE之裝置。此外，圖3與圖4雖為俯視圖，但為了使俯視圖容易理解，於圖3，對LOCOS氧化膜2、STI絕緣膜3及元件分離區域4給予斜線的影線；於圖4，對LOCOS氧化膜2、STI絕緣膜3及元件分離區域4給予斜線的影線，對閘極電極GE給予點狀的影線。
本實施形態的半導體裝置，係具有MISFET（Metal Insulator Semiconductor Field Effect Transistor, 金屬絕緣半場效電晶體）之半導體裝置，此處為具有LDMOSFET（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor, 橫向雙擴散金氧半場效電晶體）以作為MISFET之半導體裝置。
另，本發明中，提及MOSFET（Metal Oxide Semiconductor Field Effect Transistor, 金氧半場效電晶體）或LDMOSFET時，不僅包含於閘極絕緣膜使用氧化膜（氧化矽膜）之MISFET，亦包含於閘極絕緣膜使用氧化膜（氧化矽膜）以外的絕緣膜之MISFET。此外，LDMOSFET，係MISFET元件之一種。
以下，參考圖1～圖4，對本實施形態的半導體裝置之構造具體地說明。
如圖1～圖4所示，作為MISFET，將LDMOSFET，形成於半導體基板SUB之主面。半導體基板SUB具有：係半導體基板之基板本體SB，由導入例如硼（B）等p型雜質的p+ 型之單晶矽等構成；以及磊晶層（半導體層、磊晶半導體層）EP，於基板本體SB之主面上隔著n型之嵌入層（半導體層）NB而形成，由p- 型之單晶矽等構成。因此，半導體基板SUB，係所謂的磊晶晶圓。基板本體SB與磊晶層EP，雖為相同導電型（此處為p型），但基板本體SB之雜質濃度（p型雜質濃度），成為較磊晶層EP之雜質濃度（p型雜質濃度）更高，基板本體SB之電阻率（比電阻），較磊晶層EP之電阻率（比電阻）更低。
此處，磊晶層EP之中，將維持p- 型的狀態之區域，稱作p- 型磊晶層EP1。在磊晶層EP內，形成p型井PW、n+ 型半導體區域SR、p+ 型半導體區域PR、n- 型半導體區域NF、n型半導體區域NW、及n+ 型半導體區域DR，而其等以外的區域，則與p- 型磊晶層EP1對應。因此，p- 型磊晶層EP1，雖與基板本體SB為相同導電型（此處為p型），但p- 型磊晶層EP1之雜質濃度（p型雜質濃度），較基板本體SB之雜質濃度（p型雜質濃度）更低；p- 型磊晶層EP1之電阻率，較基板本體SB之電阻率更高。
半導體基板SUB中，在以元件分離區域4界定之（亦即以元件分離區域4包圍周圍之）活性區域，形成LDMOSFET。作為元件分離區域4，可採用STI構造或DTI構造（與後述的DTI構造5對應）。
具體而言，於半導體基板SUB之磊晶層EP，形成p型井PW、源極用的n+ 型半導體區域SR、對p型井PW供電用的p+ 型半導體區域PR、汲極用的n- 型半導體區域NF、n型半導體區域NW、及n+ 型半導體區域DR；於磊晶層EP的表面上，隔著閘極絕緣膜用的絕緣膜（閘極絕緣膜）GI而形成閘極電極GE。
p型井（p型半導體區域、p型主體層）PW與p+ 型半導體區域（p型供電區域）PR，係形成於半導體基板SUB之磊晶層EP內的p型之半導體區域（p型雜質擴散區域）。p+ 型半導體區域PR之雜質濃度（p型雜質濃度），較p型井PW之雜質濃度（p型雜質濃度）更高，p型井PW之雜質濃度（p型雜質濃度），較p- 型磊晶層EP1之雜質濃度（p型雜質濃度）更高。
n+ 型半導體區域（源極區域）SR、n- 型半導體區域NF、n型半導體區域NW、及n+ 型半導體區域DR，係形成於半導體基板SUB之磊晶層EP內的n型之半導體區域（n型雜質擴散區域）。n型半導體區域（n型汲極區域、n型漂移區域）NW之雜質濃度（n型雜質濃度），較n- 型半導體區域（低濃度汲極區域、n型偏移汲極區域、n- 型漂移區域）NF之雜質濃度（n型雜質濃度）更高。此外，n+ 型半導體區域（高濃度汲極區域、n+ 型汲極區域）DR之雜質濃度（n型雜質濃度），較n型半導體區域NW之雜質濃度（n型雜質濃度）更高。
在半導體基板SUB之磊晶層EP中，將源極用的n+ 型半導體區域SR、對p型井PW供電用的p+ 型半導體區域PR，形成於p型井PW內。亦即，在半導體基板SUB之磊晶層EP中，n+ 型半導體區域SR及p+ 型半導體區域PR，包含於p型井PW內。因此，將n+ 型半導體區域SR與p+ 型半導體區域PR，各自形成為較p型井PW更為淺層，使n+ 型半導體區域SR的底面與p型井PW接觸，使p+ 型半導體區域PR的底面與p型井PW接觸。此外，在p型井PW內，可能有n+ 型半導體區域SR與p+ 型半導體區域PR彼此鄰接（接觸）之情況、及n+ 型半導體區域SR與p+ 型半導體區域PR隔著p型井PW的一部分彼此分隔之情況。因此，n+ 型半導體區域SR及p+ 型半導體區域PR的側面，雖與p型井PW接觸，但在n+ 型半導體區域SR與p+ 型半導體區域PR彼此鄰接（接觸）之情況，成為n+ 型半導體區域SR與p+ 型半導體區域PR之互相對向側的側面彼此鄰接（接觸）。
n+ 型半導體區域SR，係作為LDMOSFET之源極區域作用的n型之半導體區域。此外，p+ 型半導體區域PR，係為了自形成於p+ 型半導體區域PR上之插塞PG（即供電用插塞PGK）起，藉由p+ 型半導體區域PR對p型井PW供給期望的電位而設置。
另，對n+ 型半導體區域SR與p+ 型半導體區域PR，供給相同電位（電壓）。因此，將配置於n+ 型半導體區域SR上而與n+ 型半導體區域SR電性連接的插塞PG（即源極用插塞PGS）、及配置於p+ 型半導體區域PR上而與p+ 型半導體區域PR電性連接的插塞PG（即供電用插塞PGK），與共通的源極用配線M1S電性連接。藉此，自源極用配線M1S起藉由插塞PG（源極用插塞PGS）對n+ 型半導體區域SR供給既定的源極電壓，並自該源極用配線M1S起藉由插塞PG（供電用插塞PGK），對p+ 型半導體區域PR亦供給與源極電壓相同的電壓。
p型井PW的底面及側面，與成為p- 型之部分的磊晶層EP（即p- 型磊晶層EP1）接觸。n- 型半導體區域NF的底面及側面，與成為p- 型之部分的磊晶層EP（即p- 型磊晶層EP1）接觸。
p型井PW與n- 型半導體區域NF，雖皆形成於磊晶層EP內，但隔著成為p- 型之部分的磊晶層EP（即p- 型磊晶層EP1）彼此分隔。亦即，p型井PW與n- 型半導體區域NF，在閘極電極GE的閘極長度方向分隔，若自閘極長度方向觀察，則於p型井PW與n- 型半導體區域NF之間，存在成為p- 型之部分的磊晶層EP（即p- 型磊晶層EP1）。因此，於源極用的n+ 型半導體區域SR與汲極用的n- 型半導體區域NF之間，夾設p型井PW的一部分、以及成為p- 型之部分的磊晶層EP（即p- 型磊晶層EP1的一部分）。
另，提及「閘極長度方向」之情況，係指閘極電極GE的閘極長度方向。此外，提及「閘極寬度方向」之情況，係指閘極電極GE的閘極寬度方向。此外，通道長度方向，與閘極長度方向相同；通道寬度方向，與閘極寬度方向相同。
在半導體基板SUB之磊晶層EP中，將n型半導體區域NW，形成於n- 型半導體區域NF內。亦即，在半導體基板SUB之磊晶層EP中，n型半導體區域NW，包含於n- 型半導體區域NF內。因此，將n型半導體區域NW，形成為較n- 型半導體區域NF更為淺層，使n型半導體區域NW的底面及側面，與n- 型半導體區域NF接觸。
在半導體基板SUB之磊晶層EP中，將n+ 型半導體區域DR，形成於n型半導體區域NW內。亦即，在半導體基板SUB之磊晶層EP中，n+ 型半導體區域DR，包含於n型半導體區域NW內。因此，將n+ 型半導體區域DR，形成為較n型半導體區域NW更為淺層，使n+ 型半導體區域DR的底面，與n型半導體區域NW接觸。n+ 型半導體區域DR的側面，與n型半導體區域NW接觸，或與STI絕緣膜3接觸。
n- 型半導體區域NF、n型半導體區域NW、與n+ 型半導體區域DR，皆為汲極用的n型半導體區域。然則，n型半導體區域NW及n+ 型半導體區域DR，皆未與通道形成區域鄰接，而n- 型半導體區域NF、n型半導體區域NW、與n+ 型半導體區域DR之中，與通道形成區域鄰接者，係雜質濃度最低的n- 型半導體區域NF。在半導體基板SUB之磊晶層EP中，於n+ 型半導體區域DR與通道形成區域之間，夾設雜質濃度較n+ 型半導體區域DR更低的n型半導體區域NW及n- 型半導體區域NF。此外，n+ 型半導體區域DR，雖與n型半導體區域NW接觸，但未與n- 型半導體區域NF接觸，於n+ 型半導體區域DR與n- 型半導體區域NF之間，夾設n型半導體區域NW。此外，於n型半導體區域NW與通道形成區域之間，夾設雜質濃度較n型半導體區域NW更低的n- 型半導體區域NF。通道形成區域與汲極用的n+ 型半導體區域DR之間隔（距離），較通道形成區域與源極用的n+ 型半導體區域SR之間隔（距離）更大。
於半導體基板SUB之主面上（即磊晶層EP的表面上），隔著閘極絕緣膜用的絕緣膜GI，形成LDMOSFET之閘極電極GE。亦即，在源極用的n+ 型半導體區域SR與汲極用的n+ 型半導體區域DR之間的半導體基板SUB之主面（即磊晶層EP的表面）上，隔著閘極絕緣膜用的絕緣膜GI形成閘極電極GE。
絕緣膜GI，例如由氧化矽膜等構成。閘極電極GE，例如，由導入雜質（例如n型雜質）之多晶矽膜（摻雜多晶矽膜）構成。閘極電極GE，係以單層膜或疊層膜形成，在以矽膜形成閘極電極GE之情況，亦可於閘極電極GE上形成金屬矽化物層（與後述的金屬矽化物層SL對應）。
閘極電極GE，於p- 型磊晶層EP1及p型井PW上隔著絕緣膜GI而形成。亦即，閘極電極GE，在位於p型井PW與n- 型半導體區域NF間之部分的p- 型磊晶層EP1上、與p型井PW上，隔著閘極絕緣膜用的絕緣膜GI而形成。因此，閘極電極GE的一部分，隔著絕緣膜GI而延伸至p型井PW之上方。位於閘極電極GE正下方之部分的p型井PW及p- 型磊晶層EP1之表層部，成為通道形成區域。在閘極電極GE與磊晶層EP之間，夾設絕緣膜GI，將閘極電極GE與磊晶層EP之間的絕緣膜GI，作為閘極絕緣膜而作用。
於閘極電極GE下方的通道形成區域與汲極用的n+ 型半導體區域DR之間的半導體基板SUB之主面，形成LOCOS氧化膜2及STI絕緣膜3。LOCOS氧化膜2及STI絕緣膜3之中，LOCOS氧化膜2位於通道形成區域側，STI絕緣膜3位於n+ 型半導體區域DR側。閘極電極GE的一部分，覆蓋在LOCOS氧化膜2上方。亦即，閘極電極GE的一部分，位於LOCOS氧化膜2上方。
具體而言，以俯視時包圍汲極用的n+ 型半導體區域DR之方式，形成LOCOS氧化膜2及STI絕緣膜3。因此，俯視時，在通道形成區域與汲極用的n+ 型半導體區域DR之間，夾設LOCOS氧化膜2與STI絕緣膜3，於通道形成區域側具有LOCOS氧化膜2，於n+ 型半導體區域DR側具有STI絕緣膜3。俯視時，LOCOS氧化膜2與STI絕緣膜3彼此鄰接，在接近汲極用的n+ 型半導體區域DR側配置STI絕緣膜3，在接近通道形成區域側（連帶地接近源極區域側）配置LOCOS氧化膜2。亦即，以俯視時包圍汲極用的n+ 型半導體區域DR之方式，形成STI絕緣膜3；以與該STI絕緣膜3鄰接而包圍該STI絕緣膜3之方式，形成LOCOS氧化膜2。因此，俯視時，STI絕緣膜3與LOCOS氧化膜2並排，環繞汲極用的n+ 型半導體區域DR之周圍，STI絕緣膜3配置於內側（即接近n+ 型半導體區域DR側），LOCOS氧化膜2配置於外側（即接近通道形成區域側，連帶地接近源極區域側）。
此處，LOCOS氧化膜（LOCOS分離膜）2，係以LOCOS（Local oxidation of silicon, 矽局部氧化）法形成之氧化膜（氧化矽膜）。LOCOS法為，在半導體基板之主面上形成耐氧化膜（例如氮化矽膜）後，藉由將半導體基板熱氧化，而於未被耐氧化膜覆蓋之區域的半導體基板之主面，選擇性地（局部地）形成熱氧化膜（LOCOS氧化膜）的手法，該手法形成之熱氧化膜為LOCOS氧化膜（LOCOS分離膜）。
此外，STI絕緣膜（STI分離膜）3，係以STI（Shallow Trench Isolation, 淺溝槽隔離）法形成之絕緣膜。STI法為，於半導體基板之主面形成溝後，將絕緣膜嵌入該溝的手法，嵌入該溝之絕緣膜為STI絕緣膜（STI分離膜）。
如此地，於俯視時通道形成區域與汲極用的n+ 型半導體區域DR之間，夾設LOCOS氧化膜2與STI絕緣膜3，而在LOCOS氧化膜2及STI絕緣膜3下方，使雜質濃度較n+ 型半導體區域DR更低的n- 型半導體區域NF及n型半導體區域NW延伸。因此，於通道形成區域與汲極用的n+ 型半導體區域DR之間，呈夾設有雜質濃度較n+ 型半導體區域DR更低的n- 型半導體區域NF及n型半導體區域NW之狀態。而於通道形成區域與汲極用的n+ 型半導體區域DR之間，夾設有n- 型半導體區域NF及n型半導體區域NW，在接近n+ 型半導體區域DR側具有n型半導體區域NW，在接近通道形成區域側具有n- 型半導體區域NF。因此，可使延伸至LOCOS氧化膜2及STI絕緣膜3之下方的n- 型半導體區域NF及n型半導體區域NW，作為通道形成區域與汲極用的n+ 型半導體區域DR之間的導電路徑而作用。因此，汲極用的n+ 型半導體區域DR，藉由延伸至LOCOS氧化膜2及STI絕緣膜3之下方的n型半導體區域NW及n- 型半導體區域NF，而與通道形成區域連接。
此外，本實施形態，對於LOCOS氧化膜2與STI絕緣膜3接觸之情況予以圖示及說明。作為其他形態，亦可能有LOCOS氧化膜2與STI絕緣膜3分隔之情況。
如同上述，閘極電極GE，雖於半導體基板SUB的磊晶層EP上隔著絕緣膜GI形成，但閘極電極GE的一部分，覆蓋在LOCOS氧化膜2上方。亦即，閘極電極GE，一體化地具有於磊晶層EP上隔著絕緣膜GI而形成的部分、以及位於LOCOS氧化膜2上方的部分。可不在LOCOS氧化膜2上方形成絕緣膜GI，因此，可使位於LOCOS氧化膜2上方之部分的閘極電極GE，與LOCOS氧化膜2接觸。
於半導體基板SUB之主面上，以覆蓋閘極電極GE的方式，形成絕緣膜（層間絕緣膜）IL3以作為層間絕緣膜。絕緣膜IL3，例如由氧化矽膜等構成。使絕緣膜IL3的頂面平坦化。作為絕緣膜IL3，亦可使用疊層絕緣膜，例如，亦可將氮化矽膜與該氮化矽膜上之氧化矽膜的疊層膜作為絕緣膜IL3使用，此一情況，宜使氧化矽膜較氮化矽膜更厚。另，疊層絕緣膜，係由複數層絕緣膜構成的疊層膜。
於絕緣膜IL3，形成接觸洞（開口部、穿通孔、貫通孔）CT，並於接觸洞CT內，形成例如以鎢（W）膜為主體之導電性的插塞（連接用嵌入導體、接觸插塞）PG。亦即，導電性的插塞PG，嵌入至形成於絕緣膜IL3的接觸洞CT。插塞PG，為連接用的插塞，即接觸插塞。嵌入至形成於絕緣膜IL3的接觸洞CT之插塞PG，分別形成於閘極電極GE上、汲極用的n+ 型半導體區域DR上、源極用的n+ 型半導體區域SR上、及供電用的p+ 型半導體區域PR上。插塞PG，係為了將配線M1、與設置於半導體基板SUB內的各種半導體區域（n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR等）或設置於半導體基板SUB上的各種導電性構件（閘極電極等）之間電性連接而設置。
此處，插塞PG之中，將配置於閘極電極GE上而與該閘極電極GE電性連接之插塞PG，稱作閘極用插塞PGG。此外，插塞PG之中，將配置於汲極用的n+ 型半導體區域DR上而與該汲極用的n+ 型半導體區域DR電性連接之插塞PG，稱作汲極用插塞PGD。此外，插塞PG之中，將配置於源極用的n+ 型半導體區域SR上而與該n+ 型半導體區域SR電性連接之插塞PG，稱作源極用插塞PGS。此外，插塞PG之中，將配置於供電用的p+ 型半導體區域PR上而與該p+ 型半導體區域PR電性連接之插塞PG，稱作供電用插塞PGK。此外，接觸洞CT之中，將供嵌入汲極用插塞PGD所用之接觸洞CT，稱作汲極用接觸洞CTD。汲極用接觸洞CTD，形成於汲極用的n+ 型半導體區域DR上之絕緣膜IL3（層間絕緣膜），於汲極用接觸洞CTD內，嵌入汲極用插塞PGD。嵌入至汲極用接觸洞CTD內之汲極用插塞PGD，與汲極用的n+ 型半導體區域DR電性連接。此外，接觸洞CT之中，將供嵌入源極用插塞PGS所用之接觸洞CT，稱作源極用接觸洞CTS。源極用接觸洞CTS，形成於源極用的n+ 型半導體區域SR上之絕緣膜IL3（層間絕緣膜），於源極用接觸洞CTS內，嵌入源極用插塞PGS。嵌入至源極用接觸洞CTS內之源極用插塞PGS，與源極用的n+ 型半導體區域SR電性連接。
此外，圖1及圖2之情況，雖未於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之上部形成金屬矽化物層，但亦可如同後述圖20，在圖1及圖2中，亦於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之上部形成後述的金屬矽化物層SL。
形成於汲極用的n+ 型半導體區域DR上的汲極用插塞PGD，藉由與n+ 型半導體區域DR接觸，而與該n+ 型半導體區域DR電性連接。另，於汲極用的n+ 型半導體區域DR之上部形成有金屬矽化物層（與後述的金屬矽化物層SL對應）的情況，汲極用插塞PGD，與n+ 型半導體區域DR之上部的金屬矽化物層（與後述的金屬矽化物層SL對應）接觸，藉由該金屬矽化物層而與汲極用的n+ 型半導體區域DR電性連接。
此外，形成於源極用的n+ 型半導體區域SR上之源極用插塞PGS，藉由與n+ 型半導體區域SR接觸，而與該n+ 型半導體區域SR電性連接。另，於源極用的n+ 型半導體區域SR之上部形成有金屬矽化物層（與後述的金屬矽化物層SL對應）的情況，源極用插塞PGS，與n+ 型半導體區域SR之上部的金屬矽化物層（與後述的金屬矽化物層SL對應）接觸，藉由該金屬矽化物層而與源極用的n+ 型半導體區域SR電性連接。
此外，形成於供電用的p+ 型半導體區域PR上之供電用插塞PGK，藉由與p+ 型半導體區域PR接觸，而與該p+ 型半導體區域PR電性連接。另，於供電用的p+ 型半導體區域PR之上部形成有金屬矽化物層（與後述的金屬矽化物層SL對應）的情況，供電用插塞PGK，與p+ 型半導體區域PR之上部的金屬矽化物層（與後述的金屬矽化物層SL對應）接觸，藉由該金屬矽化物層而與供電用的p+ 型半導體區域PR電性連接。
此外，形成於閘極電極GE上的閘極用插塞PGG，藉由與閘極電極GE接觸，而與該閘極電極GE電性連接。另，於閘極電極GE之上部形成有金屬矽化物層（與後述的金屬矽化物層SL對應）的情況，閘極用插塞PGG，與閘極電極GE之上部的金屬矽化物層（與後述的金屬矽化物層SL對應）接觸，藉由該金屬矽化物層而與閘極電極GE電性連接。
於嵌入有插塞PG之絕緣膜IL3上，形成配線（第1層配線）M1。配線M1，例如，係藉由在嵌入有插塞PG之絕緣膜IL3上形成導電膜後，將該導電膜圖案化而形成，此一情況，配線M1，由圖案化的導電膜構成。作為配線M1，例如可適宜使用鋁配線等。其他形態中，作為配線M1，亦可使用以鑲嵌法形成之鑲嵌配線（嵌入配線）。雖在較絕緣膜IL3及配線M1更上層，進一步形成層間絕緣膜及配線，但此處省略其圖示及說明。
此處，配線M1之中，將藉由插塞PG（更具體而言藉由閘極用插塞PGG）而與閘極電極GE電性連接之配線M1，稱作閘極用配線M1G。此外，配線M1之中，將藉由插塞PG（更具體而言藉由汲極用插塞PGD）而與汲極用的n+ 型半導體區域DR電性連接之配線M1，稱作汲極用配線M1D。此外，配線M1之中，將藉由插塞PG（更具體而言藉由源極用插塞PGS）而與源極用的n+ 型半導體區域SR電性連接之配線M1，稱作源極用配線M1S。閘極用配線M1G、汲極用配線M1D、及源極用配線M1S，彼此分離。亦即，閘極用配線M1G與汲極用配線M1D，未通過導體連接；且閘極用配線M1G與源極用配線M1S，未通過導體連接；且源極用配線M1S與汲極用配線M1D，未通過導體連接。
可自汲極用配線M1D起，藉由汲極用插塞PGD對汲極用的n+ 型半導體區域DR供給期望之汲極電壓（汲極電位）。此外，可自閘極用配線M1G起，藉由閘極用插塞PGG對閘極電極GE供給期望之閘極電壓（閘極電位）。此外，可自源極用配線M1S起，藉由源極用插塞PGS對源極用的n+ 型半導體區域SR供給期望之源極電壓（源極電位）。
將源極用插塞PGS與源極用配線M1S連接，亦將供電用插塞PGK與源極用配線M1S連接。亦即，源極用的n+ 型半導體區域SR與供電用的p+ 型半導體區域PR，藉由插塞PG而與共通的源極用配線M1S電性連接。亦即，源極用的n+ 型半導體區域SR與供電用的p+ 型半導體區域PR，藉由源極用插塞PGS、源極用配線M1S及供電用插塞PGK而電性連接。因此，自源極用配線M1S起，藉由源極用插塞PGS對n+ 型半導體區域SR供給期望之源極電壓，並自該源極用配線M1S起，藉由供電用插塞PGK，對p+ 型半導體區域PR（連帶地亦對p型井PW），供給與源極電壓相同的電壓。
接著，對於電流流通於LDMOSFET時的動作加以說明。亦即，使自汲極用配線M1D起，藉由汲極用插塞PGD對汲極用的n+ 型半導體區域DR供給之汲極電壓，較自源極用配線M1S起，藉由源極用插塞PGS對源極用的n+ 型半導體區域SR供給之源極電壓更高。而後，藉由供給自閘極用配線M1G起，藉由閘極用插塞PGG對閘極電極GE供給既定的閘極電壓（較閾值電壓更高的電壓），而使LDMOSFET為ON狀態。藉此，LDMOSFET之通道形成區域成為ON狀態（導通狀態），於源極用的n+ 型半導體區域SR與汲極用的n+ 型半導體區域DR之間，電流可經由閘極電極GE之正下方的通道形成區域、n- 型半導體區域NF、n型半導體區域NW而流通。亦即，於源極用配線M1S與汲極用配線M1D之間，電流（源極・汲極電流）經由源極用插塞PGS、n+ 型半導體區域SR、通道形成區域、n- 型半導體區域NF、n型半導體區域NW、n+ 型半導體區域DR及汲極用插塞PGD而流通。
此外，於半導體基板SUB之主面，形成複數個LDMOSFET之單元，即單位LDMOSFET元件，可藉由將此等複數個單位LDMOSFET元件並聯，形成1個功率MISFET。
具體而言，亦如同圖3及圖4所示地，於半導體基板SUB之主面的LDMOSFET形成區域，形成複數個單位LDMOSFET6a，藉由將形成於LDMOSFET形成區域之此等複數個單位LDMOSFET6a以配線（配線M1～M4之中的任意配線）並聯，而可形成1個功率MISFET。此處，LDMOSFET形成區域，係於半導體基板SUB之主面中，形成有複數個構成功率MISFET之單位LDMOSFET6a的平面區域，俯視時LDMOSFET形成區域之周圍被元件分離區域4包圍。
LDMOSFET形成區域，在X方向重複如圖1～圖4所示之單位單元（重複單位、單位區域）6的構造（配置）。藉由一個單位單元6形成2個單位LDMOSFET（LDMOSFET單元）6a。亦即，重複的單位為單位單元6，而各單位單元6，藉由共用係高濃度汲極區域之n+ 型半導體區域DR而在X方向呈對稱構造的2個單位LDMOSFET6a構成。另，LDMOSFET為MISFET元件，因而亦可將單位LDMOSFET6a視作單位MISFET元件。
LDMOSFET形成區域中，藉由使單位單元6的構造（配置）在X方向重複，而形成（配置）多數（複數）個單位LDMOSFET6a，藉由配線（M1～M4）與插塞（PG～PG4）將此等多數（複數）個單位LDMOSFET6a並聯。亦即，於LDMOSFET形成區域中，單位LDMOSFET6a在X方向重複配置，藉由配線（M1～M4）與插塞（PG～PG4）將配置於LDMOSFET形成區域之此等複數個單位LDMOSFET6a並聯。
因此，為了將形成於LDMOSFET形成區域之複數個單位LDMOSFET6a並聯，使LDMOSFET形成區域之其等複數個單位LDMOSFET6a的閘極電極GE，彼此藉由閘極用插塞PGG及閘極用配線M1G，或因應必要進一步藉由其他配線（M2～M4），互相電性連接。此外，形成於LDMOSFET形成區域之複數個單位LDMOSFET6a的源極（n+ 型半導體區域SR），彼此藉由源極用插塞PGS及源極用配線M1S，或因應必要進一步藉由其他配線（M2～M4），互相電性連接。此外，形成於LDMOSFET形成區域之複數個單位LDMOSFET6a的汲極（n+ 型半導體區域DR），彼此藉由汲極用插塞PGD及汲極用配線M1D，或因應必要進一步藉由其他配線（M2～M4），互相電性連接。
另，圖3及圖4中，X方向為，沿著閘極電極GE的閘極長度方向之方向，因此，為沿著通道長度方向之方向。Y方向為，與X方向交叉之方向，更具體而言，為與X方向垂直之方向。
於各單位LDMOSFET6a中，閘極電極GE往Y方向延伸。圖4之情況，雖顯示在共用係高濃度汲極區域之n+ 型半導體區域DR而在X方向相鄰的一對單位LDMOSFET6a中，將往Y方向延伸且於X方向對向之2條閘極電極GE的端部（Y方向的端部），彼此藉由往X方向延伸之連結部（該連結部與閘極電極GE一體化地形成）連結之情況，但亦可能為未連結之情況。
此外，在各單位LDMOSFET6a之汲極側中，n+ 型半導體區域DR（高濃度汲極區域），往Y方向延伸。
此外，圖3及圖4之情況，顯示在各單位LDMOSFET6a之源極側中，n+ 型半導體區域SR（源極區域）與p+ 型半導體區域PR（供電區域）於Y方向交互地並排之情況。作為其他形態，亦可能有在各單位LDMOSFET6a之源極側中，n+ 型半導體區域SR（源極區域）與p+ 型半導體區域PR（供電區域）分別往Y方向延伸之情況。此一情況，在接近通道形成區域側（即接近閘極電極GE側），配置往Y方向延伸的n+ 型半導體區域SR（源極區域）。
＜關於半導體裝置之製程＞ 接著，參考附圖，說明本實施形態的半導體裝置之製程。圖5～圖28，係本實施形態的半導體裝置之製程中的要部剖面圖。另，圖5～圖28，幾近與上述圖3及圖4之C－C線位置中的剖面圖對應。然則，圖27及圖28，示意配線M2～M4及開口部OP1、OP2，關於實際的配線M2～M4及開口部OP1、OP2之配置（平面位置及平面形狀），可與圖27及圖28不同。
首先，如圖5所示地，準備半導體基板SUB。
半導體基板SUB，係具有以下元件之所謂的磊晶晶圓：係半導體基板（半導體晶圓）之基板本體SB，由導入例如硼（B）等p型雜質的p+ 型之單晶矽等構成；以及p- 型之磊晶層EP，於基板本體SB之主面上隔著n型之嵌入層NB而形成。於半導體基板SUB中，嵌入層NB，夾設在基板本體SB與磊晶層EP之間。磊晶層EP為，藉由磊晶成長而形成的半導體層。磊晶層EP之雜質濃度，較基板本體SB之雜質濃度更低；磊晶層EP之電阻率，較基板本體SB之電阻率更高。可將磊晶層EP及嵌入層NB，亦視作半導體基板SUB的一部分。
半導體基板SUB，例如可如同下述地準備。亦即，首先，準備由p+ 型之單晶矽等構成的係半導體基板（半導體晶圓）之基板本體SB。而後，於基板本體SB之表層部藉由離子植入將銻（Sb）等n型雜質導入後，以熱處理使植入的雜質擴散（熱擴散），藉以於基板本體SB之表層部形成n型半導體層（成為嵌入層NB的半導體層）。之後，於基板本體SB之主面上，即於n型半導體層上，藉由磊晶成長而形成由p- 型之單晶矽構成的磊晶層EP。藉此，可獲得於p+ 型之基板本體SB上，隔著由n型半導體層構成的n型之嵌入層NB，而形成p- 型之磊晶層EP的半導體基板SUB。
接著，於半導體基板SUB之主面，即於磊晶層EP之主面，藉由LOCOS法，形成LOCOS氧化膜（LOCOS分離膜）2。
LOCOS氧化膜2，具體而言，例如可如同下述（圖6及圖7）地形成。
亦即，如圖6所示地，首先，於半導體基板SUB之主面（即磊晶層EP之主面）上，形成作為耐熱氧化膜使用的氮化矽膜SN後，利用光微影技術及蝕刻技術，將形成LOCOS氧化膜之預定區域的氮化矽膜SN去除。藉此，如圖6所示地，獲得在形成LOCOS氧化膜之預定區域未形成氮化矽膜SN，並在不形成LOCOS氧化膜之預定區域形成氮化矽膜SN的狀態。而後，藉由施行熱氧化，而將未被氮化矽膜覆蓋的區域（即形成LOCOS氧化膜的預定區域）之半導體基板SUB的表面（即磊晶層EP的表面）氧化，形成由氧化矽構成的LOCOS氧化膜2。進行該熱氧化時，氮化矽膜SN作為耐熱氧化膜而作用。因此，半導體基板SUB的表面（即磊晶層EP的表面）之中，被氮化矽膜SN覆蓋的區域，並未形成熱氧化膜，因此，未形成LOCOS氧化膜2。是故，LOCOS氧化膜2，於半導體基板SUB的表面（即磊晶層EP的表面）之中，選擇性地（局部地）形成於未被氮化矽膜SN覆蓋的區域。之後，將作為耐熱氧化膜使用的氮化矽膜SN，藉由蝕刻等去除，於圖7顯示此一狀態。
接著，如圖8所示地，於半導體基板SUB，具體而言於半導體基板SUB之磊晶層EP，分別藉由離子植入，形成n型半導體區域NW、n- 型半導體區域NF、及p型井PW。
n型半導體區域NW，可對半導體基板SUB之磊晶層EP，以離子植入的方法導入n型之雜質藉以形成。此外，n- 型半導體區域NF，可對半導體基板SUB之磊晶層EP，以離子植入的方法導入n型之雜質藉以形成。p型井PW，可對半導體基板SUB之磊晶層EP，以離子植入的方法導入p型之雜質藉以形成。
n型半導體區域NW與n- 型半導體區域NF，雖為相同導電型，但n型半導體區域NW之雜質濃度（n型雜質濃度），較n- 型半導體區域NF之雜質濃度（n型雜質濃度）更高。此外，p型井PW之雜質濃度（p型雜質濃度），較p- 型之磊晶層EP之雜質濃度（p型雜質濃度）更高。
若形成n型半導體區域NW、n- 型半導體區域NF及p型井PW，則n型半導體區域NW，包含於n- 型半導體區域NF內，n型半導體區域NW的底面及側面，成為與n- 型半導體區域NF鄰接（接觸）之狀態。另一方面，p型井PW，以與n- 型半導體區域NF分隔的方式形成。
n型半導體區域NW、n- 型半導體區域NF、及p型井PW，雖藉由各自的離子植入而形成，但n型半導體區域NW、n- 型半導體區域NF、及p型井PW，可依上述順序形成，亦可不以上述順序形成。
而後，於半導體基板SUB之主面，即於磊晶層EP之主面，藉由STI法，形成STI絕緣膜（STI分離膜）3。
STI絕緣膜3，具體而言，例如可如同下述（圖9～圖14）地形成。
亦即，如圖9所示地，首先，於半導體基板SUB之主面上，即於磊晶層EP的表面上，形成閘極絕緣膜用的絕緣膜GI。絕緣膜GI，例如由氧化矽膜等構成，可利用熱氧化法等形成。利用熱氧化法形成絕緣膜GI之情況，將絕緣膜GI，形成於未形成LOCOS氧化膜2的區域之磊晶層EP（包含n型半導體區域NW、n- 型半導體區域NF、及p型井PW）的表面。
而後，於半導體基板SUB之主面上，亦即，於絕緣膜GI及LOCOS氧化膜2上，形成（沉積）矽膜PS1。矽膜PS1，由多晶矽膜（多晶矽膜）構成，可利用CVD（Chemical Vapor Deposition：化學氣相沉積）法等形成。亦可在成膜時，將矽膜PS1形成為非晶矽膜後，藉由之後的熱處理，將由非晶矽膜構成的矽膜PS1，轉變為由多晶矽膜構成的矽膜PS1。此外，可藉由在成膜時導入雜質，或在成膜後將雜質離子植入等，而使矽膜PS1成為低電阻的半導體膜（摻雜多晶矽膜）。
接著，於半導體基板SUB之主面上，即於矽膜PS1上，形成（沉積）絕緣膜IL1。絕緣膜IL1，由氮化矽膜等構成，可利用CVD法等形成。
之後，於絕緣膜IL1上，利用光微影法形成光阻層（光阻圖案）RP1。於圖9顯示此一階段。接著，如圖10所示地，將光阻層RP1作為蝕刻遮罩使用，蝕刻絕緣膜IL1、矽膜PS1、絕緣膜GI及磊晶層EP，藉以形成溝TR1。溝TR1，貫通絕緣膜IL1、矽膜PS1、及絕緣膜GI，而溝TR1之底部，位於磊晶層EP之厚度的中途。之後，將光阻層RP1去除。於圖10顯示此一階段。
另，此處，對於將光阻層RP1作為蝕刻遮罩使用，蝕刻絕緣膜IL1、矽膜PS1、絕緣膜GI、及磊晶層EP，藉以形成溝TR1之情況加以說明。其他形態中，亦可在使用光阻層RP1作為蝕刻遮罩而蝕刻絕緣膜IL1後，將光阻層RP1去除，接著藉由使用絕緣膜IL1作為蝕刻遮罩（硬罩），而蝕刻矽膜PS1、絕緣膜GI、及磊晶層EP，形成溝TR1。
其後，如圖11所示地，於半導體基板SUB之主面上，即於絕緣膜IL1上，以嵌入至溝TR1內的方式，形成（沉積）絕緣膜IL2。絕緣膜IL2，由氧化矽膜等構成，可利用CVD法等形成。該絕緣膜IL2，為用於形成STI絕緣膜3之絕緣膜。
而後，如圖12所示地，利用CMP（Chemical Mechanical Polishing：化學機械研磨）法等，將溝TR1之外部的絕緣膜IL2去除。
接著，如圖13所示地，藉由將絕緣膜IL2回蝕，而將被絕緣膜IL1與矽膜PS1的疊層膜在平面方向包夾之部分的絕緣膜IL2去除。此一回蝕，例如可藉由濕蝕刻施行。此外，此一回蝕，宜以相較於絕緣膜IL2更不易蝕刻絕緣膜IL1及矽膜PS1的條件（蝕刻條件）施行。亦即，此一回蝕，係以相較於絕緣膜IL2之蝕刻速度，使絕緣膜IL1及矽膜PS1之各蝕刻速度變小的條件（蝕刻條件）施行。藉此，在此一回蝕步驟中，可抑制或防止絕緣膜IL1及矽膜PS1的蝕刻，並將被絕緣膜IL1與矽膜PS1的疊層膜在平面方向包夾之部分的絕緣膜IL2選擇性地去除。另，此一回蝕步驟中，未將嵌入至形成於磊晶層EP的溝TR1之部分的絕緣膜IL2去除，而係使其殘留。因此，若結束此一回蝕步驟，則絕緣膜IL2的頂面，與LOCOS氧化膜2的頂面、或絕緣膜GI的頂面，位於略相同程度的高度位置。
絕緣膜IL1與絕緣膜IL2，以不同的絕緣材料形成。因此，在絕緣膜IL2之回蝕步驟中，可使絕緣膜IL1的蝕刻速度與絕緣膜IL2的蝕刻速度相異。此外，在絕緣膜IL2之回蝕步驟中，宜使相對於絕緣膜IL1之絕緣膜IL2的蝕刻選擇比增高，在此觀點下，宜使用氮化矽膜作為絕緣膜IL1，並使用氧化矽膜作為絕緣膜IL2。
而後，如圖14所示地，將絕緣膜IL1，藉由蝕刻等去除。
如此地，形成由嵌入至磊晶層EP的溝TR1之絕緣膜IL2構成的STI絕緣膜3。於形成於半導體基板SUB之磊晶層EP的溝TR1，嵌入絕緣膜IL2，而嵌入至磊晶層EP的溝TR1之絕緣膜IL2，成為STI絕緣膜3。STI絕緣膜3的頂面，與LOCOS氧化膜2的頂面、或絕緣膜GI的頂面，位於略相同程度的高度位置。
此外，可將元件分離用的STI絕緣膜3a，亦與汲極分離用的STI絕緣膜3一同形成。亦即，將STI絕緣膜3a，與STI絕緣膜3以相同步驟形成。與STI絕緣膜3同樣地，STI絕緣膜3a，亦由嵌入至形成於半導體基板SUB的溝TR1之絕緣膜IL2構成。STI絕緣膜3a，形成於應形成上述元件分離區域4之區域。在形成此一STI絕緣膜3a之位置，形成後述的DTI構造5。
而後，如圖15所示地，於半導體基板SUB之主面上，即於磊晶層EP上，以覆蓋LOCOS氧化膜2、STI絕緣膜3與3a、及矽膜PS1的方式，形成（沉積）矽膜PS2。矽膜PS2，由多晶矽膜構成，可利用CVD法等形成。亦可在成膜時，將矽膜PS2形成為非晶矽膜後，藉由之後的熱處理，將由非晶矽膜構成的矽膜PS2，轉變為由多晶矽膜構成的矽膜PS2。此外，可藉由在成膜時導入雜質，或在成膜後將雜質離子植入等，而使矽膜PS2成為低電阻的半導體膜（摻雜多晶矽膜）。
接著，於矽膜PS2上，利用光微影法形成光阻層（光阻圖案）RP2。光阻層RP2，形成於閘極電極GE形成預定區域。於圖15顯示此一階段。之後，將該光阻層RP2作為蝕刻遮罩使用，蝕刻（宜為乾蝕刻）矽膜PS2及矽膜PS1而使其圖案化，藉以如圖16所示地，形成閘極電極GE。閘極電極GE，由圖案化的矽膜PS1、PS2構成。亦即，閘極電極GE，由矽膜PS1與矽膜PS1上之矽膜PS2的疊層膜形成，而構成閘極電極GE之矽膜PS1、及構成閘極電極GE之矽膜PS2，具有幾近相同的平面形狀。其後，將光阻層RP2去除。於圖16顯示此一階段。
將閘極電極GE，於半導體基板SUB上，即於磊晶層EP上，隔著絕緣膜GI形成。可藉由在矽膜PS2、PS1之圖案化步驟施行的乾蝕刻、或於該乾蝕刻後施行濕蝕刻，將被閘極電極GE覆蓋之部分以外的絕緣膜GI去除。
閘極電極GE，於半導體基板SUB的磊晶層EP上隔著絕緣膜GI而形成，而閘極電極GE的一部分，覆蓋在LOCOS氧化膜2上。亦即，閘極電極GE，一體化地具有於磊晶層EP上隔著絕緣膜GI而形成的部分、以及位於LOCOS氧化膜2上方的部分。形成絕緣膜GI時，可不在LOCOS氧化膜2上方形成絕緣膜GI，因此，可使位於LOCOS氧化膜2上方之部分的閘極電極GE，與LOCOS氧化膜2接觸。
接著，如圖17所示地，於半導體基板SUB，具體而言於半導體基板SUB之磊晶層EP的p型井PW內，藉由離子植入而形成n- 型半導體區域EX1。藉由使用閘極電極GE作為遮罩（離子植入阻止遮罩），以離子植入法將例如砷（As）或磷（P）等n型之雜質，導入半導體基板SUB之磊晶層EP，而可形成n- 型半導體區域EX1。此時，藉由使閘極電極GE作為遮罩（離子植入阻止遮罩）作用，而使n- 型半導體區域EX1，自對準閘極電極GE的側壁（源極側的側壁）而形成。n- 型半導體區域EX1，以包含於p型井PW內的方式形成。此外，在進行形成n- 型半導體區域EX1之離子植入時，可於之後形成n+ 型半導體區域DR的預定區域之磊晶層EP，亦植入n型雜質而形成n- 型半導體區域EX2。
而後，如圖18所示地，於閘極電極GE的側壁上，形成由絕緣膜構成的側壁間隙壁（側壁、側壁絕緣膜）SW。側壁間隙壁SW，可視作側壁絕緣膜。
側壁間隙壁SW，具體而言，可如同下述地形成。亦即，首先，於半導體基板SUB之主面全表面上，以覆蓋閘極電極GE的方式，形成（沉積）側壁間隙壁SW形成用的絕緣膜。此一絕緣膜，例如，由氧化矽膜、氮化矽膜、或其等之疊層膜等構成，可利用CVD法等形成。之後，將該絕緣膜，藉由非等向性蝕刻技術回蝕。藉此，於閘極電極GE的側壁上，選擇性地留下該絕緣膜（即側壁間隙壁SW形成用的絕緣膜），而形成側壁間隙壁SW。
接著，於半導體基板SUB，具體而言於半導體基板SUB之磊晶層EP，利用離子植入法等，形成n+ 型半導體區域SR、n+ 型半導體區域DR及p+ 型半導體區域PR。
藉由以離子植入法將例如砷（As）或磷（P）等n型之雜質，導入磊晶層EP的p型井PW之上部，而可形成n+ 型半導體區域SR。供形成n+ 型半導體區域SR所用之離子植入，係藉由將閘極電極GE及其側壁上的側壁間隙壁SW作為遮罩（離子植入阻止遮罩）作用，而使n+ 型半導體區域SR，自對準閘極電極GE的側壁上之側壁間隙壁SW而形成。n+ 型半導體區域SR，以包含於p型井PW的方式形成。n+ 型半導體區域SR，相較於n- 型半導體區域EX1其雜質濃度（n型雜質濃度）更高且深度更深，但深度較p型井PW更淺。此外，藉由以離子植入法將例如砷（As）或磷（P）等n型之雜質，導入磊晶層EP的n型半導體區域NW之上部，而可形成n+ 型半導體區域DR。此外，藉由以離子植入法將例如硼（B）等p型之雜質，導入磊晶層EP的p型井PW之上部，而可形成p+ 型半導體區域PR。p+ 型半導體區域PR，以包含於p型井PW的方式形成，但p+ 型半導體區域PR與n+ 型半導體區域SR，形成於俯視時互為不同的區域。p+ 型半導體區域PR與n+ 型半導體區域SR，可彼此接觸，但亦可隔著p型井PW而分隔。p+ 型半導體區域PR，相較於p型井PW其雜質濃度（n型雜質濃度）更高且深度更淺。
另，圖18為，橫切過n+ 型半導體區域SR但並未橫切過p+ 型半導體區域PR的剖面，故圖18未顯示p+ 型半導體區域PR，但若為如同上述圖2地橫切p+ 型半導體區域PR之剖面，則於該剖面顯示p+ 型半導體區域PR。
n+ 型半導體區域SR與n+ 型半導體區域DR，為相同導電型，故能夠以相同離子植入步驟形成，但亦可藉由不同的離子植入步驟形成。此外，p+ 型半導體區域PR，為與n+ 型半導體區域SR及n+ 型半導體區域DR不同的導電型，故以與n+ 型半導體區域SR及n+ 型半導體區域DR不同的離子植入步驟形成。
此外，形成n+ 型半導體區域DR之離子植入，係在俯視時，對與形成上述n- 型半導體區域EX2的區域相同之平面區域，以高濃度植入n型雜質。因此，若於形成上述n- 型半導體區域EX2的區域，形成n+ 型半導體區域DR，則成為n+ 型半導體區域DR的一部分。n+ 型半導體區域DR之雜質濃度（n型雜質濃度），較上述n- 型半導體區域EX2之雜質濃度（n型雜質濃度）更高。此外，n+ 型半導體區域DR之深度，較上述n- 型半導體區域EX2之深度更深。
藉由n+ 型半導體區域SR與n- 型半導體區域EX1，形成LDD構造之源極區域。形成n- 型半導體區域EX1之情況，若形成n+ 型半導體區域SR，則於n+ 型半導體區域SR與通道形成區域之間，夾設雜質濃度較n+ 型半導體區域SR更低的n- 型半導體區域EX1，該n- 型半導體區域EX1，位於側壁間隙壁SW下方。
另，n- 型半導體區域EX1及n- 型半導體區域EX2，亦可省略其形成。因此，圖19以後，未於附圖顯示n- 型半導體區域EX1。此外，亦可將n- 型半導體區域EX1，視作係源極區域之n+ 型半導體區域SR的一部分。因此，上述圖1中，亦可能有形成n- 型半導體區域EX1之情況，亦即，源極用的n+ 型半導體區域SR包含n- 型半導體區域EX1之情況。
接著，施行係供使導入（植入）的雜質活性化所用之熱處理的活性化退火。
而後，形成金屬矽化物層SL。金屬矽化物層SL，具體而言，可如同下述地形成。
首先，如圖19所示地，於包含n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE的頂面（表面）在內之半導體基板SUB的主面全表面上，以覆蓋閘極電極GE及側壁間隙壁SW的方式，形成（沉積）金屬膜ME。可使金屬膜ME為單體的金屬膜（純金屬膜）或合金膜，宜由鈷（Co）膜、鎳（Ni）膜、或鎳鉑合金膜構成。金屬膜ME，可利用濺鍍法等形成。而後，藉由對半導體基板SUB施行熱處理，而使n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之各上層部分（表層部分），與金屬膜ME反應。藉此，如圖20所示地，於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE的各自之上部（頂面、表面、上層部），分別形成金屬矽化物層SL。可使金屬矽化物層SL，例如為矽化鈷層（金屬膜ME為鈷膜之情況）、矽化鎳層（金屬膜ME為鎳膜之情況）、或加鉑矽化鎳層（金屬膜ME為鎳鉑合金膜之情況）。另，加鉑矽化鎳層，為添加鉑的矽化鎳層，即含有鉑的矽化鎳層，亦可稱作鎳鉑合金矽化物層。之後，藉由濕蝕刻等，將未反應的金屬膜ME去除。於圖20顯示此一階段。此外，亦可在將未反應的金屬膜ME去除後，進一步施行熱處理。
如此地，藉由施行所謂的自對準金屬矽化（Salicide：Self Aligned Silicide）處理，而於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之上部形成金屬矽化物層SL，藉此，可降低擴散電阻、接觸電阻。藉由利用自對準金屬矽化處理，而可於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE上，分別自對準地形成金屬矽化物層SL。另，金屬矽化物層SL，亦可省略其形成。
此外，上述圖1及圖2中，亦可如同圖20所示地，於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之上部形成金屬矽化物層SL。
接著，如圖21所示地，於半導體基板SUB之主面（主面全表面）上，形成絕緣膜IL3以作為層間絕緣膜。絕緣膜IL3，例如由氧化矽膜等構成，可利用CVD法等形成。作為絕緣膜IL3，亦可使用疊層絕緣膜。形成絕緣膜IL3後，亦可藉由CMP法研磨絕緣膜IL3的頂面等，而提高絕緣膜IL3的平坦性。
而後，如圖22所示地，形成溝TR2。該溝TR2，形成於俯視時與STI絕緣膜3a重合的位置，貫通絕緣膜IL3、STI絕緣膜3a、磊晶層EP、及嵌入層NB，而到達基板本體SB。亦即，溝TR2之底部，位於基板本體SB之厚度的中途。溝TR2，例如可於絕緣膜IL3上利用光微影技術形成光阻層（未圖示）後，將該光阻層作為蝕刻遮罩使用，蝕刻絕緣膜IL3、STI絕緣膜3a及半導體基板SUB，而藉以形成。之後，將光阻層去除。
接著，如圖23所示地，於半導體基板SUB之主面上，即於包含溝TR2內部在內的絕緣膜IL3上，形成絕緣膜IL4。絕緣膜IL4，由氧化矽膜等構成。此時，以未將溝TR2內完全嵌入絕緣膜IL4的方式，在溝TR2內，於嵌入溝TR2之絕緣膜IL4中產生空隙（空洞、孔隙、空間）KG，而形成絕緣膜IL4。空隙KG為，在絕緣膜IL4中，不存在絕緣膜IL4之材料的空間（封閉空間），空隙KG之周圍被構成絕緣膜IL4的絕緣材料包圍。
而後，藉由CMP法研磨絕緣膜IL4。藉此，去除溝TR2之外部的絕緣膜IL4，使絕緣膜IL4殘留在溝TR2內。藉由溝TR2內之絕緣膜IL4及空隙KG，形成DTI（DTI：Deep Trench Isolation, 深溝槽隔離）構造5。於圖23顯示此一階段。
另，圖23，顯示施行CMP法所進行之研磨直至絕緣膜IL3露出的情況，將溝TR2之外部的絕緣膜IL4全部去除。作為其他形態，亦可在絕緣膜IL3露出前結束絕緣膜IL4的研磨，此一情況，在溝TR2的外部中，仍於絕緣膜IL3上層狀地殘留絕緣膜IL4。
DTI構造5，在半導體基板SUB中，可形成為包圍形成有複數個LDMOSFET之單元（與上述單位LDMOSFET6a相對應）的平面區域（LDMOSFET形成區域）之周圍。亦即，可將上述圖3及圖4所示之元件分離區域4，以DTI構造5構成。藉此，可將該LDMOSFET形成區域，精確地與其他區域電性分離。
接著，如圖24所示地，於絕緣膜IL3形成接觸洞CT。接觸洞CT，例如，可利用光微影法，以形成於絕緣膜IL3上的光阻層（未圖示）作為蝕刻遮罩，將絕緣膜IL3乾蝕刻而藉以形成。接觸洞CT，貫通絕緣膜IL3。
而後，如圖25所示地，在接觸洞CT內，作為連接用的導電體部，形成由鎢（W）等構成之導電性的插塞PG。
為了形成插塞PG，例如，於包含接觸洞CT之內部（底部及側壁上）在內的絕緣膜IL3上，形成阻障導體膜。該阻障導體膜，例如，由鈦膜、氮化鈦膜、或其等之疊層膜構成。而後，於該阻障導體膜上，將由鎢膜等構成的主導體膜，以嵌入接觸洞CT之方式形成。接著，藉由將接觸洞CT外部之不要的主導體膜及阻障導體膜以CMP法或回蝕法等去除，而可形成由嵌入接觸洞CT內而留下的主導體膜及阻障導體膜構成之插塞PG。另，為了簡化附圖，圖25中，一體化地顯示構成插塞PG之阻障導體膜及主導體膜。
接觸洞CT及嵌入接觸洞CT的插塞PG，形成於n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、及閘極電極GE之上方等。形成於n+ 型半導體區域DR之上方的接觸洞CT之底部中，n+ 型半導體區域DR上的金屬矽化物層SL露出；嵌入至該接觸洞CT的汲極用插塞PGD，藉由與n+ 型半導體區域DR上的金屬矽化物層SL接觸而電性連接，而與n+ 型半導體區域DR電性連接。此外，形成於n+ 型半導體區域SR之上方的接觸洞CT之底部中，n+ 型半導體區域SR上的金屬矽化物層SL露出；嵌入至該接觸洞CT的源極用插塞PGS，藉由與n+ 型半導體區域SR上的金屬矽化物層SL接觸而電性連接，而與n+ 型半導體區域SR電性連接。此外，形成於p+ 型半導體區域PR之上方的接觸洞CT之底部中， p+ 型半導體區域PR上的金屬矽化物層SL露出；嵌入至該接觸洞CT的供電用插塞PGK，藉由與p+ 型半導體區域PR上的金屬矽化物層SL接觸而電性連接，而與p+ 型半導體區域PR電性連接。此外，形成於閘極電極GE之上方的接觸洞CT之底部中，閘極電極GE上的金屬矽化物層SL露出；嵌入該接觸洞CT的閘極用插塞PGG，藉由與閘極電極GE上的金屬矽化物層SL接觸而電性連接，而與閘極電極GE電性連接。
接著，如圖26所示地，在嵌入有插塞PG的絕緣膜IL3上，形成係第1層配線的配線M1。
配線M1，例如可如同下述地形成。亦即，首先，於嵌入有插塞PG的絕緣膜IL3上，形成由阻障導體膜、其上方之主導體膜、及主導體膜上方之阻障導體膜構成的疊層導電膜。阻障導體膜，例如由鈦膜、氮化鈦膜、或其等之疊層膜構成；主導體膜，例如由以鋁為主體之導體膜（鋁膜或鋁合金膜）構成。而後，藉由利用光微影法及乾蝕刻法將該疊層導電膜圖案化，而可形成由圖案化的疊層導電膜構成之配線M1。圖26中，為了簡化附圖，配線M1，一體化地表示阻障導體膜及主導體膜。配線M1，藉由插塞PG，而與n+ 型半導體區域DR、n+ 型半導體區域SR、p+ 型半導體區域PR、或閘極電極GE等電性連接。
接著，如圖27所示地，於絕緣膜IL3上，以覆蓋配線M1的方式，形成絕緣膜IL5以作為層間絕緣膜。絕緣膜IL5，例如由氧化矽膜等構成，可利用CVD法等形成。作為絕緣膜IL5，亦可使用疊層絕緣膜。形成絕緣膜IL5後，亦可藉由CMP法研磨絕緣膜IL5的頂面等，而提高絕緣膜IL5的平坦性。
之後，於絕緣膜IL5形成穿通孔（開口部、貫通孔）。此等穿通孔，例如，可利用光微影法，使形成於絕緣膜IL5上之光阻層（未圖示）作為蝕刻遮罩，將絕緣膜IL5乾蝕刻而藉以形成。在形成於絕緣膜IL5的穿通孔之底部，使配線M1的頂面露出。
而後，在形成於絕緣膜IL5的穿通孔內，作為連接用的導電體部，形成導電性的插塞PG2。插塞PG2，可與插塞PG以同樣方式形成。
接著，在嵌入有插塞PG2的絕緣膜IL5上，形成係第2層配線的配線M2。配線M2，可與配線M1以同樣方式形成。
插塞PG2，其底面與配線M1接觸而電性連接，其頂面與配線M2接觸而電性連接。因此，配線M2，藉由插塞PG2而與配線M1電性連接。
之後，於絕緣膜IL5上，以覆蓋配線M2的方式，形成絕緣膜IL6以作為層間絕緣膜。形成絕緣膜IL6後，亦可藉由CMP法研磨絕緣膜IL6的頂面等，而提高絕緣膜IL6的平坦性。
接著，於絕緣膜IL6形成穿通孔。絕緣膜IL6的穿通孔，可與絕緣膜IL5的穿通孔以同樣方式形成。在絕緣膜IL6的穿通孔之底部，使配線M2的頂面露出。
而後，在形成於絕緣膜IL6的穿通孔內，作為連接用的導電體部，形成導電性的插塞PG3。插塞PG3，可與插塞PG2以同樣方式形成。
接著，在嵌入有插塞PG3的絕緣膜IL6上，形成係第3層配線的配線M3。配線M3，可與配線M2以同樣方式形成。
插塞PG3，其底面與配線M2接觸而電性連接，其頂面與配線M3接觸而電性連接。因此，配線M3，藉由插塞PG3而與配線M2電性連接。
之後，於絕緣膜IL6上，以覆蓋配線M3的方式，形成絕緣膜IL7以作為層間絕緣膜。形成絕緣膜IL7後，亦可藉由CMP法研磨絕緣膜IL7的頂面等，而提高絕緣膜IL7的平坦性。
接著，於絕緣膜IL7形成穿通孔。絕緣膜IL7的穿通孔，可與絕緣膜IL6的穿通孔以同樣方式形成。在絕緣膜IL7的穿通孔之底部，使配線M3的頂面露出。
而後，在形成於絕緣膜IL7的穿通孔內，作為連接用的導電體部，形成導電性的插塞PG4。插塞PG4，可與插塞PG3以同樣方式形成。
接著，在嵌入有插塞PG4的絕緣膜IL7上，形成係第4層配線的配線M4。配線M4，可與配線M3以同樣方式形成。
插塞PG4，其底面與配線M3接觸而電性連接，其頂面與配線M4接觸而電性連接。因此，配線M4，藉由插塞PG4而與配線M3電性連接。
接著，如圖28所示地，於絕緣膜IL7上，形成由氮化矽膜等構成的絕緣膜IL8以作為保護膜後，於絕緣膜IL8，利用光微影法及乾蝕刻法，形成露出配線M4之一部分的開口部OP1。而後，將由聚醯亞胺膜等構成之感光性的樹脂膜IL9，塗布（形成）於包含開口部OP1內部在內的絕緣膜IL8上後，將該樹脂膜IL9曝光、顯影，藉以於樹脂膜IL9形成開口部OP2。俯視時，樹脂膜IL9之開口部OP2，將絕緣膜IL8之開口部OP1包含於其中。因此，自樹脂膜IL9之開口部OP2，露出配線M4的一部分，藉由自樹脂膜IL9之開口部OP2露出的配線M4，形成作為外部連接端子作用之焊墊（焊墊電極）。
如同上述地，製造本實施形態的半導體裝置。而後，施行切割步驟，將半導體基板SUB單片化。
此外，雖對形成4層配線層（配線M1～M4）之情況加以說明，但形成之配線層的數目，可進行各種變更。
另，可將插塞PG與配線M1一體化地形成。此一情況，將汲極用插塞PGD與汲極用配線M1D一體化地形成，將閘極用插塞PGG與閘極用配線M1G一體化地形成，將源極用插塞PGS及供電用插塞PGK與源極用配線M1S一體化地形成。此外，亦可將插塞PG2與配線M2一體化地形成，可將插塞PG3與配線M3一體化地形成，可將插塞PG4與配線M4一體化地形成。
此外，雖對於藉由將配線用的導電膜圖案化之手法形成配線M1～M4的情況加以說明，但亦可將配線M1～M4及插塞PG2～PG4中之任意元件，以鑲嵌法形成。作為鑲嵌法，有單鑲嵌法、雙鑲嵌法，兩者皆可使用。
＜關於檢驗例＞ 接著，參考圖29～圖32，對本案發明人研討之檢驗例予以說明。
圖29，係本案發明人研討之第1檢驗例的半導體裝置之要部剖面圖；圖30，係第1檢驗例的半導體裝置之要部俯視圖；圖30之D－D線的剖面圖，幾近與圖29對應。此外，圖31，係本案發明人研討之第2檢驗例的半導體裝置之要部剖面圖；圖32，係第2檢驗例的半導體裝置之要部俯視圖；圖32之E－E線的剖面圖，幾近與圖31對應。圖29及圖31，分別為相當於上述圖1的剖面圖；圖30及圖32，分別為相當於上述圖4的俯視圖。圖30及圖32雖為俯視圖，但為了使俯視圖容易理解，對LOCOS氧化膜102、STI絕緣膜103及元件分離區域4給予斜線的影線；對閘極電極GE給予點狀的影線。
圖29及圖30所示之第1檢驗例的半導體裝置，雖在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成STI絕緣膜103，但並未形成LOCOS氧化膜。另一方面，圖31及圖32所示之第2檢驗例的半導體裝置，雖在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜102，但並未形成STI絕緣膜。
亦即，圖29及圖30所示之第1檢驗例的半導體裝置之情況，以STI絕緣膜103構成上述圖1～圖4所示之本實施形態的半導體裝置中之結合LOCOS氧化膜2與STI絕緣膜3之元件的全體。另一方面，圖31及圖32所示之第2檢驗例的半導體裝置之情況，以LOCOS氧化膜102構成上述圖1～圖4所示之本實施形態的半導體裝置中之結合LOCOS氧化膜2與STI絕緣膜3之元件的全體。
亦即，上述圖1～圖4所示之本實施形態的半導體裝置，雖在汲極的分離用方面使用LOCOS氧化膜2與STI絕緣膜3雙方，但圖29及圖30所示之第1檢驗例的半導體裝置，在汲極的分離用方面上不使用LOCOS氧化膜而僅使用STI絕緣膜103。另一方面，圖31及圖32所示之第2檢驗例的半導體裝置，在汲極的分離用方面不使用STI絕緣膜而僅使用LOCOS氧化膜102。
圖29及圖30所示之第1檢驗例的情況，在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成STI絕緣膜103。藉此，可將汲極用的n+ 型半導體區域DR藉由STI絕緣膜103而與通道形成區域分離，故可提高LDMOSFET之耐受電壓（汲極耐受電壓）。
然而，若依本案發明人之研討，則得知圖29及圖30所示之第1檢驗例的半導體裝置之情況，產生如同下述的問題。
亦即，STI絕緣膜103，於底面端部TB1形成角部，該角部易呈尖銳狀。此係反映藉由STI法形成STI絕緣膜103之現象，亦即，反映以絕緣膜嵌入形成於半導體基板SUB之主面的溝，藉而形成STI絕緣膜103之現象。因此，電場容易集中於STI絕緣膜103的底面端部TB1。圖29及圖30所示之第1檢驗例的情況，STI絕緣膜103的底面端部TB1，亦存在於通道形成區域側。此處，STI絕緣膜103的底面端部TB1之中，將通道形成區域側中之底面端部TB1，給予符號TB1a而稱作底面端部TB1a；將汲極用的n+ 型半導體區域DR側之底面端部TB1，給予符號TB1b而稱作底面端部TB1b。
因此，有電場集中於STI絕緣膜103的底面端部TB1a而產生熱載子（撞擊離子），該熱載子被注入閘極電極GE下方的閘極絕緣膜（即閘極電極GE與通道形成區域之間的絕緣膜GI）之疑慮。LDMOSFET係p通道型MISFET之情況，該熱載子為電子；而LDMOSFET係n通道型MISFET之情況，該熱載子為電洞（正電洞）。一旦熱載子注入閘極絕緣膜，則閘極絕緣膜劣化而閘極絕緣膜的可靠度降低，致使半導體裝置的可靠度降低。此外，半導體裝置的性能降低。熱載子被注入閘極絕緣膜時之閘極絕緣膜的劣化，在LDMOSFET係n通道型MISFET之情況與係p通道型MISFET之情況皆可能發生，但在LDMOSFET係p通道型MISFET之情況特別激烈。
此外，圖29及圖30所示之第1檢驗例的情況，於汲極用的n+ 型半導體區域DR側，亦存在STI絕緣膜103的底面端部TB1（即底面端部TB1b）。然而，即便電場集中於該底面端部TB1b而產生熱載子（撞擊離子），仍因該底面端部TB1b遠離閘極電極GE下方的閘極絕緣膜，而以底面端部TB1b產生之熱載子未被注入閘極絕緣膜的方式完成，並未造成閘極絕緣膜的劣化。
因此，導致閘極絕緣膜的劣化之原因，並非為汲極用的n+ 型半導體區域DR側之STI絕緣膜103的底面端部TB1b呈尖形，而係通道形成區域側之STI絕緣膜103的底面端部TB1a呈尖形。
另一方面，圖31及圖32所示之第2檢驗例的情況，LOCOS氧化膜102的底面端部TB2，並未呈尖形，而呈圓角狀。亦即，LOCOS氧化膜102的底面端部TB2，呈圓形。此係反映藉由LOCOS法形成LOCOS氧化膜102的現象，亦即，反映將半導體基板SUB之主面局部性地氧化（熱氧化）藉以形成LOCOS氧化膜102的現象。因此，相較於圖29及圖30所示之第1檢驗例中的STI絕緣膜103之底面端部TB1，圖31及圖32所示之第2檢驗例的LOCOS氧化膜102之底面端部TB2，變得不易發生電場集中。
因此，圖31及圖32所示之第2檢驗例的情況，由於LOCOS氧化膜102的底面端部TB2不易發生電場集中，故LOCOS氧化膜102的底面端部TB2不易產生熱載子（撞擊離子）。因此，不易發生在LOCOS氧化膜102的底面端部TB2產生之熱載子被注入閘極電極GE下方的閘極絕緣膜（絕緣膜GI）之現象。因此，在圖29及圖30所示之第1檢驗例的情況，具有由於因STI絕緣膜103的底面端部TB1a之電場集中而產生的熱載子被注入閘極絕緣膜而使閘極絕緣膜劣化之現象的顧慮，但在圖31及圖32所示之第2檢驗例的情況，藉由使用LOCOS氧化膜102取代STI絕緣膜103，而可解決此等顧慮。
然而，若依本案發明人之研討，則得知圖31及圖32所示之第2檢驗例的半導體裝置之情況，產生如同下述的問題。
亦即，圖31及圖32所示之第2檢驗例的半導體裝置之情況，LOCOS氧化膜102的頂面端部TB3容易成為鳥喙狀。此係反映藉由LOCOS法形成LOCOS氧化膜102的現象，亦即，反映將半導體基板SUB之主面局部性地氧化（熱氧化）藉以形成LOCOS氧化膜102的現象。若LOCOS氧化膜102的頂面端部TB3成為鳥喙狀，則有在形成接觸洞CT時，無法將汲極用接觸洞CTD良好地開口之疑慮。此係因，若LOCOS氧化膜102的頂面端部TB3成為鳥喙狀，鳥喙狀的氧化膜部分與汲極用接觸洞CTD的形成位置重合，則有在汲極用接觸洞CTD之底部殘留鳥喙狀的氧化膜部分之疑慮。
若在汲極用接觸洞CTD之底部殘留鳥喙狀的氧化膜部分，則變得無法自汲極用接觸洞CTD良好地露出汲極用的n+ 型半導體區域DR（或n+ 型半導體區域DR上的金屬矽化物層SL），而有發生汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良之疑慮。此一情況，將導致半導體裝置的製造良率降低。為了防止此一情況，必須使汲極用接觸洞CTD的形成位置（連帶地汲極用插塞PGD的形成位置）充分遠離LOCOS氧化膜102的頂面端部TB3。若先使汲極用接觸洞CTD的形成位置充分遠離LOCOS氧化膜102的頂面端部TB3，則即便LOCOS氧化膜102的頂面端部TB3成為鳥喙狀，仍無鳥喙狀的氧化膜部分與汲極用接觸洞CTD的形成位置重合之情形，在形成汲極用接觸洞CTD方面不發生問題。然而，使汲極用接觸洞CTD的形成位置充分遠離LOCOS氧化膜102的頂面端部TB3，將招致汲極用的n+ 型半導體區域DR之平面尺寸的增大，最終招致半導體裝置的大型化（大面積化）。亦即，使汲極用接觸洞CTD的形成位置充分遠離LOCOS氧化膜102的頂面端部TB3，將導致圖32所示之汲極用的n+ 型半導體區域DR之尺寸L1增大，最終導致半導體裝置的大型化（大面積化）。此處，汲極用的n+ 型半導體區域DR之尺寸L1，與X方向（沿著閘極電極GE的閘極長度方向之方向）中的n+ 型半導體區域DR之尺寸相對應。
亦即，圖31及圖32所示之第2檢驗例的半導體裝置之情況，由於LOCOS氧化膜102的頂面端部TB3成為鳥喙狀，若將汲極用的n+ 型半導體區域DR之尺寸L1減小，則有發生汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良之疑慮。另一方面，若將汲極用的n+ 型半導體區域DR之尺寸L1增大，則雖可防止汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良，但將招致半導體裝置的大型化（大面積化）。
＜關於主要特徵與效果＞ 本實施形態的半導體裝置，具備：半導體基板SUB；源極用的n+ 型半導體區域SR及汲極用的n+ 型半導體區域DR，於半導體基板SUB之表層部彼此分隔地形成；以及閘極電極GE，於源極用的n+ 型半導體區域SR與汲極用的n+ 型半導體區域DR之間的半導體基板SUB之主面上隔著閘極絕緣膜（絕緣膜GI）而形成。本實施形態的半導體裝置，更具有LOCOS氧化膜2及STI絕緣膜3，形成於閘極電極GE下方的通道形成區域與汲極用的n+ 型半導體區域DR之間的半導體基板SUB之主面。LOCOS氧化膜2及STI絕緣膜3之中，LOCOS氧化膜2位於通道形成區域側，STI絕緣膜3位於汲極用的n+ 型半導體區域DR側。
本實施形態的半導體裝置之主要特徵中的一特徵為：在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜2及STI絕緣膜3。本實施形態的半導體裝置之主要特徵中的另一特徵為：LOCOS氧化膜2及STI絕緣膜3之中，LOCOS氧化膜2位於通道形成區域側，STI絕緣膜3位於汲極用的n+ 型半導體區域DR側。
亦即，本實施形態的半導體裝置中，在汲極的分離用方面使用LOCOS氧化膜2與STI絕緣膜3雙方，並於通道形成區域側配置LOCOS氧化膜2，於汲極用的n+ 型半導體區域DR側配置STI絕緣膜3。
本實施形態的半導體裝置中，在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜2及STI絕緣膜3。藉此，可藉由LOCOS氧化膜2及STI絕緣膜3將汲極用的n+ 型半導體區域DR與通道形成區域分離（使其分隔），故可提高LDMOSFET之耐受電壓（汲極耐受電壓）。
本實施形態的半導體裝置之要點為：在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面，不僅只形成LOCOS氧化膜2及STI絕緣膜3中之一方而係形成雙方；以及將LOCOS氧化膜2配置在通道形成區域側，將STI絕緣膜3配置在汲極用的n+ 型半導體區域DR側。關於其理由，於以下進行說明。
如同上述，上述圖29及圖30所示之第1檢驗例的情況，於通道形成區域側存在STI絕緣膜103的底面端部TB1a。此一第1檢驗例的情況，若電場集中於該STI絕緣膜103的底面端部TB1a而產生熱載子，則該熱載子被注入閘極電極GE下方的閘極絕緣膜（即閘極電極GE與通道形成區域之間的絕緣膜GI），而有招致閘極絕緣膜的劣化之疑慮。
相對於此，本實施形態，在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜2及STI絕緣膜3，並於LOCOS氧化膜2及STI絕緣膜3之中，將LOCOS氧化膜2配置在通道形成區域側，將STI絕緣膜3配置在汲極用的n+ 型半導體區域DR側。因此，本實施形態，於通道形成區域側，未存在STI絕緣膜3的底面端部，而存在LOCOS氧化膜2的底面端部TB5。該LOCOS氧化膜2的底面端部TB5，與圖31及圖32所示之第2檢驗例中的LOCOS氧化膜102之底面端部TB2同樣地，並未呈尖形，而呈圓角狀。亦即，LOCOS氧化膜2的底面端部TB5，呈圓形。此係反映藉由LOCOS法形成LOCOS氧化膜2的現象，亦即，將半導體基板SUB之主面局部性地氧化（熱氧化）藉以形成LOCOS氧化膜2的現象。因此，相較於圖29及圖30之第1檢驗例中的STI絕緣膜103之底面端部TB1，本實施形態之第2檢驗例的LOCOS氧化膜2之底面端部TB5，變得不易發生電場集中。
因此，本實施形態中，由於LOCOS氧化膜2的底面端部TB5不易發生電場集中，故LOCOS氧化膜2的底面端部TB5不易產生熱載子（撞擊離子）。因此，不易發生LOCOS氧化膜2的底面端部TB5產生之熱載子被注入閘極電極GE下方的閘極絕緣膜（即閘極電極GE與通道形成區域之間的絕緣膜GI）之現象。是故，在圖29及圖30所示之第1檢驗例的情況，雖有由於因STI絕緣膜103的底面端部TB1a之電場集中而產生的熱載子被注入閘極絕緣膜而使閘極絕緣膜劣化之現象的顧慮，但本實施形態，可解決此等顧慮。因此，本實施形態，可解決上述圖29及圖30所示之第1檢驗例的情況之問題。
此外，本實施形態，於汲極用的n+ 型半導體區域DR側存在STI絕緣膜3，該STI絕緣膜3的底面端部TB4易呈尖形。此係反映藉由STI法形成STI絕緣膜3之現象，亦即，反映以絕緣膜嵌入形成於半導體基板SUB之主面的溝，藉而形成STI絕緣膜3之現象。因此，STI絕緣膜3的底面端部TB4，容易較LOCOS氧化膜2的底面端部TB5更尖，換而言之，LOCOS氧化膜2的底面端部TB5，較STI絕緣膜3的底面端部TB4更易呈圓角狀。然而，因STI絕緣膜3與通道形成區域分隔LOCOS氧化膜2分的距離，故STI絕緣膜3的底面端部（TB4），自閘極電極GE下方的閘極絕緣膜（即閘極電極GE與通道形成區域之間的絕緣膜GI）起，更分隔LOCOS氧化膜2的距離。因此，即便電場集中於STI絕緣膜3的底面端部（TB4）而產生熱載子（撞擊離子），仍以STI絕緣膜3的底面端部（TB4）產生之熱載子未被注入閘極絕緣膜的方式完成，並未造成閘極絕緣膜的劣化。
如此地，本實施形態，藉由將熱載子注入閘極絕緣膜而可防止閘極絕緣膜劣化之現象，故可提高半導體裝置的可靠度。此外，可提高半導體裝置的性能。
此外，本實施形態，在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜2及STI絕緣膜3，並於LOCOS氧化膜2及STI絕緣膜3之中，將LOCOS氧化膜2配置在通道形成區域側，將STI絕緣膜3配置在汲極用的n+ 型半導體區域DR側。因此，本實施形態，於汲極用的n+ 型半導體區域DR側，並未配置LOCOS氧化膜2，而配置STI絕緣膜3。因此，與汲極用的n+ 型半導體區域DR相鄰者，並非為LOCOS氧化膜2的頂面端部，而係STI絕緣膜3的頂面端部TB6。
此處，與LOCOS氧化膜不同，STI絕緣膜3的頂面端部不易成為鳥喙狀。亦即，LOCOS氧化膜，其頂面端部雖容易成為鳥喙狀，但反映藉由STI法形成STI絕緣膜之現象，亦即，反映以絕緣膜嵌入形成於半導體基板之主面的溝藉而形成STI絕緣膜之現象，STI絕緣膜的頂面端部不易成為鳥喙狀。
是故，與汲極用的n+ 型半導體區域DR相鄰之STI絕緣膜3的頂面端部TB6，不易成為鳥喙狀。因此，本實施形態，可防止在形成汲極用接觸洞CTD時，鳥喙狀的氧化膜部分與汲極用接觸洞CTD的形成位置重合而阻礙汲極用接觸洞CTD的開口之現象發生。
亦即，上述圖31及圖32之第2檢驗例的情況，LOCOS氧化膜102的頂面端部TB3成為鳥喙狀，故有鳥喙狀的氧化膜部分與汲極用接觸洞CTD的形成位置重合而阻礙汲極用接觸洞CTD之開口的顧慮。相對於此，本實施形態，藉由在汲極用的n+ 型半導體區域DR側，配置STI絕緣膜3而非LOCOS氧化膜2，而可解決此等顧慮。
因此，本實施形態，可防止形成於汲極用接觸洞CTD內的汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良發生。是故，可提高半導體裝置的可靠度。此外，可提高半導體裝置的製造良率。
另，本實施形態，藉由在汲極用的n+ 型半導體區域DR側，配置STI絕緣膜3而非LOCOS氧化膜2，而可防止汲極用接觸洞CTD之開口不良，故可使汲極用接觸洞CTD的形成位置（連帶地汲極用插塞PGD的形成位置）接近STI絕緣膜3的頂面端部TB6。亦即，即便使汲極用接觸洞CTD的形成位置接近STI絕緣膜3的頂面端部TB6，藉由於汲極用的n+ 型半導體區域DR側，配置STI絕緣膜3而非LOCOS氧化膜2，仍可防止汲極用接觸洞CTD的開口不良，可防止汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良。使汲極用接觸洞CTD的形成位置接近STI絕緣膜3的頂面端部TB6之方式，可縮小汲極用的n+ 型半導體區域DR之平面尺寸，最終使半導體裝置小型化（小面積化）。亦即，若可使汲極用接觸洞CTD的形成位置接近STI絕緣膜3的頂面端部TB6，則可達到減小圖3所示之汲極用的n+ 型半導體區域DR之尺寸L2的結果，最終達到半導體裝置之小型化（小面積化）的結果。因此，本實施形態，藉由在汲極用的n+ 型半導體區域DR側，配置LOCOS氧化膜2而非STI絕緣膜3，而可追求半導體裝置的小型化（小面積化）。此外，能夠增加可配置在相同面積之LDMOSFET形成區域的單位LDMOSFET6a之數目，故若面積相同，則可降低並連複數個單位LDMOSFET6a而構成之功率MISFET的導通電阻。此處，汲極用的n+ 型半導體區域DR之尺寸L2，與X方向（沿著閘極電極GE的閘極長度方向之方向）中的n+ 型半導體區域DR之尺寸相對應。
舉例而言，上述圖31及圖32之第2檢驗例的情況，必須將汲極用的n+ 型半導體區域DR之尺寸L1在例如1.2μm程度設計，但上述圖1～圖4之本實施形態的情況，可將汲極用的n+ 型半導體區域DR之尺寸L2在例如0.3μm程度設計。藉此，相較於第2檢驗例之情況，可將上述單位單元6的X方向之尺寸，縮小例如0.9μm程度。因此，可追求半導體裝置的小型化（小面積化）。
如此地，本實施形態，在通道形成區域與汲極用的n+ 型半導體區域DR之間中，於半導體基板SUB之主面形成LOCOS氧化膜2及STI絕緣膜3，並於LOCOS氧化膜2及STI絕緣膜3之中，將LOCOS氧化膜2配置在通道形成區域側，將STI絕緣膜3配置在汲極用的n+ 型半導體區域DR側。藉由在通道形成區域側配置LOCOS氧化膜2，可防止因熱載子注入閘極絕緣膜而使閘極絕緣膜劣化之現象。因此，可提高半導體裝置的可靠度。此外，可提高半導體裝置的性能。此外，藉由在汲極用的n+ 型半導體區域DR側配置STI絕緣膜3，可防止汲極用接觸洞CTD的開口不良，可防止汲極用插塞PGD與汲極用的n+ 型半導體區域DR之間的連接不良。因此，可提高半導體裝置的可靠度。此外，可提高半導體裝置的製造良率。另，藉由在汲極用的n+ 型半導體區域DR側配置STI絕緣膜3，可縮小汲極用的n+ 型半導體區域DR之平面尺寸，可追求半導體裝置的小型化（小面積化）。
此外，本實施形態，於通道形成區域與汲極用的n+ 型半導體區域DR之間的半導體基板SUB，設置雜質濃度較n+ 型半導體區域DR更低的n型半導體區域（由n- 型半導體區域NF與n型半導體區域NW構成的n型半導體區域），使該低雜質濃度的n型半導體區域延伸至LOCOS氧化膜2及STI絕緣膜3之下方。藉此，可提高耐受電壓（汲極耐受電壓）。
進一步，將夾設在通道形成區域與汲極用的n+ 型半導體區域DR之間的低雜質濃度脂n型半導體區域，以n- 型半導體區域NF與n型半導體區域NW構成。n- 型半導體區域NF雜質濃度較n型半導體區域NW更低，於通道形成區域側存在n- 型半導體區域NF，於n- 型半導體區域NF與n+ 型半導體區域DR之間夾設n型半導體區域NW。亦即，雖亦可省略n型半導體區域NW之形成，使n+ 型半導體區域DR與n- 型半導體區域NF接觸地構成，但更宜以不省略n型半導體區域NW的方式，於n+ 型半導體區域DR與n- 型半導體區域NF之間夾設n型半導體區域NW。藉此，可獲得如下等優點：可防止LDMOSFET呈ON狀態時產生的高電場往汲極側（n+ 型半導體區域DR側）遷移，可提高LDMOSFET之導通耐受電壓。
圖33，係顯示STI絕緣膜3之寬度W1與導通電阻的相關關係之圖表。圖34，係顯示STI絕緣膜3之寬度W1與導通耐受電壓的相關關係之圖表。圖35，係本實施形態的半導體裝置之要部剖面圖，顯示上述圖1所示之剖面圖的一部分。
圖33及圖34之圖表的橫軸，對應於STI絕緣膜3之寬度W1。STI絕緣膜3之寬度W1，對應於閘極電極GE之閘極長度方向（連帶地通道長度方向）中的STI絕緣膜3之寬度（尺寸），將該寬度於圖35顯示。圖33之圖表的縱軸，對應於LDMOSFET之導通電阻；圖34之圖表的縱軸，對應於LDMOSFET之導通耐受電壓。導通耐受電壓，對應於LDMOSFET呈ON狀態時之汲極耐受電壓。另，圖33及圖34，係依據圖35的構造藉由模擬而獲得的圖表。
圖33之圖表中，對於STI絕緣膜3之寬度W1與導通電阻的相關關係，更改深度比R1而進行調查，該深度比R1係STI絕緣膜3之深度D2與LOCOS氧化膜2之深度D1的比。因此，若參考圖33之圖表，則對於深度比R1與導通電阻的相關關係，亦可進一步理解。此處，深度比R1為，將STI絕緣膜3之深度D2除以LOCOS氧化膜2之深度D1的值，可表示為R1＝D2／D1。於圖35顯示LOCOS氧化膜2之深度D1與STI絕緣膜3之深度D2，自LOCOS氧化膜2的頂面起至底面為止之尺寸（距離），對應於LOCOS氧化膜2之深度D1；自STI絕緣膜3的頂面起至底面為止之尺寸（距離）；對應於STI絕緣膜3之深度D2。
如同自圖33之圖表所理解，若STI絕緣膜3之深度D2較LOCOS氧化膜2之深度D1更深，則汲極用的n+ 型半導體區域DR與通道形成區域之間的導電路徑變長，故導通電阻變大。因此，宜使STI絕緣膜3之深度D2，未較LOCOS氧化膜2之深度D1深太多。亦即，宜使深度比R1未過大。具體而言，亦如同自圖33之圖表所理解，宜使深度比R1為1.5以下（R1≦1.5）。亦即，宜使STI絕緣膜3之深度D2，為LOCOS氧化膜2之深度D1的1.5倍以下（D2≦D1×1.5）。亦即，關於配置在通道形成區域與汲極用的n+ 型半導體區域DR之間的STI絕緣膜3之深度D2、及配置在通道形成區域與汲極用的n+ 型半導體區域DR之間的LOCOS氧化膜2之深度D1，宜使D2／D1≦1.5的關係成立。藉此，可抑制導通電阻。因此，可更為提高半導體裝置的性能。
圖34之圖表中，對於STI絕緣膜3之寬度W1與導通耐受電壓的相關關係，更改STI絕緣膜3之深度D2而進行調查。另，作為圖34之圖表的模擬之前提，將自STI絕緣膜3之汲極用的n+ 型半導體區域DR側的端部起至閘極電極GE的端部為止之距離W2，固定在0.6μm。此外，將LOCOS氧化膜2之深度D1固定在0.25μm。因此，圖34之圖表的橫軸為0.6μm時，閘極電極GE的端部與STI絕緣膜3的端部上下幾近一致。此外，圖34之圖表的橫軸較0.6μm更大時，俯視時，STI絕緣膜3與閘極電極GE重合。此外，圖34之圖表的橫軸為0.3μm時，STI絕緣膜3之通道形成區域側的端部與閘極電極GE的端部之間的間隔W3為0.3μm。此外，圖34之圖表的橫軸為0μm之情況，對應於未形成STI絕緣膜3之情況，即上述第2檢驗例（圖31及圖32）之情況。
如同自圖34之圖表所理解，藉由在汲極用的n+ 型半導體區域DR側配置STI絕緣膜3，可提高導通耐受電壓（ON時之汲極耐受電壓）。此一結果，可自圖34之圖表的橫軸為0μm之情況（對應於未形成STI絕緣膜3之第2檢驗例的情況），導通耐受電壓低的現象得知。
而如同自圖34之圖表所理解，雖藉由將STI絕緣膜3之寬度W1確保一定程度而使導通耐受電壓變高，但若STI絕緣膜3之寬度W1過大，STI絕緣膜3的端部過於接近閘極電極GE的端部，更甚者STI絕緣膜3與閘極電極GE重合，則導通耐受電壓有略為降低的傾向。此一結果，與在圖34之圖表中，導通耐受電壓展現峰值後平緩地降低下之現象對應。因此，宜使俯視時STI絕緣膜3不與閘極電極GE重合，更宜使STI絕緣膜3的端部（通道形成區域側的端部），距離閘極電極GE的端部（汲極用的n+ 型半導體區域DR側的端部）0.3μm以上。亦即，更宜將STI絕緣膜3的端部（通道形成區域側的端部）與閘極電極GE的端部（汲極用的n+ 型半導體區域DR側的端部）之間的間隔（距離）W3，確保為0.3μm以上（即W3≧0.3μm）。藉此，可更精確地提高導通耐受電壓（ON時之汲極耐受電壓）。
因此，閘極電極GE，覆蓋在配置於通道形成區域與汲極用的n+ 型半導體區域DR之間的LOCOS氧化膜2上方，宜使其未覆蓋在配置於通道形成區域與汲極用的n+ 型半導體區域DR之間的STI絕緣膜3上方。進一步，閘極電極GE的端部，與配置於通道形成區域與汲極用的n+ 型半導體區域DR之間的STI絕緣膜3，距離0.3μm以上更佳。藉此，可更精確地提高導通耐受電壓。因此，可更為提高半導體裝置的性能。
＜關於變形例＞ 圖36及圖37，係本實施形態的變形例的半導體裝置之要部剖面圖；圖36，係相當於上述圖1之剖面圖；圖37，係相當於上述圖2之剖面圖。
上述圖1～圖4，雖對LDMOSFET係n通道型之情況加以說明，但LDMOSFET亦可為p通道型，圖37及圖38，顯示LDMOSFET係p通道型之情況。
具體而言，如圖36及圖37所示地，於半導體基板SUB之磊晶層EP形成n型井HNW，於n型井HNW內，形成雜質濃度較n型井HNW更高的n型井PW1、汲極用的p- 型半導體區域NF1、p型半導體區域NW1、及p+ 型半導體區域DR1。而於n型井PW1內，形成源極用的p+ 型半導體區域SR1、與供電用的n+ 型半導體區域PR1。
n型井PW1為，取代上述p型井PW而設置之元件，除了導電型相反以外與上述p型井PW相同。汲極用的p- 型半導體區域NF1為，取代汲極用的上述n- 型半導體區域NF而設置之元件，除了導電型相反以外與上述n- 型半導體區域NF相同。汲極用的p型半導體區域NW1為，取代汲極用的上述n型半導體區域NW而設置之元件，除了導電型相反以外與上述n型半導體區域NW相同。汲極用的p+ 型半導體區域DR1為，取代汲極用的上述n+ 型半導體區域DR而設置之元件，除了導電型相反以外與上述n+ 型半導體區域DR相同。源極用的p+ 型半導體區域SR1為，取代源極用的上述n+ 型半導體區域SR而設置之元件，除了導電型相反以外與上述n+ 型半導體區域SR相同。對n型井PW1供電用的n+ 型半導體區域PR1為，取代上述對p型井PW供電用的上述p+ 型半導體區域PR而設置之元件，除了導電型相反以外與上述p+ 型半導體區域PR相同。
圖36及圖37之變形例的半導體裝置之其他構成，與上述圖1～圖4之半導體裝置基本上相同，故此處省略其重複之說明。因此，與上述圖1～圖4之半導體裝置同樣地，圖36及圖37之變形例的半導體裝置，亦具有閘極絕緣膜用的絕緣膜GI、閘極電極GE、LOCOS氧化膜2、STI絕緣膜3、側壁間隙壁SW、絕緣膜IL3、接觸洞CT、插塞PG（PGD、PGK、PGG、PGS）、及配線M1（M1D、M1G、M1S）。此等構成中，圖36及圖37之變形例的半導體裝置，亦與上述圖1～圖4之半導體裝置相同。
如圖36及圖37所示般，在LDMOSFET係p通道型之情況，仍可獲得與如同上述圖1～圖4地LDMOSFET係n通道型之情況幾乎同樣的效果。
以上，雖依據實施形態對本案發明人所提出之發明具體地說明，但本發明並未受上述實施形態所限定，自然可在未脫離其要旨的範圍內進行各種變更。
2、102‧‧‧LOCOS氧化膜
3、3a、103‧‧‧STI絕緣膜
4‧‧‧元件分離區域
5‧‧‧DTI構造
6‧‧‧單位單元
6a‧‧‧單位LDMOSFET
CT‧‧‧接觸洞
CTS‧‧‧源極用接觸洞
CTD‧‧‧汲極用接觸洞
D1、D2‧‧‧深度
DR‧‧‧n+型半導體區域
DR1‧‧‧p+型半導體區域
EP‧‧‧磊晶層
EP1‧‧‧p-型磊晶層
EX1、EX2‧‧‧n-型半導體區域
GE‧‧‧閘極電極
GI‧‧‧絕緣膜
HNW‧‧‧n型井
IL1、IL2、IL3、IL4、IL5、IL6、IL7、IL8‧‧‧絕緣膜
IL9‧‧‧樹脂膜
KG‧‧‧空隙
L1、L2‧‧‧尺寸
M1、M2、M3、M4‧‧‧配線
M1D‧‧‧汲極用配線
M1G‧‧‧閘極用配線
M1S‧‧‧源極用配線
ME‧‧‧金屬膜
NB‧‧‧嵌入層
NF‧‧‧n-型半導體區域
NF1‧‧‧p-型半導體區域
NW‧‧‧n型半導體區域
NW1‧‧‧p型半導體區域
OP1、OP2‧‧‧開口部
PG、PG2、PG3、PG4‧‧‧插塞
PGD‧‧‧汲極用插塞
PGG‧‧‧閘極用插塞
PGK‧‧‧供電用插塞
PGS‧‧‧源極用插塞
PR‧‧‧p+型半導體區域
PR1‧‧‧n+型半導體區域
PS1、PS2‧‧‧矽膜
PW‧‧‧p型井
PW1‧‧‧n型井
R1‧‧‧深度比
RP1、RP2‧‧‧光阻層
SB‧‧‧基板本體
SL‧‧‧金屬矽化物層
SN‧‧‧氮化矽膜
SR‧‧‧n+型半導體區域
SR1‧‧‧p+型半導體區域
SUB‧‧‧半導體基板
SW‧‧‧側壁間隙壁
TB1、TB1a、TB1b、TB2、TB4、TB5‧‧‧底面端部
TB3、TB6‧‧‧頂面端部
TR1、TR2‧‧‧溝
W1‧‧‧寬度
W2‧‧‧距離
W3‧‧‧間隔
圖1係一實施形態的半導體裝置之要部剖面圖。 圖2係一實施形態的半導體裝置之要部剖面圖。 圖3係一實施形態的半導體裝置之要部俯視圖。 圖4係一實施形態的半導體裝置之要部俯視圖。 圖5係一實施形態的半導體裝置之製程中的要部剖面圖。 圖6係接續圖5的半導體裝置之製程中的要部剖面圖。 圖7係接續圖6的半導體裝置之製程中的要部剖面圖。 圖8係接續圖7的半導體裝置之製程中的要部剖面圖。 圖9係接續圖8的半導體裝置之製程中的要部剖面圖。 圖10係接續圖9的半導體裝置之製程中的要部剖面圖。 圖11係接續圖10的半導體裝置之製程中的要部剖面圖。 圖12係接續圖11的半導體裝置之製程中的要部剖面圖。 圖13係接續圖12的半導體裝置之製程中的要部剖面圖。 圖14係接續圖13的半導體裝置之製程中的要部剖面圖。 圖15係接續圖14的半導體裝置之製程中的要部剖面圖。 圖16係接續圖15的半導體裝置之製程中的要部剖面圖。 圖17係接續圖16的半導體裝置之製程中的要部剖面圖。 圖18係接續圖17的半導體裝置之製程中的要部剖面圖。 圖19係接續圖18的半導體裝置之製程中的要部剖面圖。 圖20係接續圖19的半導體裝置之製程中的要部剖面圖。 圖21係接續圖20的半導體裝置之製程中的要部剖面圖。 圖22係接續圖21的半導體裝置之製程中的要部剖面圖。 圖23係接續圖22的半導體裝置之製程中的要部剖面圖。 圖24係接續圖23的半導體裝置之製程中的要部剖面圖。 圖25係接續圖24的半導體裝置之製程中的要部剖面圖。 圖26係接續圖25的半導體裝置之製程中的要部剖面圖。 圖27係接續圖26的半導體裝置之製程中的要部剖面圖。 圖28係接續圖27的半導體裝置之製程中的要部剖面圖。 圖29係第1檢驗例的半導體裝置之要部剖面圖。 圖30係第1檢驗例的半導體裝置之要部俯視圖。 圖31係第2檢驗例的半導體裝置之要部剖面圖。 圖32係第2檢驗例的半導體裝置之要部俯視圖。 圖33係顯示STI絕緣膜之寬度與導通電阻的相關關係之圖表。 圖34係顯示STI絕緣膜之寬度與導通耐受電壓的相關關係之圖表。 圖35係一實施形態的半導體裝置之要部剖面圖。 圖36係變形例的半導體裝置之要部剖面圖。 圖37係變形例的半導體裝置之要部剖面圖。
無

Claims (8)

  1. 一種半導體裝置，具備：半導體基板；源極用的第1導電型之第1半導體區域及汲極用的該第1導電型之第2半導體區域，於該半導體基板之表層部彼此分隔地形成；閘極電極，於該第1半導體區域與該第2半導體區域之間的該半導體基板之主面上隔著閘極絕緣膜而形成；LOCOS氧化膜及STI絕緣膜，形成於該閘極電極下方的通道形成區域與該第2半導體區域之間的該半導體基板之主面；以及該第1導電型之第3半導體區域，形成於該通道形成區域與該第2半導體區域之間的該半導體基板上；該LOCOS氧化膜及該STI絕緣膜之中，該LOCOS氧化膜位於該通道形成區域側，而該STI絕緣膜位於該第2半導體區域側；該第3半導體區域之雜質濃度，較該第2半導體區域之雜質濃度更低；該第3半導體區域，延伸至該LOCOS氧化膜及該STI絕緣膜之下方；該第3半導體區域，由該第1導電型之第4半導體區域、及該第1導電型之第5半導體區域構成；該第4半導體區域之雜質濃度，較該第2半導體區域之雜質濃度更低；該第5半導體區域之雜質濃度，較該第4半導體區域之雜質濃度更低；於該通道形成區域側存在該第5半導體區域；於該第2半導體區域與該第5半導體區域之間夾設該第4半導體區域。
  2. 一種半導體裝置，具備：半導體基板；源極用的第1導電型之第1半導體區域及汲極用的該第1導電型之第2半導體區域，於該半導體基板之表層部彼此分隔地形成；閘極電極，於該第1半導體區域與該第2半導體區域之間的該半導體基板之主面上隔著閘極絕緣膜而形成；LOCOS氧化膜及STI絕緣膜，形成於該閘極電極下方的通道形成區域與該第2半導體區域之間的該半導體基板之主面；第6半導體區域，為與該第1導電型相反的第2導電型，形成於該半導體基板上；以及該第2導電型之第7半導體區域，形成於該半導體基板之該第6半導體區域內；該LOCOS氧化膜及該STI絕緣膜之中，該LOCOS氧化膜位於該通道形成區域側，而該STI絕緣膜位於該第2半導體區域側；該第1半導體區域形成於該第6半導體區域內；該閘極電極的一部分，隔著該閘極絕緣膜而延伸至該第6半導體區域之上；該第7半導體區域之雜質濃度，較該第6半導體區域之雜質濃度更高；對該第1半導體區域與該第7半導體區域供給相同電位。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，該閘極電極的一部分，覆蓋在該LOCOS氧化膜上方。
  4. 如申請專利範圍第1或2項之半導體裝置，其中，更具有：層間絕緣膜，於該半導體基板上，以覆蓋該閘極電極的方式形成；第1接觸洞，形成於該第2半導體區域上之該層間絕緣膜；以及導電性的第1插塞，嵌入至該第1接觸洞而與該第2半導體區域電性連接。
  5. 如申請專利範圍第4項之半導體裝置，其中，更具有：第2接觸洞，形成於該第1半導體區域上之該層間絕緣膜；以及導電性的第2插塞，嵌入至該第2接觸洞而與該第1半導體區域電性連接。
  6. 如申請專利範圍第1或2項之半導體裝置，其中，若令該LOCOS氧化膜之深度為D1，該STI絕緣膜之深度為D2，則D2/D1≦1.5成立。
  7. 如申請專利範圍第1或2項之半導體裝置，其中，該閘極電極，雖覆蓋於配置在該通道形成區域與該第2半導體區域之間的該LOCOS氧化膜上方，但並未覆蓋於配置在該通道形成區域與該第2半導體區域之間的該STI絕緣膜上方。
  8. 如申請專利範圍第7項之半導體裝置，其中，該閘極電極的端部，與配置在該通道形成區域與該第2半導體區域之間的該STI絕緣膜，距離0.3μm以上。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6341802B2 (ja) * 2014-08-21 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10249614B2 (en) * 2015-05-28 2019-04-02 Macronix International Co., Ltd. Semiconductor device
KR102589594B1 (ko) * 2016-03-02 2023-10-17 삼성전자주식회사 반도체 메모리 소자
US9947701B2 (en) * 2016-05-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low noise device and method of forming the same
US11676880B2 (en) * 2016-11-26 2023-06-13 Texas Instruments Incorporated High thermal conductivity vias by additive processing
US10103258B2 (en) 2016-12-29 2018-10-16 Texas Instruments Incorporated Laterally diffused metal oxide semiconductor with gate poly contact within source window
US10424647B2 (en) * 2017-10-19 2019-09-24 Texas Instruments Incorporated Transistors having gates with a lift-up region
KR102601866B1 (ko) * 2019-01-16 2023-11-15 에스케이하이닉스 주식회사 반도체 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080303968A1 (en) * 2007-06-11 2008-12-11 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20090001462A1 (en) * 2006-10-13 2009-01-01 Tsung-Yi Huang Lateral Power MOSFET with High Breakdown Voltage and Low On-Resistance
US20130087828A1 (en) * 2010-06-21 2013-04-11 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
JP2013145785A (ja) * 2012-01-13 2013-07-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20130234258A1 (en) * 2012-03-12 2013-09-12 Renesas Electronics Corporation Semiconductor device and method for producing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP2000332247A (ja) * 1999-03-15 2000-11-30 Toshiba Corp 半導体装置
US7508032B2 (en) * 2007-02-20 2009-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage device with low on-resistance
JP2008288510A (ja) * 2007-05-21 2008-11-27 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009176891A (ja) * 2008-01-23 2009-08-06 Fuji Electric Device Technology Co Ltd 半導体装置
JP5729745B2 (ja) * 2009-09-15 2015-06-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5404550B2 (ja) * 2010-07-29 2014-02-05 株式会社東芝 半導体装置の製造方法及び半導体装置
KR101291751B1 (ko) * 2011-12-29 2013-07-31 주식회사 동부하이텍 반도체 소자와 그 제조 방법
JP2013251497A (ja) * 2012-06-04 2013-12-12 Sharp Corp 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090001462A1 (en) * 2006-10-13 2009-01-01 Tsung-Yi Huang Lateral Power MOSFET with High Breakdown Voltage and Low On-Resistance
US20080303968A1 (en) * 2007-06-11 2008-12-11 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US20130087828A1 (en) * 2010-06-21 2013-04-11 Renesas Electronics Corporation Semiconductor device and method for manufacturing same
JP2013145785A (ja) * 2012-01-13 2013-07-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
US20130234258A1 (en) * 2012-03-12 2013-09-12 Renesas Electronics Corporation Semiconductor device and method for producing the same

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