TW201941429A - 半導體裝置及其製造方法 - Google Patents

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町田信夫
新井耕一
久田賢一
山下泰典
江口聡司
宮本広信
酒井敦
永久克己
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Abstract

本發明可使半導體裝置之性能提昇。
於作為SiC基板之半導體基板SB上形成有漂移層DR。漂移層DR具有n型半導體層NE1~NE3及p型半導體區域PT。此處，n型半導體層NE2之雜質濃度高於n型半導體層NE1之雜質濃度、及n型半導體層NE3之雜質濃度。又，於俯視下，位於相互鄰接之p型雜質區域PT之間之半導體層NE2，與形成於槽TR內之閘極電極G之至少一部分重疊。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其係關於一種可較佳地利用於使用有碳化矽(SiC)基板之半導體裝置者。
於具有功率電晶體之半導體裝置中，對使用有SiC基板之半導體裝置進行了研究。於使用SiC基板之情形時，SiC之帶隙相較矽(Si)大，故絕緣破壞耐電壓變大。又，於SiC基板之功率電晶體中，應用有於Si基板之功率電晶體中亦使用之溝槽閘極構造。
於專利文獻1中，揭示有使用有SiC基板之溝槽閘極構造之功率電晶體，且揭示有設置有電場緩和用之p型雜質區域之n型低濃度漂移層、與形成於低濃度漂移層上之n型高濃度漂移層。而且，揭示有於高濃度漂移層內設置有溝槽閘極。
於專利文獻2中，揭示有使用有SiC基板之平面型之功率電晶體，並揭示有於半導體基板上積層有低濃度之磊晶層、高濃度之磊晶層及低濃度之磊晶層之構造。
於專利文獻3中，揭示有使用有SiC基板之溝槽閘極構造之功率電晶體，並揭示有設置有電場緩和用之p型雜質區域之n型第1低濃度漂移層、及形成於第1低濃度漂移層上之n型第2低濃度漂移層。而且，揭示有於複數個p型雜質區域之間設置有n型高濃度雜質區域。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2014-175518號公報
[專利文獻2]日本專利特開2001-274395號公報
[專利文獻3]日本專利特開2015-26726號公報
[發明所欲解決之問題]
於使用有SiC基板之溝槽閘極構造之功率電晶體中，較理想為降低功率電晶體之導通電阻，實現溝槽閘極之下部周邊之耐電壓之提高。
其他課題與新穎之特徵可根據本說明書之記述及隨附圖式而變得明瞭。
[解決問題之技術手段]
若簡單地說明本案揭示之實施形態中之代表性實施形態之概要則為如下所述。
根據一實施形態，半導體裝置具有：半導體基板，其包含矽及碳而構成；第1導電型之第1半導體層，其形成於半導體基板之上表面上；第1導電型之第3半導體層，其形成於第1半導體層上；及上述第1導電型之第2半導體層，其形成於第1半導體層與第3半導體層之間。又，半導體裝置具有：第1雜質區域及第2雜質區域，其等形成於第1半導體層與第3半導體層之間，為與第1導電型相反之導電型之第2導電型，且於俯視下，以隔著第2半導體層之方式形成；槽，其形成於第3半導體層；及閘極電極，其隔著閘極絕緣膜而埋入至槽內。此處，第2半導體層之雜質濃度高於第1半導體層之雜質濃度、及第3半導體層之雜質濃度，於俯視下，位於第1雜質區域與第2雜質區域之間之第2半導體層與閘極電極之至少一部分重疊。
[發明之效果]
根據本案中揭示之一實施形態，可使半導體裝置之性能提昇。
於以下之實施形態中，為方便起見，必要時分割為複數個部分或實施形態進行說明，但除特別明示之情形外，其等並非相互無關者，而是一方為另一方之一部分或全部之變化例、詳情、補充說明等之關係。又，於以下實施形態中，於提及要素之數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上顯然限定為特定之數之情形等之外，並非限定於該特定之數，既可為特定之數以上亦可為特定之數以下。進而，於以下實施形態中，其構成要素(亦包含要素步驟等)除特別明示之情形及認為原理上顯然為必須之情形等之外，當然並非為必須者。同樣地，於以下實施形態中，於提及構成要素等之形狀、位置關係等時，除特別明示之情形及認為原理上顯然並非如此之情形等之外，包含實質上與其形狀等近似或類似者。該情形對於上述數值及範圍亦相同。
以下，根據圖式詳細地說明實施形態。再者，於用以說明實施形態之所有圖式中，對於具有相同功能之構件標註相同之符號，省略其重複之說明。又，於以下之實施形態中，除特別必要時以外，原則上不重複地進行同一或同樣之部分之說明。
又，於剖視圖及俯視圖中，各部位之大小並非與實際器件對應，為了易於瞭解圖式，有將特定之部位相對較大地顯示之情形。又，於剖視圖與俯視圖對應之情形時，亦為了易於瞭解圖式，有將特定之部位相對較大地顯示之情形。
又，於實施形態中使用之圖式中，為了容易看清圖式，亦有省略影線之情形。
(實施形態1)
以下，依序說明本實施形態之半導體裝置之構造、半導體裝置之製造方法、研究例之說明、及本實施形態之主要特徵。
＜半導體裝置之構造＞
圖1係本實施形態之半導體裝置即半導體晶片C之俯視圖。圖1中，為了簡單地理解而表示透過絕緣膜IF5(參照圖3)之狀態，雖為俯視圖，但於閘極電位電極GE及源極電位電極SE標註有影線。半導體晶片C具有複數個溝槽閘極構造之功率電晶體。亦有將此種功率電晶體稱為功率MOSFET(Metal Oxyde Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)之情形。
如圖1所示，半導體晶片C之表面主要由源極電位電極SE及閘極電位電極GE覆蓋。於半導體晶片C之中央部附近之區域即焊墊區域PA內之源極電位電極SE之外周，形成有閘極電位電極GE之一部分，進而於其外周形成有源極電位電極SE之一部分。於焊墊區域PA內，絕緣膜IF5之一部分被去除，源極電位電極SE之一部分、及閘極電位電極GE之一部分露出。於該等露出之源極電位電極SE上及閘極電位電極GE上分別連接有打線接合或夾具(銅板)等之外部連接端子，藉此半導體晶片C與其他晶片或配線基板等電性連接。
圖2係半導體晶片C之要部俯視圖，其對應於圖1所示之焊墊區域PA內之源極電位電極SE下之一部分之俯視圖。圖3係沿著圖2之A-A線之剖視圖。
圖2中僅圖示與本實施形態之主要特徵密切相關之構成，即形成於槽TR內之閘極電極G、n型半導體層NE2及p型雜質區域PT，關於其他構成則省略圖示。又，形成於槽TR內之閘極電極G以虛線表示，圖2為俯視圖，但為了容易看清圖式，對形成於槽TR內之閘極電極G標註影線。
如圖2所示，槽TR、閘極電極G、n型半導體層NE2及p型雜質區域PT分別於Y方向延伸。即，槽TR、閘極電極G、n型半導體層NE2及p型雜質區域PT之各者之平面形狀為於Y方向具有長邊之矩形狀，該等之Y方向之長度分別大於該等之X方向之長度。又，槽TR、閘極電極G、n型半導體層NE2及p型雜質區域PT於X方向上重複配置。又，於本實施形態中，於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向(Z方向)引中央線時，於X方向上相互鄰接之2個p型雜質區域PT以相對於上述中央線成對稱之方式配置。
以下將詳細地進行說明，作為本實施形態之特徵之一，於俯視下，將形成於槽TR內之閘極電極G之至少一部分配置於與n型半導體層NE2重疊之位置。
其次，使用圖3說明本實施形態之溝槽閘極構造之功率電晶體之剖面構造。
本實施形態中使用之半導體基板SB係包含矽及碳而構成之基板，具體而言，其係導入有n型雜質之碳化矽(SiC)基板。於半導體基板SB之上表面(第1面)上形成有漂移層DR，於半導體基板SB之背面(第2面)形成有包含金屬膜之汲極電位電極DE。半導體基板SB及漂移層DR分別構成功率電晶體之汲極區域之一部分，與汲極電位電極DE電性連接，並經由汲極電位電極DE而於功率電晶體動作時施加汲極電位。
漂移層DR具有n型半導體層NE1~NE3、及p型雜質區域PT。n型半導體層NE1形成於半導體基板SB上，n型半導體層NE3形成於n型半導體層NE1上，n型半導體層NE2形成於n型半導體層NE1與n型半導體層NE3之間。該等n型半導體層NE1~NE3分別係藉由磊晶法而形成於作為SiC基板之半導體基板SB上之半導體層。因此，n型半導體層NE1~NE3係分別由SiC構成。又，n型半導體層NE2之雜質濃度高於n型半導體層NE1之雜質濃度、及n型半導體層NE3之雜質濃度。又，n型半導體層NE1之雜質濃度係與n型半導體層NE3之雜質濃度相同之程度。
p型雜質區域PT於n型半導體層NE3與n型半導體層NE1之間形成有複數個。於相互鄰接之p型雜質區域PT之間形成有n型半導體層NE2。即，於俯視下，相互鄰接之p型雜質區域PT以隔著n型半導體層NE2之方式形成。以下將詳細地進行說明，p型雜質區域PT之厚度可與n型半導體層NE2之厚度相同，亦可相較n型半導體層NE2之厚度厚，亦可相較其薄。於本實施形態中，例示p型雜質區域PT之厚度相較n型半導體層NE2之厚度薄，且將p型雜質區域PT形成於n型半導體層NE2內之情形。因此，圖3中，於p型雜質區域PT與n型半導體層NE1之間形成有n型半導體層NE2。
於漂移層DR之上層即n型半導體層NE3之表面側，形成有p型之通道區域(雜質區域)PC，於通道區域PC之表面側，形成有n型源極區域(雜質區域)NS、及p型主體區域(雜質區域)PB。源極區域NS及主體區域PB分別與源極電位電極SE電性連接，並經由源極電位電極SE而於功率電晶體動作時施加源極電位。主體區域PB係源極電位電極SE與通道區域PC連接時，以降低接觸電阻為目的而設置之區域。因此，主體區域PB之雜質濃度高於通道區域PC之雜質濃度。
又，於源極區域NS及主體區域PB之表面，為了進一步降低與源極電位電極SE之接觸電阻之目的，亦可形成矽化物層。矽化物層例如包含矽化鈦(TiSi2 )、矽化鈷(CoSi2 )或矽化鎳(NiSi)。於本實施形態中，省略該矽化物層之圖示。
於半導體基板SB之表面側形成有槽TR。槽TR以貫通源極區域NS及通道區域PC且到達n型半導體層NE3之方式形成。即，槽TR之底部位於n型半導體層NE3內。又，槽TR以位於2個源極區域NS之間之方式形成。
於槽TR之內部，隔著閘極絕緣膜GI埋入有閘極電極G。閘極電極G與閘極電位電極GE電性連接，於功率電晶體動作時施加閘極電位。閘極絕緣膜GI例如為氧化矽膜，閘極電極G例如為導入有n型雜質之多晶矽膜。又，作為閘極絕緣膜GI，亦可代替氧化矽膜而使用如氧化鋁膜或氧化鉿膜等介電常數相較氧化矽膜高之高介電常數膜。
此處，對p型雜質區域PT與槽TR內之閘極電極G之關係進行說明。槽TR內之閘極電極G之底部(槽TR之底部)附近、尤其槽TR之角部附近係於功率電晶體動作時產生較強電場之區域，且係容易引起閘極絕緣膜GI之破壞之區域。p型雜質區域PT主要係為了緩和該電場而設置。於槽TR下部之漂移層DR內設置p型雜質區域PT，以此使電場緩和，故可抑制閘極絕緣膜GI之破壞，可使漂移層DR整體之耐電壓提高。
又，本實施形態中，於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向引中央線時，於X方向上相互鄰接之2個p型雜質區域PT以相對於上述中央線成對稱之方式配置。
又，如上所述，於俯視下，形成於槽TR內之閘極電極G之至少一部分配置於與n型半導體層NE2重疊之位置。換言之，於剖視下，於形成於槽TR內之閘極電極G之至少一部分之正下方，形成有n型半導體層NE2。於本實施形態中，於將形成於槽TR內之閘極電極G之2個角部連結之底部整體之正下方，形成有n型半導體層NE2。
再者，本實施形態中表達之「正下方」係指一對象物之下方，亦包含一對象物與另一對象物並未物理性直接相接之狀態。換言之，「正下方」係指於俯視下一對象物與另一對象物重疊之狀態。例如，於圖3中，n型半導體層NE2形成於槽TR及閘極電極G之下方，且並未與槽TR及閘極電極G物理性相接。
於源極區域NS上形成有閘極絕緣膜GI之一部分，於該閘極絕緣膜GI之一部分及閘極電極G之各者之上表面，形成有例如包含氧化矽之層間絕緣膜IL。而且，於層間絕緣膜IL內形成有接觸孔CH。接觸孔CH以貫通層間絕緣膜IL及閘極絕緣膜GI且到達源極區域NS及主體區域PB之方式形成。
於層間絕緣膜IL上形成有源極電位電極SE，且於接觸孔CH內埋入有源極電位電極SE。即，源極電位電極SE與源極區域NS及主體區域PB電性連接。源極電位電極SE例如包含以鋁為主體之導電性膜。又，源極電位電極SE例如亦可設為包含氮化鈦之障壁金屬膜、與以鋁為主體之導電性膜之積層膜。再者，圖3中雖未圖示，但圖1中所示之閘極電位電極GE亦以與源極電位電極SE相同之方式形成，閘極電位電極GE與閘極電極G電性連接。
於源極電位電極SE上，形成有例如包含聚醯亞胺等樹脂之絕緣膜IF5。圖3中雖未圖示，但於圖1中所示之焊墊區域PA，於絕緣膜IF5上，以使源極電位電極SE之一部分、及閘極電位電極GE之一部分露出之方式設置有開口部。
又，於圖3中，由虛線包圍之區域表示單元胞UC。於本實施形態中，單元胞UC包含1個閘極電極G、分別形成於1個閘極電極G之兩側之源極區域NS、主體區域PB及通道區域PC、漂移層DR、以及半導體基板SB。於本實施形態中，將單元胞UC定義為自形成於閘極電極G之一側面側之主體區域PB之中心至形成於閘極電極G之另一側面側之主體區域PB之中心的區域。於半導體晶片C上，重複配置有複數個單元胞UC。
又，於圖3中，將單元胞UC之寬度表示為距離L6。關於距離L1~L5，於以下說明本實施形態之主要特徵時使用。
再者，於本實施形態中，將單元胞UC之寬度即距離L6表示為連結上述2個主體區域PB之各者之中心之距離，但例如於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向引中央線時，亦可將於X方向上鄰接之2個閘極電極之各者之中央線連結之距離表示為距離L6。
＜半導體裝置之製造方法＞
以下，使用圖4~圖14說明本實施形態之半導體裝置之製造方法。於圖4~圖14中，為簡化說明，僅圖示與圖3之單元胞UC對應之區域。
首先，如圖4所示，準備形成有磊晶層之包含SiC之半導體基板SB。磊晶層係包含SiC之半導體層，其包含導入有n型雜質之n型半導體層NE1之單層構造、或n型半導體層NE1與導入有n型雜質之n型半導體層NE2之積層構造。此處，n型半導體層NE2之雜質濃度高於n型半導體層NE1之雜質濃度。n型半導體層NE1例如具有1×1016 /cm3 左右之雜質濃度，且具有8.6 μm左右之厚度。n型半導體層NE2例如具有4×1016 /cm3 左右之雜質濃度，且具有0.4 μm左右之厚度。
n型半導體層NE1係藉由於半導體基板SB之上表面上一面導入n型雜質一面進行磊晶生長而形成。n型半導體層NE2係藉由於n型半導體層NE1上一面導入n型雜質一面進行磊晶生長、或藉由對n型半導體層NE1之表面離子注入n型雜質而形成。
圖5表示p型雜質區域PT之形成步驟。
首先，於n型半導體層NE2上，例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法而形成例如包含氧化矽之絕緣膜IF1。其次，藉由光微影法及蝕刻處理將絕緣膜IF1圖案化。其次，將已圖案化之絕緣膜IF1作為遮罩進行離子注入，以此於n型半導體層NE2內形成p型雜質區域PT。該離子注入係使用鋁(Al)離子，例如於將注入能量設為150 KeV左右、且劑量設為5×1013 /cm2 左右之條件下進行。
又，p型雜質區域PT之厚度可與n型半導體層NE2之厚度相同，亦可相較n型半導體層NE2之厚度厚，亦可相較其薄。於本實施形態中，例示p型雜質區域PT之厚度相較n型半導體層NE2之厚度薄、且將p型雜質區域PT形成於n型半導體層NE2內之情形。
其後，將絕緣膜IF1例如藉由使用包含氫氟酸之溶液進行濕式蝕刻處理而去除。
圖6表示n型半導體層NE3之形成步驟。
n型半導體層NE3係藉由於n型半導體層NE2上及p型雜質區域PT上一面導入n型雜質一面進行磊晶生長而形成。n型半導體層NE3之雜質濃度低於n型半導體層NE2之雜質濃度，且為與n型半導體層NE1之雜質濃度相同之程度。n型半導體層NE3例如具有1×1016 /cm3 左右之雜質濃度，且具有3.0 μm左右之厚度。
圖7表示p型通道區域PC之形成步驟。
p型通道區域PC例如藉由使用鋁(Al)離子進行離子注入而形成於n型半導體層NE3內。
圖8表示n型源極區域NS之形成步驟。
首先，於p型雜質區域PT上，例如藉由CVD法而形成例如包含氧化矽之絕緣膜IF2。其次，藉由光微影法及蝕刻處理將絕緣膜IF2圖案化。其次，將已圖案化之絕緣膜IF2作為遮罩而使用(N)離子進行離子注入，以此於p型雜質區域PT內選擇性地形成n型源極區域NS。
其後，將絕緣膜IF2例如藉由使用包含氫氟酸之溶液進行濕式蝕刻處理而去除。
圖9表示p型之主體區域PB之形成步驟。
首先，於源極區域NS上，例如藉由CVD法而形成例如包含氧化矽之絕緣膜IF3。其次，藉由光微影法及蝕刻處理將絕緣膜IF3圖案化。其次，將已圖案化之絕緣膜IF3作為遮罩而使用鋁(Al)離子進行離子注入，以此形成與源極區域NS鄰接且到達通道區域PC之p型主體區域PB。
其後，將絕緣膜IF3例如藉由使用包含氫氟酸之溶液進行濕式蝕刻處理而去除。
圖10表示槽TR之形成步驟。
首先，於源極區域NS上及主體區域PB上，例如藉由CVD法而形成例如包含氧化矽之絕緣膜IF4。其次，藉由光微影法及蝕刻處理將絕緣膜IF4圖案化。其次，將已圖案化之絕緣膜IF4作為遮罩而進行乾式蝕刻處理，以此形成貫通源極區域NS及通道區域PC且到達n型半導體層NE3之槽TR。槽TR之寬度為0.8 μm左右，槽TR之深度為1.2 μm左右。再者，該乾式蝕刻處理係使用CF4 或SF6 等包含含有氟之分子之氣體進行。
其後，將絕緣膜IF4例如藉由使用包含氫氟酸之溶液進行濕式蝕刻處理而去除。
圖11表示閘極絕緣膜GI及閘極電極G之形成步驟。
首先，於槽TR內、源極區域NS上及主體區域PB上，例如藉由CVD法而形成例如包含氧化矽之閘極絕緣膜GI。作為閘極絕緣膜GI，亦可代替氧化矽膜，而使用如氧化鋁或氧化鉿膜等介電常數相較氧化矽膜高之高介電常數膜。
其次，以埋入槽TR內之方式，於閘極絕緣膜GI上，例如藉由CVD法而形成例如包含多晶矽之導電性膜。其次，於上述導電性膜上，形成覆蓋上述導電性膜之一部分之抗蝕圖案RP1。其次，將該抗蝕圖案RP1作為遮罩而進行乾式蝕刻處理，以此將自抗蝕圖案RP1露出之上述導電性膜去除。藉此，形成包含殘餘之上述導電性膜之閘極電極G。
其後，將抗蝕圖案RP1藉由灰化處理等而去除。
圖12表示層間絕緣膜IL之形成步驟。
以覆蓋形成於槽TR之外部之閘極電極G之側面及上表面之方式，於閘極絕緣膜GI上，例如藉由CVD法而形成例如包含氧化矽之層間絕緣膜IL。層間絕緣膜IL並不限於氧化矽膜，亦可由氮化矽膜或氮氧化矽膜等其他絕緣膜形成。
圖13表示接觸孔CH之形成步驟。
首先，於層間絕緣膜IL上，形成覆蓋層間絕緣膜IL之一部分、且具有相較槽TR之外部之閘極電極G之寬度寬之寬度的抗蝕圖案RP2。其次，將該抗蝕圖案RP2作為遮罩而進行乾式蝕刻處理，藉此去除層間絕緣膜IL及閘極絕緣膜GI。藉此，於層間絕緣膜IL中及閘極絕緣膜GI中，形成到達源極區域NS之一部分及主體區域PB之接觸孔CH。
其後，將抗蝕圖案RP2藉由灰化處理等而去除。
又，本實施形態中雖未圖示，但於接觸孔CH之形成步驟後，亦可於源極區域NS之一部分、及主體區域PB之各者之上表面形成矽化物層。該情形時，矽化物層具體而言可以如下方式形成。首先，於源極區域NS之一部分、及主體區域PB之各者之上表面，形成例如包含鈦(Ti)、鈷(Co)或鎳(Ni)之矽化物層形成用之金屬膜。其次，藉由對該金屬膜實施熱處理而使源極區域NS之一部分、及構成主體區域PB之材料與金屬膜反應，以此形成例如包含鈦矽化物(TiSi2 )、鈷矽化物(CoSi2 )或矽化鎳(NiSi)之矽化物層。其後，將未反應之金屬膜去除。
圖14表示源極電位電極SE、絕緣膜IF5及汲極電位電極DE之形成步驟。
首先，以埋入接觸孔CH內之方式，於層間絕緣膜IL上例如藉由濺鍍法而形成例如以鋁為主體之導電性膜。其次，藉由光微影法及蝕刻處理將該導電性膜圖案化，藉此形成與源極區域NS及主體區域PB電性連接之源極電位電極SE。又，於上述導電性膜形成前，亦可形成例如包含氮化鈦之障壁金屬膜，且將源極電位電極SE設為障壁金屬膜與上述導電性膜之積層膜。再者，此處雖未圖示，但圖1中所示之閘極電位電極GE亦以與源極電位電極SE相同之方式形成，且閘極電位電極GE與閘極電極G電性連接。
其次，於源極電位電極SE上，例如使用塗佈法而形成例如包含聚醯亞胺等樹脂之絕緣膜IF5。其後，此處雖未圖示，但於圖1所示之焊墊區域PA，於絕緣膜IF5上，以使源極電位電極SE之一部分、及閘極電位電極GE之一部分露出之方式形成開口部。
其次，對半導體基板SB之背面實施研磨處理，將半導體基板SB減薄至所需之厚度。其次，於半導體基板SB之背面，例如藉由濺鍍法或CVD法而形成例如包含氮化鈦膜等金屬膜之汲極電位電極DE。
由以上方法而製造圖3所示之半導體裝置。
＜研究例之說明＞
使用圖36對本案發明者研究之研究例之半導體裝置進行說明。
與本實施形態同樣地，研究例之半導體裝置係使用有包含SiC之半導體基板SB之溝槽閘極構造之功率電晶體。圖36係與本實施形態之單元胞UC對應之剖視圖。如圖36所示，於研究例中，與本實施形態同樣地，於成為漂移層DR之區域形成有n型半導體層NE1、n型半導體層NE3及p型雜質區域PT，但與本實施形態不同，未形成n型半導體層NE2。
以下，對研究例之課題進行說明。
如上所述，p型雜質區域PT係為了緩和於槽TR內之閘極電極G之底部(槽TR之底部)附近、尤其於槽TR之角部附近產生之電場而設置。若擴寬p型雜質區域PT之寬度，則電場緩和效果變得更強，可使漂移層DR整體之耐電壓提高。然而，若相互鄰接之p型雜質區域PT之間之距離變窄，則電流路徑變窄，結果有導通電阻增加之課題。
為了抑制導通電阻之增加，例如只要使n型半導體層NE3之雜質濃度增加即可，但此成為於電場集中最強之槽TR之角部耐電壓劣化之原因。同樣地，藉由使n型半導體層NE1之雜質濃度增加亦可降低導通電阻，但漂移層DR整體之耐電壓降低。尤其若使漂移層DR內之厚度最厚之層即n型半導體層NE1為高濃度，則耐電壓降低之影響變大。如此，功率電晶體之耐電壓提高與導通電阻之降低存在取捨之關係，從而存在難以同時使該等兩者之性能提昇之問題。
＜關於本實施形態之半導體裝置之主要特徵＞
以下，使用圖15~圖21說明本實施形態之半導體裝置之主要特徵及效果。圖15~圖21係表示本案發明者實施之模擬之結果之圖。於圖15中，不僅圖示有本實施形態之結果，而且亦圖示作為比較對象之上述研究例之結果、及下述實施形態2之結果。
圖15所示之距離L1對應於圖3所示之距離L1，且係相互鄰接之p型雜質區域PT之間之距離。即，距離L1係於俯視下X方向之各p型雜質區域PT之間之距離。
圖15之縱軸以相對值表示功率電晶體之導通電阻，距離L1越寬，則導通電阻越低，表示導通電阻得以改善。圖15之橫軸以相對值表示功率電晶體之耐電壓，距離L1越窄，則耐電壓越高，表示耐電壓得以改善。
如圖15所示，判定本實施形態之半導體裝置於功率電晶體之導通電阻及耐電壓之兩方面，與研究例之半導體裝置相比更優異。
此處，距離L1變寬係指使p型雜質區域PT本身之寬度縮窄、或使形成於相互鄰接之p型雜質區域PT之間之n型半導體層NE2之寬度擴寬。相反，距離L1變窄係指使p型雜質區域PT本身之寬度擴寬、或使n型半導體層NE2之寬度縮窄。
本實施形態中，與研究例不同，於相互鄰接之p型雜質區域PT之間形成有高濃度之雜質區域即n型半導體層NE2。即，於成為電流路徑之區域，形成有成為低電阻之n型半導體層NE2，故可降低功率電晶體之導通電阻。又，槽TR之底部位於相較n型半導體層NE2之濃度低之n型半導體層NE3內。因此，可使槽TR之底部附近之耐電壓提高。
進而，於形成於槽TR內之閘極電極G之至少一部分之正下方，形成有n型半導體層NE2。因此，於經由汲極電位電極DE、槽TR之側面(閘極電極G之側面)之通道區域PC、及源極電位電極SE之電流路徑之最短路徑上，形成有低電阻之n型半導體層NE2。換言之，於電流密度較高之區域，形成有低電阻之n型半導體層NE2。因此，可使功率電晶體之導通電阻有效地降低。
如圖15所示，n型半導體層NE2之寬度根據距離L1之值而變化，但重要的是，於形成於槽TR內之閘極電極G之至少一部分之正下方形成n型半導體層NE2。換言之，於俯視下，形成於槽TR內之閘極電極G之至少一部分與n型半導體層NE2重疊。尤以於形成於槽TR內之閘極電極G之2個角部中之至少一者之正下方形成n型半導體層NE2為佳。
如以上般，於本實施形態中，可使功率電晶體之導通電阻降低，亦可使耐電壓提高。因此，可使半導體裝置之性能提昇，可使半導體裝置之可靠性提高。
圖16~圖21係本案發明者對本實施形態之半導體裝置之各構成之關係進行重複研究後之結果。
圖16表示n型半導體層NE2之雜質濃度相對於n型半導體層NE1之雜質濃度之比與導通電阻之關係。再者，此處於各測定點，以使耐電壓固定於1500 V之方式調整距離L1。又，最左點(橫軸之值為1之點)係相當於研究例之點。
如圖16所示，若提高n型半導體層NE2之濃度，則導通電阻降低，但若過度地提高n型半導體層NE2之濃度，則相反成為導通電阻增加之結果。即，若過度地提高n型半導體層NE2之濃度，則耐電壓降低，故如上所述為了將耐電壓保持為1500 V，必須縮窄距離L1。因此，相互鄰接之p型雜質區域PT之間之區域即電流路徑變得過窄狹，故結果導致導通電阻增加。
本實施形態中，可將橫軸之值為2~10之範圍用作適當之範圍。又，橫軸之值更佳為3~7之範圍。例如，於n型半導體層NE1之雜質濃度為1×1016 /cm3 左右之情形時，n型半導體層NE2之雜質濃度較佳設為2×1016 /cm3 ~1×1016 /cm3 之範圍，最佳設為3×1016 /cm3 ~7×1016 /cm3 之範圍。
圖17表示n型半導體層NE2之雜質濃度相對於n型半導體層NE3之雜質濃度之比與耐電壓之關係。再者，此處於各測定點，以使導通電阻成為固定之方式調整距離L1，於n型半導體層NE1之雜質濃度、與n型半導體層NE3之雜質濃度成為相同程度之條件下進行測定。
如圖17所示，判定橫軸之值於2.0~5.0之範圍，可確保1500 V前後之充分之耐電壓。
圖18表示n型半導體層NE3之雜質濃度相對於n型半導體層NE1之雜質濃度之比與耐電壓之關係。再者，此處於各測定點，以使導通電阻成為固定之方式調整距離L1，於n型半導體層NE2之雜質濃度相對於n型半導體層NE1之雜質濃度之比成為4之條件下進行測定。
如圖18所示，判斷橫軸之值於0.8~2.0之範圍，可確保1500 V前後之充分之耐電壓。
圖19表示自槽TR之底部至n型半導體層NE2之上表面之距離L2、與導通電阻之關係。又，圖19所示之距離L2對應於圖3所示之距離L2。再者，此處於各測定點，以使耐電壓固定於1500 V之方式調整距離L1。
如圖19所示，距離L2為4 μm以上時，導通電阻大致固定，但距離L2為4 μm以下時，導通電阻降低。若距離L2成為0.5 μm以下，則槽TR與p型雜質區域PT過度接近，電流路徑變得過窄，故結果導致導通電阻增加。
本實施形態中，可將距離L2為0.3 μm~4.0 μm之範圍用作適當之範圍。尤以距離L2為0.3 μm~2.0 μm之範圍為佳，最佳為0.5 μm~1.0 μm之範圍。
圖20表示n型半導體層NE2之厚度(距離L4)相對於漂移層DR之厚度(距離L3)之比與導通電阻之關係。此處，漂移層DR之厚度(距離L3)為n型半導體層NE1~NE3之各厚度之和。又，圖20所示之距離L3及距離L4對應於圖3所示之距離L3及距離L4。再者，此處於各測定點，以使耐電壓固定於1500 V之方式調整距離L1。又，最左點(橫軸之值為0.00之點)係相當於研究例之點。
如圖20所示，距離L4/距離L3之值於0.02~0.13之範圍時，導通電阻降低。因此，例如於漂移層DR之厚度(距離L3)為12 μm之情形時，n型半導體層NE2之厚度(距離L4)較佳設為0.24 μm~1.56 μm。
圖21表示n型半導體層NE2之厚度(距離L4)相對於p型雜質區域PT之厚度(距離L5)之比、與導通電阻之關係。又，圖21所示之距離L4及距離L5對應於圖3所示之距離L4及距離L5。再者，此處於各測定點，以使耐電壓固定於1500 V之方式調整距離L1。又，最左點(橫軸之值為0.0之點)係相當於研究例之點。
如圖21所示，距離L4/距離L5之值於0.5~2.2之範圍時，導通電阻降低。而且，距離L4/距離L5之值於1.0~2.0之範圍時可獲得較高之效果，於1.4~1.9之範圍時可獲得更高之效果。例如，於p型雜質區域PT之厚度(距離L5)為0.4 μm之情形時，n型半導體層NE2之厚度(距離L4)較佳為0.2 μm~0.88 μm，更佳為0.4 μm~0.8 μm，進而佳為0.56 μm~0.76 μm。
如以上般，於本實施形態中，不僅於槽TR之正下方形成n型半導體層NE2，而且將上述各構成之關係設為適當之範圍，以此可使半導體裝置之性能進一步提昇，可使半導體裝置之可靠性更一步提高。
(實施形態1之變化例)
圖22表示實施形態1之變化例之半導體裝置。再者，於以下之說明中，主要說明與實施形態1之不同點。
實施形態1中，於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向引中央線時，相互鄰接之2個p型雜質區域PT以相對於上述中央線成對稱之方式配置。
相對於此，於本變化例中，相互鄰接之2個p型雜質區域PT以相對於上述中央線成非對稱之方式配置。
圖22中，將上述中央線與相互鄰接之2個p型雜質區域PT間之中點偏離之距離表示為距離L7。換言之，上述中央線與n型半導體層NE2之中心於距離L7之範圍離開。
又，本變化例之單元胞UC之寬度與實施形態1之單元胞UC之寬度相同。因此，關於單元胞UC內，p型雜質區域PT之平面面積及體積、以及n型半導體層NE2之平面面積及體積，實施形態1與本變化例中相同。
圖23係表示本案發明者實施之模擬之結果之圖，作為比較對象，不僅記載有本變化例，而且亦記載有下述實施形態2之變化例之結果。
圖23中以實線表示上述距離L7相對於單元胞UC之寬度(距離L6)之比與導通電阻之關係。又，橫軸之值為0.0之點係相當於實施形態1之點，且係上述中央線與相互鄰接之2個p型雜質區域PT間之中點一致之點。
如圖23所示，距離L7/距離L6之絕對值越大，則導通電阻越增加。本案發明者之研究中，若距離L7/距離L6之絕對值為1/8(0.125)以內，則可保持市場要求之導通電阻之值。即，理想而言，如上述實施形態1般，相互鄰接之2個p型雜質區域PT最佳為以相對於上述中央線成對稱之方式配置，但如本變化例般，距離L7/距離L6之絕對值為1/8(0.125)以內，亦可維持半導體裝置之性能。
再者，圖23中於各測定點，以使耐電壓固定於1500 V之方式調整距離L1。圖23之虛線表示上述距離L7相對於單元胞UC之寬度(距離L6)之比、與p型雜質區域PT之間之距離(距離L1)相對於單元胞UC之寬度(距離L6)之比的關係。如圖23所示，於增大距離L7/距離L6之絕對值時，使距離L1/距離L6之值稍減小。即，使p型雜質區域PT本身之寬度稍增大。藉此，於上述中心線與相互鄰接之2個p型雜質區域PT間之中點偏離之情形時，亦可將耐電壓保持為固定。
(實施形態2)
以下，使用圖24及圖25說明實施形態2之半導體裝置。圖24係表示與實施形態1之圖2相同之部位之要部俯視圖，圖25係沿著圖24之A-A線之剖視圖。再者，於以下之說明中，主要說明與實施形態1之不同點。
實施形態1中，p型雜質區域PT之配置週期與單元胞UC之寬度(距離L6)相同。
相對於此，於實施形態2中，p型雜質區域PT之配置週期為單元胞UC之寬度(距離L6)之整數分之1。圖24及圖25中，作為上述週期之一例，例示上述週期為距離L6之2分之1之情形。因此，於單元胞UC內配置有2個p型雜質區域PT。
圖24中，例示有與形成於槽TR內之閘極電極G於俯視下重疊之位置配置有p型雜質區域PT之半導體裝置。換言之，如圖25所示，於形成於槽TR內之閘極電極G之一部分之正下方形成有p型雜質區域PT。又，複數個p型雜質區域PT分別以相互隔開之方式而配置。因此，於實施形態2中，相較實施形態1可使功率電晶體之耐電壓進一步提高。
又，實施形態2中，亦與實施形態1同樣地，於形成於槽TR內之閘極電極G之至少一部分之正下方，亦可形成n型半導體層NE2。尤其於形成於槽TR內之閘極電極G之2個角部中之至少一者之正下方，亦可形成n型半導體層NE2。然而，於實施形態2中，該等特徵並非必須，例如於形成於槽TR內之閘極電極G整體之正下方，亦可形成p型雜質區域PT。
又，如上所述，於形成於槽TR內之閘極電極G之正下方僅形成p型雜質區域PT時，功率電晶體之耐電壓提高，但導通電阻增加。因此，實施形態2中，與實施形態1相比，使各p型雜質區域PT本身之寬度減小，且於單元胞UC中所占之n型半導體層NE2之面積及體積增加。
又，與實施形態1同樣地，於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向引中央線時，該等p型雜質區域PT最佳為以相對於上述中央線成對稱之方式配置。
圖15係表示使相互鄰接之p型雜質區域PT之間之距離L1變化時的功率電晶體之導通電阻與耐電壓之關係之曲線圖。如圖15所示，判斷實施形態2之半導體裝置不僅於與研究例之半導體裝置相比時，而且於與實施形態1之半導體裝置相比時，亦於功率電晶體之導通電阻及耐電壓之兩方面優異。
再者，關於實施形態2之製造方法，圖5中說明之p型雜質區域PT形成用之遮罩即絕緣膜IF1之圖案不同，但除此以外，與實施形態1相同。
又，實施形態2中，例示p型雜質區域PT之配置週期為單元胞UC之寬度(距離L6)之2分之1之情形，但p型雜質區域PT之配置週期亦可設為距離L6之3分之1等其他值。
(實施形態2之變化例)
圖26表示實施形態2之變化例之半導體裝置。再者，於以下之說明中，主要說明與實施形態2之不同點。
於本變化例中，與實施形態1之變化例同樣地，於與Y方向垂直之剖面，自閘極電極G之中央沿厚度方向畫中央線時，各p型雜質區域PT以相對於上述中央線成非對稱之方式配置。又，於本變化例中，將上述中央線、與位於槽TR之正下方之p型雜質區域PT之中心偏離之距離，表示為距離L7。換言之，上述中央線、與位於槽TR之正下方之p型雜質區域PT之中心分開距離L7之範圍。
圖23中以實線表示本變化例之上述距離L7相對於單元胞UC之寬度(距離L6)之比與導通電阻之關係。又，橫軸之值為0.0之點係相當於實施形態2之點，且係上述中央線與位於槽TR之正下方之p型雜質區域PT之中心一致之點。
如圖23中實線所示，距離L7/距離L6之絕對值越大，則導通電阻越增加，但與實施形態1相比，實施形態2中可抑制導通電阻之增加。
又，於實施形態2及本變化例中，例示p型雜質區域PT之配置週期為單元胞UC之寬度(距離L6)之2分之1之情形。因此，圖23之虛線表示上述距離L7相對於單元胞UC之寬度(距離L6)之比、與p型雜質區域PT之間之距離(距離L1)相對於單元胞UC之寬度(距離L6)之2倍之值之比的關係。於增大距離L7/距離L6之絕對值時，必須使p型雜質區域PT本身之寬度相較實施形態1小。藉此，於上述中央線、與位於槽TR之正下方之p型雜質區域PT之中心偏離之情形時，亦可將耐電壓保持為固定。
(實施形態3)
以下，使用圖27~圖30說明實施形態3之半導體裝置。再者，於以下之說明中，主要說明與實施形態1之不同點。圖27~圖30中，僅表示單元胞UC。
實施形態1中，藉由磊晶生長法於n型半導體層NE1之上表面整體形成n型半導體層NE2，並藉由離子注入法將p型雜質區域PT選擇性地形成於n型半導體層NE2中。因此，n型半導體層NE2與p型雜質區域PT相接。
實施形態3中，如圖27所示，n型半導體層NE2a並非必須與p型雜質區域PT相接，亦可與p型雜質區域PT分離而配置。於將兩者分離之情形時，於p型雜質區域PT與n型半導體層NE2a之間，存在有n型半導體層NE1之一部分。即，n型半導體層NE2a係選擇性地形成於相互鄰接之p型雜質區域PT之間之區域之一部分。
實施形態3中，亦與實施形態1同樣地，於形成於槽TR內之閘極電極G之至少一部分之正下方，形成有作為高濃度之n型雜質區域之n型半導體層NE2a。尤其於槽TR之2個角部中之至少1個之正下方，形成有n型半導體層NE2a。因此，可使功率電晶體之導通電阻降低。然而，於距離閘極電極G之正下方較遠之區域，存在雜質濃度相較n型半導體層NE2a低之n型半導體層NE1。即，僅於電流密度較高、且成為電流路徑之主路徑之區域，選擇性地形成n型半導體層NE2a，於電流密度較低之區域，存在n型半導體層NE1。因此，可使導通電阻有效地降低，並且可謀求耐電壓之提高。
圖28~圖30表示實施形態3之半導體裝置之製造方法。
首先，如圖28所示，於n型半導體層NE1上，例如藉由CVD法而形成例如包含氧化矽之絕緣膜IF6。其次，藉由光微影法及蝕刻處理將該絕緣膜IF6圖案化。其次，將已圖案化之絕緣膜IF6作為遮罩進行離子注入，以此於n型半導體層NE1內，形成作為高濃度之n型雜質區域之n型半導體層NE2a。該離子注入不僅可進行1次，亦可分為複數次進行。又，於複數次離子注入之情形時，亦可變更各注入能量，調整各雜質濃度之峰位置。其後，藉由使用包含氫氟酸之溶液進行濕式蝕刻處理等而將絕緣膜IF6去除。
其次，如圖29所示，於n型半導體層NE1上及n型半導體層NE2a上，例如藉由CVD法而形成例如包含氧化矽之絕緣膜IF7。其次，藉由光微影法及蝕刻處理將該絕緣膜IF7圖案化。其次，將已圖案化之絕緣膜IF7作為遮罩進行離子注入，藉此於n型半導體層NE1內形成p型雜質區域PT。其後，藉由使用包含氫氟酸之溶液進行濕式蝕刻處理等而將絕緣膜IF7去除。
再者，於實施形態3中，例示先形成n型半導體層NE2a、後形成p型雜質區域PT之例，但該等順序亦可相反。
其次，如圖30所示，藉由磊晶生長法而於n型半導體層NE1上、n型半導體層NE2a上及p型雜質區域PT上形成n型半導體層NE3。藉此，形成具有n型半導體層NE1、n型半導體層NE2a、n型半導體層NE3及p型雜質區域PT之漂移層DR。
其後，經過與實施形態1相同之製造步驟而製造圖27之半導體裝置。
如以上般，於實施形態3中，藉由進行離子注入而形成n型半導體層NE2a及p型雜質區域PT，但n型半導體層NE2a之雜質濃度、及p型雜質區域PT之雜質濃度分別與實施形態1之n型半導體層NE2之雜質濃度、及p型雜質區域PT之雜質濃度相同。
又，於實施形態3中，藉由使用離子注入而非磊晶生長法而具有容易調整n型半導體層NE2a之厚度(距離L4)之效果、及容易調整n型半導體層NE2a內之雜質分佈之效果。即，n型半導體層NE2a係具有相較n型半導體層NE1及n型半導體層NE3高之雜質濃度之層，但例如於使用磊晶生長法之情形時，於n型半導體層NE2a與n型半導體層NE3之界面，雜質濃度之梯度變得急遽。因此，有該界面附近之電場急遽地變化而引起耐電壓降低之虞。於n型半導體層NE2a與n型半導體層NE1之界面亦存在相同之問題。實施形態3中，可使用上述離子注入進行調整，以使該等界面附近之雜質濃度之梯度變得緩和。因此可進一步提高導體裝置之可靠性。
又，於上述實施形態1之變化例、實施形態2、及實施形態2之變化例中，亦可應用實施形態3中所說明之技術。
(實施形態3之變化例)
圖31表示實施形態3之變化例之半導體裝置。再者，於以下之說明中，主要說明與實施形態3之不同點。
本變化例中，與實施形態3同樣地，藉由離子注入而形成n型半導體層NE2b。
於實施形態3中，形成於相互鄰接之p型雜質區域PT之間之n型半導體層NE2a分離為2個部位。因此，於本變化例中，如圖31所示，形成2個n型半導體層NE2b作為分離之2個部位。因此，於2個n型半導體層NE2b之間之區域，存在低濃度之n型半導體層NE1。
又，2個n型半導體層NE2b分別形成於槽TR內所形成之閘極電極G之2個角部之正下方。即，於電流密度最高之區域，配置有2個n型半導體層NE2b。藉此，與實施形態3相比，導通電阻稍高，但可使耐電壓進一步提高。
又，本變化例中，例示有2個n型半導體層NE2b，但亦可配置3個以上之n型半導體層NE2b。即，於相互鄰接之p型半導體層PT之間之區域，亦可形成複數個n型半導體層NE2b作為將n型半導體層NE2a分離為複數個部位之構造。
再者，關於n型半導體層NE2b之製造方法，圖28所說明之絕緣膜IF6之圖案不同，但除此以外，與實施形態3相同。
(實施形態4)
以下，使用圖32及圖33說明實施形態4之半導體裝置。圖32係表示與實施形態1之圖2相同之部位之要部俯視圖，圖33係沿著圖32之B-B線之剖視圖。再者，沿著圖32之A-A線之剖視圖與圖3相同。於以下之說明中，主要說明與實施形態1之不同點。
實施形態1中，於俯視下，p型雜質區域PT與槽TR及閘極電極G同樣地以於Y方向延伸之方式連續地形成。即，於俯視下，p型雜質區域PT形成為條紋狀。
實施形態4中，如圖32所示，於俯視下，p型雜質區域PT於Y方向被切斷，以相互隔開之方式形成有複數個p型雜質區域PT。即，於俯視下，複數個p型雜質區域PT於Y方向及X方向上分別分離，形成為複數個島狀。
又，如圖33所示，於B-B剖面，於n型半導體層NE2內未形成p型雜質區域PT。換言之，於Y方向上相互鄰接之p型雜質區域PT之間，形成有n型半導體層NE2。
如以上般，p型雜質區域PT亦可於Y方向上不連續地形成，但與實施形態1相比，成為耐電壓容易稍降低之構造。
然而，於上述實施形態1及2中，如使用圖15所說明，功率電晶體之導通電阻及耐電壓可根據X方向上之各p型雜質區域PT之間之距離L1而調整。因此，例如，將X方向上之各p型雜質區域PT之間之距離L1縮窄，使耐電壓提高之狀態下，於Y方向上不連續地形成p型雜質區域PT，藉此亦能夠調整為所需之耐電壓。如此，藉由使用實施形態4所揭示之技術而可提高用於耐電壓調整之設計之自由度。
再者，關於實施形態4之製造方法，圖5中說明之p型雜質區域PT形成用之遮罩即絕緣膜IF1之圖案不同，但除此以外，與實施形態1相同。
(實施形態4之變化例)
以下，使用圖34及圖35說明實施形態4之半導體裝置。圖34係表示與實施形態4之圖32相同之部位之要部俯視圖，圖35係沿著圖34之B-B線之剖視圖。再者，沿著圖34之A-A線之剖視圖與圖3相同。於以下之說明中，主要說明與實施形態4之不同點。
如圖34所示，本變化例亦與實施形態4同樣地，p型雜質區域PT係於Y方向上不連續地形成。
然而，如圖33所示，於B-B剖面，於形成於槽TR內之閘極電極G之一部分之正下方亦形成有p型雜質區域PT。因此，本變化例中，於Y方向上交替形成圖3之A-A剖面之構造、與圖35之B-B剖面之構造。因此，如圖34所示，於俯視下，複數個p型雜質區域PT配置成錯位狀。換言之，位於槽TR之一部分之正下方之複數個p型雜質區域PT以相互隔開之方式形成於X方向上不與其他p型雜質區域PT鄰接之區域。
如此，藉由設為於形成於槽TR內之閘極電極G之一部分之正下方亦配置p型雜質區域PT之構造，而可為與實施形態4相比容易使耐電壓提高之構造。
以上，基於實施形態具體地說明瞭由本案發明者等人完成之發明，但本發明並非限定於上述實施形態，可於不脫離其主旨之範圍進行各種變更。
例如，於上述實施形態1~4中，將溝槽閘極型之功率電晶體作為n型MOSFET進行了說明，但亦可將上述實施形態1~4之技術應用於p型MOSFET。具體而言，使上述實施形態1~4中記載之各構成之導電型相反，以此可製造p型MOSFET。
又，於上述實施形態1~4中，將溝槽閘極型之功率電晶體作為MOSFET進行了說明，但亦可將該溝槽閘極型之功率電晶體應用於IGBT(Insulated Gate Bipolar Transistor，絕緣閘雙極性電晶體)。
此外，將上述實施形態中記載之內容之一部分記載於下。
[附記1]
一種半導體裝置，具有：
半導體基板，其包含矽及碳而構成；
第1導電型之第1半導體層，其形成於上述半導體基板之上表面上；
上述第1導電型之第3半導體層，其形成於上述第1半導體層上；
上述第1導電型之第2半導體層，其形成於上述第1半導體層與上述第3半導體層之間；
複數個第1雜質區域，其等形成於上述第1半導體層與上述第3半導體層之間，為與上述第1導電型相反之導電型之第2導電型，且於俯視下，以隔著上述第2半導體層之方式形成；
上述第2導電型之第2雜質區域，其形成於上述第3半導體層內；
上述第1導電型之第3雜質區域，其形成於上述第1雜質區域內；
槽，其貫通上述第2雜質區域及上述第3雜質區域且到達上述第3半導體層；
閘極絕緣膜，其形成於上述槽內；及
閘極電極，其經由上述閘極絕緣膜而埋入至上述槽內；且
上述第2半導體層之雜質濃度高於上述第1半導體層之雜質濃度、及上述第3半導體層之雜質濃度，
於俯視下，上述槽及上述閘極電極於第1方向延伸，
複數個上述閘極電極以於上述第2方向上相互鄰接之方式形成，
於與上述第1方向垂直之剖面，自上述閘極電極之中央沿厚度方向引中央線，將於上述第2方向上鄰接之2個上述閘極電極之各者之上述中央線連結之距離設為L6時，上述複數個第1雜質區域以L6之整數分之1之週期而形成。
[附記2]
如附記1之半導體裝置，其中
上述週期為L6之2分之1。
[附記3]
如附記1之半導體裝置，其中
於俯視下，位於相互鄰接之上述第1雜質區域之間之上述第2半導體層與埋入至上述槽中之上述閘極電極之至少一部分重疊。
[附記4]
如附記1之半導體裝置，其中
於埋入至上述槽中之上述閘極電極整體之正下方，形成有上述複數個第1雜質區域中之1者。
C‧‧‧半導體晶片
CH‧‧‧接觸孔
DE‧‧‧汲極電位電極
DR‧‧‧漂移層
G‧‧‧閘極電極
GE‧‧‧閘極電位電極
GI‧‧‧閘極絕緣膜
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IF4‧‧‧絕緣膜
IF5‧‧‧絕緣膜
IF6‧‧‧絕緣膜
IF7‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
L1‧‧‧距離
L2‧‧‧距離
L3‧‧‧距離
L4‧‧‧距離
L5‧‧‧距離
L6‧‧‧距離
L7‧‧‧距離
NE1‧‧‧n型半導體層
NE2‧‧‧n型半導體層
NE2a‧‧‧n型半導體層
NE2b‧‧‧n型半導體層
NE3‧‧‧n型半導體層
NS‧‧‧源極區域(雜質區域)
PA‧‧‧焊墊區域
PB‧‧‧主體區域(雜質區域)
PC‧‧‧通道區域(雜質區域)
PT‧‧‧p型雜質區域
RP1‧‧‧抗蝕圖案
RP2‧‧‧抗蝕圖案
SB‧‧‧半導體基板
SE‧‧‧源極電位電極
TR‧‧‧槽
UC‧‧‧單元胞
圖1係表示實施形態1之半導體裝置即半導體晶片之佈局之俯視圖。
圖2係實施形態1之半導體裝置之要部俯視圖。
圖3係實施形態1之半導體裝置之剖視圖。
圖4係表示實施形態1之半導體裝置之製造步驟之剖視圖。
圖5係表示繼圖4後之半導體裝置之製造步驟之剖視圖。
圖6係表示繼圖5後之半導體裝置之製造步驟之剖視圖。
圖7係表示繼圖6後之半導體裝置之製造步驟之剖視圖。
圖8係表示繼圖7後之半導體裝置之製造步驟之剖視圖。
圖9係表示繼圖8後之半導體裝置之製造步驟之剖視圖。
圖10係表示繼圖9後之半導體裝置之製造步驟之剖視圖。
圖11係表示繼圖10後之半導體裝置之製造步驟之剖視圖。
圖12係表示繼圖11後之半導體裝置之製造步驟之剖視圖。
圖13係表示繼圖12後之半導體裝置之製造步驟之剖視圖。
圖14係表示繼圖13後之半導體裝置之製造步驟之剖視圖。
圖15係表示由本案發明者模擬之結果之圖。
圖16係表示由本案發明者模擬之結果之圖。
圖17係表示由本案發明者模擬之結果之圖。
圖18係表示由本案發明者模擬之結果之圖。
圖19係表示由本案發明者模擬之結果之圖。
圖20係表示由本案發明者模擬之結果之圖。
圖21係表示由本案發明者模擬之結果之圖。
圖22係實施形態1之變化例之半導體裝置之剖視圖。
圖23係表示由本案發明者模擬之結果之圖。
圖24係實施形態2之半導體裝置之要部俯視圖。
圖25係實施形態2之半導體裝置之剖視圖。
圖26係實施形態2之變化例之半導體裝置之剖視圖。
圖27係實施形態3之半導體裝置之剖視圖。
圖28係表示實施形態3之半導體裝置之製造步驟之剖視圖。
圖29係表示繼圖28後之半導體裝置之製造步驟之剖視圖。
圖30係表示繼圖29後之半導體裝置之製造步驟之剖視圖。
圖31係實施形態3之變化例之半導體裝置之剖視圖。
圖32係實施形態4之半導體裝置之要部俯視圖。
圖33係實施形態4之半導體裝置之剖視圖。
圖34係實施形態4之變化例之半導體裝置之要部俯視圖。
圖35係實施形態4之變化例之半導體裝置之剖視圖。
圖36係表示研究例之半導體裝置之剖視圖。

Claims (20)

  1. 一種半導體裝置，包含： 半導體基板，其包含矽及碳而構成； 第1導電型之第1半導體層，其形成於上述半導體基板之上表面上； 上述第1導電型之第3半導體層，其形成於上述第1半導體層上； 上述第1導電型之第2半導體層，其形成於上述第1半導體層與上述第3半導體層之間； 第1雜質區域及第2雜質區域，其等形成於上述第1半導體層與上述第3半導體層之間，為與上述第1導電型相反之導電型之第2導電型，且於俯視下，以隔著上述第2半導體層之方式形成； 上述第2導電型之第3雜質區域，其形成於上述第3半導體層內； 上述第1導電型之第4雜質區域，其形成於上述第1雜質區域內； 槽，其貫通上述第4雜質區域及上述第3雜質區域，且到達上述第3半導體層； 閘極絕緣膜，其形成於上述槽內；及 閘極電極，其介隔上述閘極絕緣膜而埋入至上述槽內；且 上述第2半導體層之雜質濃度，高於上述第1半導體層之雜質濃度、及上述第3半導體層之雜質濃度， 於俯視下，位於上述第1雜質區域與上述第2雜質區域之間之上述第2半導體層，與埋入至上述槽中之上述閘極電極之至少一部分重疊。
  2. 如請求項1之半導體裝置，其中 埋入至上述槽中之上述閘極電極之2個角部中，於至少一者之正下方形成有上述第2半導體層。
  3. 如請求項1之半導體裝置，其中 於俯視下，上述槽及上述閘極電極於第1方向延伸， 於與上述第1方向垂直之剖面，自上述閘極電極之中央沿厚度方向畫中央線時，上述第1雜質區域及上述第2雜質區域形成於相對於上述中央線成相互對稱之位置。
  4. 如請求項1之半導體裝置，其中 於俯視下，上述槽及上述閘極電極於第1方向延伸， 於與上述第1方向垂直之剖面，自上述閘極電極之中央沿厚度方向畫中央線時，上述第1雜質區域及上述第2雜質區域形成於相對於上述中央線成相互非對稱之位置。
  5. 如請求項4之半導體裝置，其中 於俯視下，上述第1雜質區域及上述第2雜質區域於與上述第1方向正交之第2方向上相互隔開， 複數個上述閘極電極於上述第2方向上以相互鄰接之方式形成， 於將上述第2方向上連結鄰接之2個上述閘極電極之各者之上述中央線之距離設為L6，並將自2個上述閘極電極中之一者之上述中央線連結上述第1雜質區域與上述第2雜質區域之間之中點之距離設為L7時，L7/L6之值為1/8以內。
  6. 如請求項1之半導體裝置，其中 上述第2半導體層之雜質濃度相對於上述第3半導體層之雜質濃度之比為2.0~5.0之範圍內。
  7. 如請求項1之半導體裝置，其中 上述第2半導體層之厚度相對於上述第1雜質區域、或上述第2雜質區域之任一者之厚度之比，為0.5~2.2之範圍內。
  8. 如請求項1之半導體裝置，其中 於位於上述第1雜質區域與上述第2雜質區域之間之上述第2半導體層，以與上述第1雜質區域及上述第2雜質區域隔開之方式，形成有上述第2導電型之第5雜質區域。
  9. 如請求項8之半導體裝置，其中 於俯視下，上述槽及上述閘極電極於第1方向延伸， 於與上述第1方向垂直之剖面，自上述閘極電極之中央沿厚度方向畫中央線時，上述第5雜質區域之中心自上述中央線偏離，上述第1雜質區域及上述第2雜質區域形成於相對於上述中央線成相互非對稱之位置。
  10. 如請求項1之半導體裝置，其中 上述第2半導體層與上述第1雜質區域及上述第2雜質區域相接。
  11. 如請求項1之半導體裝置，其中 於上述第2半導體層與上述第1雜質區域之間、及上述第2半導體層與上述第2雜質區域之間，形成有上述第1半導體層之一部分。
  12. 如請求項11之半導體裝置，其中 上述第2半導體層分離成複數個部位， 於上述複數個部位之各者之間之區域，形成有上述第1半導體層之一部分。
  13. 如請求項1之半導體裝置，其中 於俯視下，上述槽及上述閘極電極於第1方向延伸， 於俯視下，上述第1雜質區域及上述第2雜質區域於與上述第1方向正交之第2方向上相互隔開， 複數個上述第1雜質區域沿著上述第1方向以相互隔開之方式形成， 複數個上述第2雜質區域沿著上述第1方向以相互隔開之方式形成。
  14. 如請求項13之半導體裝置，其中 於形成於在上述第2方向上不與上述第1雜質區域及上述第2雜質區域鄰接之區域、且俯視下與上述閘極電極之至少一部分重疊之區域之上述第2半導體層，以相互隔開之方式形成有複數個上述第2導電型之第6雜質區域。
  15. 一種半導體裝置之製造方法，其具有以下步驟： (a)準備包含矽及碳而構成之半導體基板、形成於上述半導體基板之上表面上之第1導電型之第1半導體層、及形成於上述第1半導體層上之上述第1導電型之第2半導體層； (b)於上述第2半導體層內，以相互分離之方式選擇性地形成與上述第1導電型相反導電型之第2導電型之第1雜質區域及第2雜質區域； (c)於上述第2半導體層上、上述第1雜質區域上及上述第2雜質區域上，形成上述第1導電型之第3半導體層； (d)於上述第3半導體層內，形成上述第2導電型之第3雜質區域； (e)於上述第1雜質區域內，形成上述第1導電型之第4雜質區域； (f)形成貫通上述第4雜質區域及上述第3雜質區域、且到達上述第3半導體層之槽； (g)於上述槽內形成閘極絕緣膜；及 (h)以埋入上述槽內之方式，介隔上述閘極絕緣膜而於上述槽內形成閘極電極；且 上述第2半導體層之雜質濃度高於上述第1半導體層之雜質濃度、及上述第3半導體層之雜質濃度， 於俯視下，位於上述第1雜質區域與上述第2雜質區域之間之上述第2半導體層，與埋入至上述槽內之上述閘極電極之至少一部分重疊。
  16. 如請求項15之半導體裝置之製造方法，其中 於上述(a)步驟，上述第2半導體層藉由磊晶生長法而形成。
  17. 如請求項16之半導體裝置之製造方法，其中 於上述(b)步驟中，上述第1雜質區域與上述第2雜質區域係藉由離子注入而形成。
  18. 一種半導體裝置之製造方法，其具有以下步驟： (a)準備包含矽及碳而構成之半導體基板、及形成於上述半導體基板之上表面上之第1導電型之第1半導體層； (b)於上述第1半導體層內，選擇性地形成上述第1導電型之第2半導體層； (c)於上述第1半導體層內，以隔著上述第2半導體層之方式，選擇性地形成為與上述第1導電型相反之導電型之第2導電型之第1雜質區域及第2雜質區域； (d)於上述第2半導體層上、上述第1雜質區域上及上述第2雜質區域上，形成上述第1導電型之第3半導體層； (e)於上述第3半導體層內，形成上述第2導電型之第3雜質區域； (f)於上述第1雜質區域內，形成上述第1導電型之第4雜質區域； (g)形成貫通上述第4雜質區域及上述第3雜質區域，且到達上述第3半導體層之槽； (h)於上述槽內形成閘極絕緣膜；及 (i)以埋入上述槽內之方式，介隔上述閘極絕緣膜而於上述槽內形成閘極電極；且 上述第2半導體層之雜質濃度，高於上述第1半導體層之雜質濃度、及上述第3半導體層之雜質濃度， 於俯視下，位於上述第1雜質區域與上述第2雜質區域之間之上述第2半導體層，與埋入至上述槽內之上述閘極電極之至少一部分重疊。
  19. 如請求項18之半導體裝置之製造方法，其中 於上述(b)步驟中，上述第2半導體層係藉由離子注入而形成。
  20. 如請求項19之半導體裝置之製造方法，其中 於上述(b)步驟中，複數個上述第2半導體層係以相互分離之方式，形成於上述第1雜質區域與上述第2雜質區域之間之上述第1半導體層內。
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