TWI523233B - Field effect transistor and semiconductor device - Google Patents

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TWI523233B TW102137380A TW102137380A TWI523233B TW I523233 B TWI523233 B TW I523233B TW 102137380 A TW102137380 A TW 102137380A TW 102137380 A TW102137380 A TW 102137380A TW I523233 B TWI523233 B TW I523233B
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Jun-Ichi Matsuda
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Asahi Kasei Microdevices Corp
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Description

場效電晶體及半導體裝置
本發明係關於一種場效電晶體及半導體裝置，尤其係關於一種可分別提高斷開狀態之汲極耐壓、及導通狀態之汲極耐壓之場效電晶體及半導體裝置。
自先前，已知有汲極附近之雜質層橫向擴散之構造之LDMOS(Laterally Diffused MOS(Metal Oxide Semiconductor)，橫向擴散金屬氧化物半導體)電晶體，並進行有實現LDMOS電晶體之高耐壓化及低導通電阻化之研究。
例如，於非專利文獻1中，揭示有如下構造：如圖30所示，於LDMOS電晶體850中，於N-漂移層(以下，N-層)801之下方配置有P-層803。根據該構造，於P-層803與N-層801之間產生寄生電容，並於寄生電容中儲存電荷。因此，於N-層801形成空乏層。藉此，可緩和N-層801之表面電場(即，獲得RESURF(Reduced Surface Field，減少表面電場)效應)，提高斷開狀態下之汲極耐壓(即，OFF-BVdss)。
先前技術文獻 非專利文獻
非專利文獻1：Kwang-Young Ko et al., "BD180LV-0.18μm BCD Technology with Best-in-Class LDMOS from 7V to 30V," Proceedings of The 22th Intermational Symposium on Power Semiconductor Devices & ICs, Hiroshima, pp. 71-74, 2010
於圖30所示之構造中，藉由提高P-層803之雜質濃度，可獲得RESURF效應。然而，若過度提高P-層803之雜質濃度，則N-層801自P-層803之側大範圍地空乏化。藉此，於導通狀態之LDMOS電晶體中，存在如下問題：N-層801內之電流路徑被推開至半導體表面區域，傳導之電子電流密度上升，N-層801之空乏層中之有效電荷自正變化為負，有效通道容易擴散至汲極805(即，於汲極周邊容易產生Kirk(柯克)效應)。若於汲極周邊產生Kirk效應，則電場集中於汲極之端部，故而有導通狀態下之汲極耐壓(即，ON-BVdss)降低之問題。
因此，本發明係鑒於此種情況而完成者，其目的在於提供一種可分別提高斷開狀態之汲極耐壓、及導通狀態之汲極耐壓的場效電晶體及半導體裝置。
為了解決上述問題，本發明之一態樣之場效電晶體之特徵在於：其係形成於半導體基板者，且具備：第1導電型之漂移區域，其配置於上述半導體基板中之成為通道之區域與第1導電型之汲極之間；場氧化膜，其配置於上述漂移區域上；及第2導電型之第1雜質擴散層，其配置於上述半導體基板中之上述漂移區域下；且上述漂移區域具有第1導電型之第1漂移層及第2漂移層，該第2漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於該第1漂移層。
又，於上述場效電晶體中，亦可具有如下特徵：其進而具備第2雜質擴散層，該第2雜質擴散層配置於上述漂移區域下且第2導電型之雜質濃度高於上述第1雜質擴散層，且上述漂移區域進而具有第3漂移層，該第3漂移層配置於上述第2雜質擴散層上且第1導電型之雜質濃 度高於上述第2漂移層，且上述第3漂移層及上述第2雜質擴散層位於上述場氧化膜之正下方。
又，於上述場效電晶體中，亦可具有如下特徵：上述第3漂移層與上述場氧化膜接觸。
又，於上述場效電晶體中，亦可具有如下特徵：上述第2漂移層係自上述場氧化膜之端部之下向成為上述通道之區域側延出。
又，於上述場效電晶體中，亦可具有如下特徵：其係形成於半導體基板者，且具備：第1導電型之漂移區域，其配置於上述半導體基板中之成為通道之區域與第1導電型之汲極之間；場氧化膜，其配置於上述漂移區域上；及第2導電型之第2雜質擴散層，其配置於上述半導體基板中之上述漂移區域下；且上述漂移區域具有：第1導電型之第1漂移層及第3漂移層，該第3漂移層配置於上述第2雜質擴散層上且第1導電型之雜質濃度高於上述第1漂移層，上述第3漂移層及上述第2雜質擴散層位於上述場氧化膜之正下方。
本發明之另一態樣之場效電晶體之特徵在於具備：源極及汲極，其等形成於半導體基板；場氧化膜，其形成於上述半導體基板上；第1導電型之漂移層，其形成於上述場氧化膜之下，且形成於上述汲極之下層及上述汲極與通道區域之間；第1區域，其與上述汲極之下方且上述漂移層之下接觸，且包含與上述第1導電型不同之第2導電型；及第2區域，其與除上述第1區域外之上述漂移層之下接觸，且包含第2導電型；且上述第1區域之第2導電型的雜質濃度低於上述第2區域之第2導電型之雜質濃度。
又，於上述場效電晶體中，亦可具有如下特徵：上述漂移層具有第1漂移層及第2漂移層，該第2漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於該第1漂移層。
又，於上述場效電晶體中，亦可具有如下特徵：上述漂移層進 而具有第3漂移層，該第3漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於上述第2漂移層，且上述第3漂移層配置於上述場氧化膜下。
又，於上述場效電晶體中，亦可具有如下特徵：上述第2漂移層係自上述場氧化膜之端部之下向成為上述通道之區域側延出。
又，於上述場效電晶體中，亦可具有如下特徵：上述第1區域之第2導電型之雜質濃度係與上述半導體基板相同之雜質濃度。
本發明之又一態樣之場效電晶體之特徵在於具備：源極及汲極，其等形成於半導體基板；場氧化膜，其形成於上述半導體基板上；第2導電型之主體層，其自上述源極下形成至通道區域；第1導電型之漂移層，其形成於上述場氧化膜之下，且形成於上述汲極之下層及上述汲極與通道區域之間；及第2導電型之雜質擴散層，其於上述漂移層中，係除上述汲極之至少一部分之下方以外而配置於上述場氧化膜之下方。
又，於上述場效電晶體中，亦可具有如下特徵：上述漂移層進而以亦包圍上述主體層之方式形成。
又，於上述場效電晶體中，亦可具有如下特徵：其進而具備第2導電型之第2雜質擴散層，該第2導電型之第2雜質擴散層配置於上述汲極之至少一部分之下方，且上述第2雜質擴散層之第2導電型的雜質濃度低於上述雜質擴散層之第2導電型之雜質濃度。
又，於上述場效電晶體中，亦可具有如下特徵：其進而具備第1導電型之第2漂移層，該第1導電型之第2漂移層配置於上述汲極與上述雜質擴散層之間，且上述第2漂移層之第1導電型的雜質濃度高於上述漂移層之第1導電型之雜質濃度。
本發明之一態樣之半導體裝置之特徵在於具備上述場效電晶體。
根據本發明之一態樣，可提供一種能分別提高斷開狀態之汲極耐壓、及導通狀態之汲極耐壓之場效電晶體及半導體裝置。
1‧‧‧矽基板
3‧‧‧閘極絕緣膜
5‧‧‧閘極電極
7‧‧‧源極
9‧‧‧汲極
10‧‧‧通道區域
11‧‧‧氧化矽膜
12‧‧‧光阻圖案
13‧‧‧光阻圖案
14‧‧‧溝槽
15‧‧‧氧化矽膜
16‧‧‧光阻圖案
20‧‧‧漂移區域
21‧‧‧(第1)漂移層
22‧‧‧第2漂移層
23‧‧‧第3漂移層
30‧‧‧儲存區域
31‧‧‧場氧化膜
33‧‧‧層間絕緣膜
35‧‧‧拾取層
50‧‧‧LDMOS電晶體
51‧‧‧埋入層
53‧‧‧主體層
55‧‧‧接觸電極
57‧‧‧配線層
61‧‧‧保護膜
100‧‧‧半導體裝置
100A‧‧‧半導體裝置
100B‧‧‧半導體裝置
100C‧‧‧半導體裝置
120‧‧‧漂移層
131‧‧‧場氧化膜
150‧‧‧LDMOS電晶體
200‧‧‧半導體裝置
200A‧‧‧半導體裝置
220‧‧‧漂移層
250‧‧‧LDMOS電晶體
300‧‧‧半導體裝置
350‧‧‧LDMOS電晶體
400‧‧‧半導體裝置
401‧‧‧矽基板
403‧‧‧閘極絕緣膜
405‧‧‧閘極電極
407‧‧‧源極(N++層)
409‧‧‧汲極(N++層)
410‧‧‧通道區域
420‧‧‧漂移區域
421‧‧‧N-層
423‧‧‧N層
430‧‧‧儲存區域
431‧‧‧場氧化膜
433‧‧‧層間絕緣膜
435‧‧‧P++層
451‧‧‧P層(P型埋入層)
453‧‧‧P-body層
455‧‧‧接觸電極
461‧‧‧P+層
471‧‧‧N+層
500‧‧‧LDMOS電晶體
600‧‧‧LDMOS電晶體
700‧‧‧LDMOS電晶體
801‧‧‧N-層
803‧‧‧P-層
805‧‧‧汲極
850‧‧‧LDMOS電晶體
圖1係表示第1實施形態之半導體裝置100之構成例之剖面圖。
圖2(a)-(c)係按步驟順序表示半導體裝置100之製造方法之剖面圖。
圖3(a)-(c)係按步驟順序表示半導體裝置100之製造方法之剖面圖。
圖4(a)-(c)係模式性地表示實施形態中之深度方向之構造與電場分佈等之概念圖。
圖5(a)-(c)係模式性地表示比較形態中之深度方向之構造與電場分佈等之概念圖。
圖6係表示第1實施形態之半導體裝置100A之構成例(第1變化例)之剖面圖。
圖7係表示第1實施形態之半導體裝置100B之構成例(第2變化例)之剖面圖。
圖8係表示第1實施形態之半導體裝置100C之構成例(第3變化例)之剖面圖。
圖9係表示第2實施形態之半導體裝置200之構成例之剖面圖。
圖10(a)-(c)係按步驟順序表示半導體裝置200之製造方法之剖面圖。
圖11(a)-(c)係按步驟順序表示半導體裝置200之製造方法之剖面圖。
圖12係表示第2實施形態之半導體裝置200A之構成例(變化例)之剖面圖。
圖13係表示第3實施形態之半導體裝置300之構成例之剖面圖。
圖14(a)-(c)係按步驟順序表示半導體裝置300之製造方法之剖面圖。
圖15(a)-(c)係按步驟順序表示半導體裝置300之製造方法之剖面圖。
圖16係表示第4實施形態之半導體裝置400之構成例之剖面圖。
圖17(a)-(c)係按步驟順序表示半導體裝置400之製造方法之剖面圖。
圖18(a)、(b)係按步驟順序表示半導體裝置400之製造方法之剖面圖。
圖19係表示第5實施形態之LDMOS電晶體500之構成例之俯視圖。
圖20係表示LDMOS電晶體500之構成例之A-A'剖面圖。
圖21係表示LDMOS電晶體500之構成例之B-B'剖面圖。
圖22係表示汲極耐壓與導通電阻之折衷特性之改善之圖。
圖23係表示實施形態中之ON-BVdss之提高之圖。
圖24係表示第6實施形態之LDMOS電晶體600之構成例之俯視圖。
圖25係表示LDMOS電晶體600之構成例之A-A'剖面圖。
圖26係表示LDMOS電晶體600之構成例之B-B'剖面圖。
圖27係表示第7實施形態之LDMOS電晶體700之構成例之俯視圖。
圖28係表示LDMOS電晶體700之構成例之A-A'剖面圖。
圖29係表示LDMOS電晶體700之構成例之B-B'剖面圖。
圖30係表示先前例之LDMOS電晶體850之構成例之圖。
本發明之實施形態(以下，本實施形態)之場效電晶體之特徵在於具備：源極及汲極，其等形成於半導體基板；場氧化膜，其形成於上述半導體基板上；第1導電型之漂移層，其形成於上述場氧化膜之下，且形成於上述汲極之下層及上述汲極與通道區域之間；第1區域，其與上述汲極之下方且上述漂移層之下接觸，且包含與上述第1導電型不同之第2導電型；及第2區域，其與除上述第1區域外之上述漂移層之下接觸；且上述第1區域之第2導電型的雜質濃度低於上述第2區域之第2導電型之雜質濃度。
根據本實施形態，於場氧化膜之下(第1導電型之漂移區域下)配置有第2區域(第2導電型之雜質擴散層)，於漂移區域與上述雜質擴散層之間形成有PN接面。藉此，於斷開狀態之場效電晶體中，可使漂移區域效率良好地空乏化，於在將源極與半導體基板電性連接之狀態下對源極-汲極間施加逆向偏壓之情形時，容易於逆向偏壓較小之階段使漂移區域完全空乏化。因此，可緩和漂移區域之表面電場(即，獲得RESURF效應)，從而可提高斷開狀態下之汲極耐壓(即，OFF-BVdss)。
又，第1區域之第2導電型的雜質濃度低於上述第2區域之第2導電型之雜質濃度。雜質擴散層較佳為未存在於汲極之至少一部分(即，一部分或全部)之下方。藉此，於汲極之下方可使空乏層於漂移層與半導體基板之間變寬，從而可緩和漂移層內之電位梯度(即，可使漂移層內為低電場)。因此，可弱化載子向汲極側之吸引，於場效電晶體導通時，可降低漂移層內之電流密度。藉此，可抑制漂移層之空乏層中之有效電荷之極性因電流之影響而反轉，可抑制有效通道擴散至汲極(即，於汲極周邊產生Kirk效應)。
又，由於可降低因Kirk效應所致之汲極周圍之衝擊離子化，故而可緩和汲極附近之Kink現象(飽和汲極電流之急遽上升)。藉此，可提 高導通狀態下之汲極耐壓(BVdss-ON)。
本實施形態之場效電晶體之特徵在於：其係形成於半導體基板者，且具備：第1導電型之漂移區域，其配置於上述半導體基板中之成為通道之區域與第1導電型之汲極之間；場氧化膜，其配置於上述漂移區域上；及第2導電型之第1雜質擴散層，其配置於上述半導體基板中之上述漂移區域下；且上述漂移區域具有第1導電型之第1漂移層及第2漂移層，該第2漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於該第1漂移層。
根據本實施形態，於第1導電型之漂移區域下配置有第2導電型之第1雜質擴散層，於第1漂移層與第1雜質擴散層之間形成有PN接面。藉此，於斷開狀態之場效電晶體中，可使漂移區域效率良好地空乏化，於在將源極與半導體基板電性連接之狀態下對源極-汲極間施加逆向偏壓之情形時，容易於逆向偏壓較小之階段使漂移區域完全空乏化。藉此，可緩和漂移區域之表面電場(即，獲得RESURF效應)，從而可較高地維持斷開狀態下之汲極耐壓(即，OFF-BVdss)。
又，由於可獲得RESURF效應，故而可提高如第2漂移層般漂移區域之表面附近之雜質濃度，藉此，可較高地維持OFF-BVdss並且降低導通電阻。
進而，於第1漂移層上配置有第1導電型之雜質濃度高於該第1漂移層之第2漂移層。藉此，於場效電晶體導通時，可抑制漂移區域之空乏層中的有效電荷之極性因汲極電壓及第1雜質擴散層之影響而反轉，可抑制有效通道擴散至汲極(即，於汲極周邊產生Kirk效應)。藉此，可防止電場集中於汲極之端部，故而可較高地維持導通狀態下之汲極耐壓(即，ON-BVdss)。
以下，使用圖式對本發明之各實施形態進行說明。再者，於以下說明之各圖中，對具有同一構成之部分標註同一符號，並省略其重 複之說明。
[第1實施形態] (構造)
圖1係表示本發明之第1實施形態之半導體裝置100之構成例的剖面圖。如圖1所示，該半導體裝置100例如具備：P型之矽基板(P-sub)1；N通道型之LDMOS電晶體50，其形成於矽基板1；層間絕緣膜33，其配置於矽基板1上且覆蓋LDMOS電晶體50；接觸電極55，其貫穿層間絕緣膜33且與LDMOS電晶體50連接；配線層57，其配置於層間絕緣膜33上且與接觸電極55連接；及保護膜61，其配置於層間絕緣膜33上且覆蓋配線層57。
LDMOS電晶體50具備：閘極絕緣膜3，其配置於矽基板1上；閘極電極5，其配置於閘極絕緣膜3上；N型之源極(N+層)7及汲極(N+層)9，其等配置於矽基板1中之閘極電極5之兩側下；場氧化膜31，其配置於矽基板1中之N型之漂移區域20上；N型之漂移層(N-層)21，其配置於矽基板1中之漂移區域20及汲極9下；P型之埋入層(P層)51，其配置於矽基板1中之漂移層21下；P型之主體層(P層)53，其配置於矽基板1；及P型之拾取層(P+層)35。此處，漂移區域20係位於矽基板1中之成為通道之區域(以下，通道區域)10與汲極9之間的區域。
閘極絕緣膜3例如為藉由對矽基板1進行熱氧化而獲得之氧化矽膜。場氧化膜31係利用STI(Shallow Trench Isolation，淺溝槽隔離)法所形成之氧化矽膜。如圖1所示，閘極電極5係設為自閘極絕緣膜3上設至場氧化膜31上。又，源極7及汲極9分別高濃度地包含N型雜質，且分別自場氧化膜31下露出。
N型之漂移層21係配置於漂移區域20及汲極9下，且其上側部分與場氧化膜31接觸。即，N型之漂移層21係形成於場氧化膜31之下，且形成於汲極9之下層及汲極9與通道區域之間。漂移層21中之N型之 雜質濃度低於源極7、汲極9中之N型之雜質濃度。又，漂移層21係於通道長方向(例如，X軸方向)上，自場氧化膜31之端部之下向通道區域10側延出，構成儲存區域30。再者，所謂儲存區域係於對閘極電極施加正之偏壓時，多數載子被吸引至閘極絕緣膜側並被儲存之區域。
P型之埋入層51係配置於漂移層21下，且其上側部分與N型之漂移層21接觸。埋入層51中之P型之雜質濃度高於矽基板1中之P型之雜質濃度。又，該埋入層51雖配置於漂移層21下，但並未配置於汲極9之至少一部分(即，一部分或全部)之下方。即，埋入層51並非特意配置於汲極9之下方。此處，所謂下方係於圖1中Z軸方向之下方向。
P型之主體層53係自矽基板1中之源極7下配置至通道區域10。於該實施形態中，例如主體層53構成通道區域10之至少一部分。又，P型之拾取層35係配置於主體層53之內側、例如源極7之與通道區域接觸之側之相反側，且與主體層53及源極7電性連接。主體層53及拾取層35任一者之P型之雜質濃度均高於矽基板1。又，例如，拾取層35之P型之雜質濃度高於主體層53。再者，源極7及拾取層35係藉由以橫跨該等之上之方式配置之接觸電極55而電性連接，從而設定為同電位(例如，接地電位)。
(製造方法)
繼而，對圖1所示之半導體裝置100之製造方法進行說明。
圖2及圖3係按步驟順序表示半導體裝置100之製造方法之剖面圖。如圖2(a)所，首先，準備矽基板1。繼而，對矽基板1之表面進行熱氧化而形成氧化矽膜11。然後，使用光微影技術，於氧化矽膜11上形成光阻圖案12。該光阻圖案12具有將形成N型之漂移層之區域之上方開口並覆蓋其以外之區域的形狀。繼而，將該光阻圖案12用於掩膜，對矽基板1離子佈植磷等N型雜質。離子佈植後，自矽基板1之上方去除光阻圖案12。
繼而，如圖2(b)所示，使用光微影技術，於氧化矽膜11上形成光阻圖案13。該光阻圖案13具有將形成P型之埋入層之區域之上方開口並覆蓋其以外之區域的形狀。然後，將該光阻圖案13用於掩膜，對矽基板1離子佈植硼等P型雜質。離子佈植後，自矽基板1之上方去除光阻圖案13。其後，對矽基板1實施熱處理，於矽基板1中使雜質擴散。藉此，如圖2(c)所示，於矽基板1分別形成N型之漂移層21與P型之埋入層51。
繼而，如圖3(a)所示，利用例如STI法，於矽基板1形成場氧化膜31。STI法係藉由利用乾式蝕刻切削矽基板1形成溝槽(trench)，並於溝槽內埋入氧化矽膜，而形成場氧化膜31。再者，氧化矽膜11係於例如場氧化膜31之形成過程中去除。
繼而，使用光微影技術及離子佈植技術，將硼等P型雜質選擇性地離子佈植至矽基板1。然後，於去除未圖示之光阻圖案後，對矽基板1實施熱處理。藉此，如圖3(b)所示，於矽基板1形成P型之主體層53。
繼而，如圖3(c)所示，對矽基板1進行熱氧化而形成閘極絕緣膜3。接著，使用例如LPCVD法(low pressure chemical vapor deposition，低壓化學氣相沈積)，於閘極絕緣膜3上形成多晶矽膜。然後，使用光微影技術及乾式蝕刻技術，對多晶矽膜進行圖案化。藉此，於閘極絕緣膜3上形成包含多晶矽膜之閘極電極5。於形成閘極電極5後，去除未圖示之光阻圖案。
繼而，使用光微影技術及離子佈植技術，對矽基板1之形成源極、汲極之區域離子佈植磷或砷等N型雜質。於離子佈植後，去除光阻圖案。然後，對矽基板1實施熱處理。藉此，如圖3(c)所示，於矽基板1中使雜質擴散，形成N型之源極7、汲極9。
繼而，使用光微影技術及離子佈植技術，對矽基板1之形成拾取 層35之區域離子佈植硼等P型雜質。於離子佈植後，去除光阻圖案。然後，對矽基板1實施熱處理。藉此，於矽基板1中使雜質擴散，形成拾取層35。
繼而，於矽基板1上形成層間絕緣膜33(參照圖1)。層間絕緣膜60例如為氧化矽膜，其形成利用例如CVD(Chemical Vapor Deposition，化學氣相沈積)法進行。然後，形成接觸電極55(參照圖1)。其後，於層間絕緣膜60上形成配線層57(參照圖1)，形成保護膜61。經過以上步驟，完成圖1所示之半導體裝置100。
於第1實施形態中，矽基板1對應於本發明之「半導體基板」，LDMOS電晶體50對應於本發明之「場效電晶體」。又，場氧化膜31對應於本發明之「場氧化膜」，N-漂移層21對應於本發明之「漂移層」，埋入層51對應於本發明之「第2區域」，與位於汲極9之下方接觸漂移層21之下的矽基板1相同之區域對應於本發明之「第1區域」。第1區域之N型之雜質濃度係與矽基板1相同之雜質濃度。又，N型對應於本發明之「第1導電型」，P型對應於本發明之「第2導電型」。
(第1實施形態之效果)
本發明之第1實施形態取得以下效果。
(1)於N型之漂移區域20下配置有P型之埋入層51，於漂移區域20與埋入層51之間形成有PN接面。藉此，於斷開狀態之LDMOS電晶體中，可使漂移區域20效率良好地空乏化，於在將源極7與矽基板1電性連接之狀態下對源極-汲極間施加逆向偏壓之情形時，容易於逆向偏壓較小之階段使漂移區域20完全空乏化。因此，可緩和漂移區域20之表面電場(即，獲得RESURF效應)，從而可提高斷開狀態下之汲極耐壓(即，OFF-BVdss)。即，藉由存在於漂移區域20下之埋入層51，RESURF效應更為有效，從而可提高OFF-BVdss。
(2)又，埋入層51未存在於汲極9之至少一部分(即，一部分或全 部)之下方。藉此，於汲極9之下方可使空乏層於漂移層21與矽基板1之間變寬，從而可緩和漂移層21內之電位梯度(即，使漂移層21內為低電場)。一面參照圖，一面對該方面進一步進行說明。
圖4係對本發明之實施形態之LDMOS電晶體模式性地表示汲極附近之深度方向(Z軸方向)之構造與電場分佈、電位分佈的概念圖。
又，圖5係對本發明之比較形態之LDMOS電晶體模式性地表示汲極附近之深度方向(Z軸方向)之構造與電場分佈、電位分佈的概念圖。於圖4(b)及圖5(b)中，橫軸表示深度方向(Z軸方向)，縱軸表示電場強度。又，於圖4(c)及圖5(c)中，橫軸表示深度方向(Z軸方向)，縱軸表示電位。
再者，圖4所示之實施形態、與圖5所示之比較形態之構造上的不同僅為汲極(N+)下方之埋入層(P)之有無，除此以外係相同。又，於圖4及圖5中，對汲極(N+)分別施加汲極電壓Vd1、Vd2(Vd1=Vd2)，半導體基板(P-)係假定與接地電位連接之狀態。
如圖4(a)所示，於實施形態中於汲極(N+)之下方不存在埋入層(P)。又，如圖5(a)所示，於比較形態中於汲極(N+)之下方存在埋入層(P)。藉此，與比較形態相比，實施形態可使空乏層於漂移層(N-)與半導體基板(P-)之間變寬。
因此，如圖4(b)及圖5(b)所示，關於漂移層(N-)與半導體基板(P-)之PN接面中之峰電場，可使實施形態之峰電場Emax1低於比較形態之峰電場Emax2(即，S1=S2 and Emax1<Emax2 at Vd1=Vd2(此處，無視PN接面之擴散電位)；面積S1、S2為電場強度之積分值，表示電位)。換言之，如圖4(c)及圖5(c)所示，與比較形態相比，實施形態可緩和漂移層(N-)內之電位梯度(即，使漂移層內為低電場)。
因此，與比較形態相比，實施形態可弱化載子向汲極(N+)側之吸引，於場效電晶體導通時，可降低漂移層(N-)內之電流密度。藉此， 可抑制漂移層(N-)之空乏層中的有效電荷之極性因電流之影響而反轉，可抑制有效通道擴散至汲極(N+)(即，於汲極周邊產生Kirk效應)。如此，藉由第1區域(汲極之下方)之第2導電型的雜質濃度低於第2區域(埋入層(P))之第2導電型之雜質濃度，可獲得上述效果。
(3)又，由於可降低因Kirk效應所致之汲極9周圍之衝擊離子化，故而可緩和汲極9附近之Kink現象(飽和汲極電流之急遽之上升)。藉此，可提高導通狀態下之汲極耐壓(BVdss-ON)。即，藉由於汲極9之下方不存在埋入層51，而可緩和汲極附近之Kink現象，從而提高ON-BVdss。
再者，埋入層51較佳為未配置於漂移層21下、且汲極9之一部分之下方。Kirk效應之抑制與RESURF效應處於折衷之關係，故而藉由埋入層51未配置於汲極9之一部分之下方，而可充分地獲得RESURF效應並且充分地抑制Kirk效應。
(變化例)
(1)於上述第1實施形態中，亦可將LDMOS電晶體50與其他元件(例如，pMOS(p-channel metal oxide semiconductor，p溝道金屬氧化物半導體)電晶體、電阻元件或電容器等)混載於同一矽基板1，構成半導體裝置。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
(2)又，於上述第1實施形態中，顯示了LDMOS電晶體50為N通道型之情形，但LDMOS電晶體50亦可為P通道型。即，於第1實施形態中，亦可將N型更換為P型，將P型更換為N型。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
又，於上述第1實施形態中，埋入層51係配置於汲極9之下方之兩側，但埋入層51亦可僅配置於汲極9之下方之兩側中靠近通道區域之側(僅圖1之左側之埋入層51)。即，埋入層51亦可僅配置於漂移層 21中之漂移區域下。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
(3)又，於上述第1實施形態中，例如如圖1所示，對在漂移層21下配置有埋入層51之情形進行了說明。然而，於本發明中，漂移層21與埋入層51之位置關係並不限定於此。埋入層51不僅可配置於漂移層21下，亦可配置於漂移層21內。
圖6係表示本發明之第1實施形態之半導體裝置100A之構成例(第1變化例)的剖面圖。如圖6所示，於該半導體裝置100A中，漂移層21係以包圍主體層53之方式(即，以與主體層53之下部接觸之方式)較厚地形成。而且，埋入層51係配置於包圍該主體層53之漂移層21內。即，埋入層51係於漂移層21中，係除汲極9之至少一部分之下方以外而配置於場氧化膜31之下方。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
(4)又，於圖6所示第1變化例中，對剖面觀察時於汲極9之下方之兩側配置有埋入層51之情形進行了說明。然而，於本發明中，埋入層51未必必須配置於汲極9之下方之兩側。埋入層51配置於汲極9之下方之兩側中至少靠近通道區域之側即可。
圖7係表示本發明之第1實施形態之半導體裝置100B之構成例(第2變化例)的剖面圖。如圖7所示，於該半導體裝置100B中，埋入層51僅配置於汲極9之下方之兩側中靠近通道區域之側。即，埋入層51僅配置於漂移層21中之漂移區域下。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
(5)又，於上述第1、第2變化例中，均對將埋入層51配置於漂移層21內且埋入層51之上部及下部分別與漂移層21接觸的情形進行了說明。然而，於此種變化例中，埋入層51之下部亦可並非與漂移層21接觸，而是與矽基板1接觸。
圖8係表示本發明之第1實施形態之半導體裝置100C之構成例(第3變化例)的剖面圖。如圖8所示，於該半導體裝置100C中，埋入層51係配置於漂移層21內，且埋入層51之上部與漂移層21接觸，埋入層51之下部與矽基板1接觸。即，埋入層51係配置於漂移層21之底部。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
(6)又，LDMOS電晶體50例如亦可進而具備配置於汲極9之至少一部分之下方之P型雜質擴散層(第2導電型之第2雜質擴散層)。該P型雜質擴散層之P型雜質濃度低於P型之埋入層51之P型雜質濃度。於此種情形時，亦可取得與上述第1實施形態之效果(1)~(3)同樣之效果。
[第2實施形態]
於上述第1實施形態中，對漂移層由1層構成之情形進行了說明。然而，於本發明中，漂移層之構成並不限定與此。即，於本發明中，漂移層亦可由N型之雜質濃度不同之2層以上構成。於第2實施形態中，對漂移層由2層構成之情形進行說明。
(構造)
圖9係表示本發明之第2實施形態之半導體裝置200之構成例的剖面圖。如圖9所示，該半導體裝置200例如具備：P型之矽基板1；N通道型之LDMOS電晶體150，其形成於該矽基板1；層間絕緣膜33，其配置於矽基板1上且覆蓋LDMOS電晶體150；接觸電極55，其貫穿層間絕緣膜33且與LDMOS電晶體150連接；配線層57；及保護膜61。
LDMOS電晶體150具備：閘極絕緣膜3；閘極電極5；N型之源極7及汲極9；場氧化膜31；N型之漂移層120，其配置於矽基板1中之N型之漂移區域20及汲極9下；P型之埋入層51；P型之主體層53；及P型之拾取層35。
漂移層120為2層構造，且具有：第1漂移層(N-層)21；及第2漂移 層(N層)22，其配置於第1漂移層21上且N型之雜質濃度高於該第1漂移層21。第2漂移層22之上側部分與場氧化膜31接觸。又，第2漂移層22係自場氧化膜31之端部之下向通道區域10側延出，構成儲存區域30之一部分。
(製造方法)
繼而，對圖9所示之半導體裝置200之製造方法進行說明。
圖10及圖11係按步驟順序表示半導體裝置200之製造方法之剖面圖。如圖10(a)所示，首先，於矽基板1上形成氧化矽膜11，並於其上形成光阻圖案12。繼而，將該光阻圖案12用於掩膜，對矽基板1離子佈植磷等N型雜質。
於該離子佈植步驟中，進行用以形成第1漂移層21之步驟(以下，第1漂移離子佈植步驟)、及用以形成第2漂移層22之步驟(以下，第2漂移離子佈植步驟)。例如，於第2漂移離子佈植步驟中，將注入能量設定為小於第1漂移離子佈植步驟，而使雜質分佈之深度變淺。又，於第2漂移離子佈植步驟中，將N型雜質之摻雜量設定為多於第1漂移離子佈植步驟，而提高雜質濃度。
繼而，自矽基板1之上方去除光阻圖案12。然後，如圖10(b)所示，於氧化矽膜11上形成光阻圖案13。繼而，將該光阻圖案13用於掩膜，對矽基板1離子佈植硼等P型雜質。離子佈植後，自矽基板1之上方去除光阻圖案13。其後，對矽基板1實施熱處理，於矽基板1中使雜質擴散。藉此，如圖10(c)所示，於矽基板1形成N型之第1漂移層21、第2漂移層22、及P型之埋入層51。
其以後之步驟係與第1實施形態相同。即，如圖11(a)所示，於矽基板1形成場氧化膜31。繼而，如圖11(b)所示，於矽基板1形成P型之主體層53。然後，如圖11(c)所示，依次形成閘極絕緣膜3、閘極電極5、源極7及汲極9、拾取層35。
進而，依次形成層間絕緣膜33(參照圖9)、接觸電極55(參照圖9)、配線層57(參照圖9)、保護膜61(參照圖9)。經過以上步驟，完成圖9所示之半導體裝置200。
於第2實施形態中，LDMOS電晶體150對應於本發明之「場效電晶體」。又，漂移層120對應於本發明之「漂移層」，第1漂移層21對應於本發明之「第1漂移層」，第2漂移層22對應於本發明之「第2漂移層」。其他對應關係係與第1實施形態相同。
(第2實施形態之效果)
本發明之第2實施形態取得與第1實施形態之效果(1)~(3)同樣之效果。
(1)又，由於可獲得RESURF效應，故而可提高如第2漂移層22般漂移區域20之表面附近之雜質濃度。藉此，可較高地維持OFF-BVdss並且降低導通電阻。
(2)又，藉由存在第2漂移層22，而於場效電晶體導通時，可進一步抑制漂移區域20之空乏層中的有效電荷之極性因汲極電壓及埋入層51之影響而反轉，可進一步抑制在汲極周邊產生Kirk效應。
(變化例)
於第2實施形態中，亦可應用第1實施形態之變化例(1)~(5)。於此種情形時，亦可取得與上述第2實施形態之效果同樣之效果。對第2實施形態之變化例之一進行圖示。
圖12係表示本發明之第2實施形態之半導體裝置200A之構成例(變化例)的剖面圖。如圖12所示，於該半導體裝置200A中，第1漂移層21係以包圍主體層53之方式較厚地形成。而且，埋入層51係配置於包圍該主體層53之第1漂移層21內。即，埋入層51係於第1漂移層21中，係除汲極9之至少一部分之下方以外而配置於場氧化膜31之下方。又，於汲極9與埋入層51之間，具備N型之雜質濃度高於第1漂移 層21之第2漂移層22。
[第3實施形態]
於第3實施形態中，對漂移層由3層構成之情形進行說明。
(構造)
圖13係表示本發明之第3實施形態之半導體裝置300之構成例的剖面圖。如圖13所示，該半導體裝置300例如具備：P型之矽基板1；N通道型之LDMOS電晶體250，其形成於該矽基板1；層間絕緣膜33，其配置於矽基板1上且覆蓋LDMOS電晶體250；接觸電極55，其貫穿層間絕緣膜33且與LDMOS電晶體250連接；配線層57；及保護膜61。
LDMOS電晶體250具備：閘極絕緣膜3；閘極電極5；N型之源極7及汲極9；場氧化膜31；N型之漂移層220，其配置於矽基板1中之N型之漂移區域20及汲極9下；P型之埋入層51；P型之主體層53；及P型之拾取層35。
漂移層220為3層構造，且具有：第1漂移層(N-層)21；第2漂移層(N層)22，其配置於第1漂移層21上且N型之雜質濃度高於該第1漂移層21；及第3漂移層(N層)23，其配置於第1漂移層21上且N型之雜質濃度高於第2漂移層22。而且，該第3漂移層23係配置於場氧化膜31下，其上側部分與場氧化膜31接觸。
(製造方法)
繼而，對圖13所示之半導體裝置300之製造方法進行說明。
圖14及圖15係按步驟順序表示半導體裝置300之製造方法之剖面圖。如圖14(a)所示，首先，於矽基板1上形成氧化矽膜11，並於其上形成光阻圖案12。繼而，將該光阻圖案12用於掩膜，對矽基板1離子佈植磷等N型雜質。於該離子佈植步驟中，與第2實施形態同樣地，進行第1漂移離子佈植步驟、及第2漂移離子佈植步驟。其後，自矽基板1之上方去除光阻圖案12。
繼而，對矽基板1實施熱處理，於矽基板1中使雜質擴散。藉此，如圖14(b)所示，於矽基板1形成N型之第1漂移層21、第2漂移層22。
繼而，如圖14(c)所示，於矽基板1形成用以形成場氧化膜之溝槽14，進而對矽基板1進行熱氧化而形成氧化矽膜15。然後，例如介隔氧化矽膜15，於矽基板1之上方形成光阻圖案16。該光阻圖案16具有將形成P型之埋入層之區域與形成漂移層之區域之上方開口並覆蓋其以外之區域的形狀。
繼而，將該光阻圖案16用於掩膜，對矽基板1離子佈植硼等P型雜質。又，繼該P型雜質之離子佈植之後，將光阻圖案16用於掩膜，對矽基板1離子佈植磷等N型雜質。離子佈植後，自矽基板1之上方去除光阻圖案16。其後，對矽基板1實施熱處理，於矽基板1中使雜質擴散。藉此，形成埋入層51與第3漂移層23。
繼而，於溝槽14內埋入氧化矽膜。藉此，如圖15(a)所示，形成場氧化膜31。再者，氧化矽膜15係於例如場氧化膜31之形成過程中去除。
其以後之步驟係與第1實施形態相同。即，如圖15(b)所示，於矽基板1形成P型之主體層53。繼而，如圖15(c)所示，依次形成閘極絕緣膜3、閘極電極5、源極7及汲極9、拾取層35。然後，依次形成層間絕緣膜33(參照圖13)、接觸電極55(參照圖13)、配線層57(參照圖13)、保護膜61(參照圖13)。經過以上步驟，完成圖13所示之半導體裝置300。
於第3實施形態中，LDMOS電晶體250對應於本發明之「場效電晶體」。又，漂移層220對應於本發明之「漂移層」，第1漂移層21對應於本發明之「第1漂移層」，第2漂移層22對應於本發明之「第2漂移層」，第3漂移層23對應於本發明之「第3漂移層」。其他對應關係係與 第1實施形態相同。
(第3實施形態之效果)
本發明之第3實施形態取得與第1實施形態之效果(1)~(3)、第2實施形態之效果(1)、(2)同樣的效果。
又，由於獲得RESURF效應，故而可進一步提高如第3漂移層23般漂移區域20之表面附近之雜質濃度。藉此，可較高地維持OFF-BVdss並且進一步降低導通電阻。可進一步改善汲極耐壓與導通電阻之折衷特性。
此處，第3漂移層23係於溝槽14之蝕刻後形成，故而第3漂移層23之雜質摻雜量不會受因溝槽14之蝕刻不均所致之影響。即，導通電阻及RESURF效應之製造不均較少。又，分開地形成第2漂移層22與第3漂移層23，故而於場氧化膜下與場氧化膜端之各者實現導通電阻與RESURF效應之最佳化。
(變化例)
於第3實施形態中，亦可應用第1實施形態之變化例(1)~(5)。於此種情形時，亦取得與上述第3實施形態之效果同樣之效果。
[第4實施形態]
於上述第1~第3實施形態中，對利用STI法形成場氧化膜之情形進行了說明。然而，於本發明中，場氧化膜之形成方法並不限定於STI法。於第4實施形態中，對利用LOCOS(LOCal Oxidation of Silicon，矽局部氧化)法形成場氧化膜之情形進行說明。
(構造)
圖16係表示本發明之第4實施形態之半導體裝置400之構成例的剖面圖。如圖16所示，該半導體裝置400例如具備：P型之矽基板1；N通道型之LDMOS電晶體350，其形成於該矽基板1；層間絕緣膜33，其配置於矽基板1上且覆蓋LDMOS電晶體350；接觸電極55，其貫通 層間絕緣膜33且與LDMOS電晶體350連接；配線層57；及保護膜61。
LDMOS電晶體350具備：閘極絕緣膜3；閘極電極5；N型之源極7及汲極9；場氧化膜131；N型之漂移層120，其配置於矽基板1中之N型之漂移區域20及汲極9下；P型之埋入層51；P型之主體層53；及P型之拾取層35。此處，場氧化膜131係利用LOCOS法形成之氧化矽膜。
(製造方法)
繼而，對圖16所示之半導體裝置400之製造方法進行說明。
圖17及圖18係按步驟順序表示半導體裝置400之製造方法之剖面圖。如圖17(a)所示，首先，於矽基板1上形成氧化矽膜11，並於其上形成光阻圖案12。繼而，將該光阻圖案12用於掩膜，對矽基板1離子佈植磷等N型雜質。於該離子佈植步驟中，與第2實施形態同樣地，進行第1漂移離子佈植步驟、及第2漂移離子佈植步驟。
繼而，自矽基板1之上方去除光阻圖案12。然後，如圖17(b)所示，於氧化矽膜11上形成光阻圖案13。繼而，將該光阻圖案13用於掩膜，對矽基板1離子佈植硼等P型雜質。離子佈植後，自矽基板1之上方去除光阻圖案13。
繼而，使用LOCOS法，於矽基板1形成場氧化膜131。LOCOS法係藉由將氮化矽膜用於掩膜，對矽基板1進行熱氧化，而僅於自掩膜下露出之區域較厚地形成氧化矽膜的方法。藉由場氧化時之熱處理，於矽基板1中使雜質擴散。藉此，如圖17(c)所示，於矽基板1形成N型之第1漂移層21、第2漂移層22、及P型之埋入層51。
其以後之步驟係與第1實施形態相同。即，如圖18(a)所示，於矽基板1形成P型之主體層53。繼而，如圖18(b)所示，依次形成閘極絕緣膜3、閘極電極5、源極7及汲極9、拾取層35。然後，依次形成層間絕緣膜33(參照圖16)、接觸電極55(參照圖16)、配線層57(參照圖 16)、保護膜61(參照圖16)。經過以上步驟，完成圖16所示之半導體裝置400。
於第4實施形態中，LDMOS電晶體350對應於本發明之「場效電晶體」。又，場氧化膜131對應於本發明之「場氧化膜」。其他對應關係係與第1實施形態相同。
(第4實施形態之效果)
本發明之第4實施形態取得與第1實施形態之效果(1)~(3)、第2實施形態之效果(1)、(2)同樣的效果。
(變化例)
於第4實施形態中，亦可應用第1實施形態之變化例(1)~(5)。於該情形時，亦取得與上述第4實施形態之效果同樣之效果。
<第5實施形態> (構造)
圖19係表示本發明之第5實施形態之LDMOS電晶體500之構成例的俯視圖。又，圖20及圖21係表示LDMOS電晶體500之構成例之A-A'剖面圖及B-B'剖面圖。再者，於圖19中，為了避免圖式之複雜化而省略層間絕緣膜之圖示。
如圖19~圖21所示，該LDMOS電晶體500例如為形成於P型之矽基板401(P-sub)之N通道型之場效電晶體。該LDMOS電晶體500具備：矽基板401；閘極絕緣膜403，其形成於矽基板401上；閘極電極405；N型之源極407及汲極409，其等形成於閘極電極405之兩側下之矽基板401；N型之漂移區域420，其配置於矽基板401中之成為通道之區域(以下，通道區域)410與汲極409之間；場氧化膜431，其配置於漂移區域420上；層間絕緣膜433，其覆蓋於矽基板401上；閘極電極405；及接觸電極455，其用以將源極407及汲極409分別引出至層間絕緣膜433上。
如圖20及圖21所示，閘極電極405係自閘極絕緣膜403上形成至場氧化膜431上。又，源極407及汲極409分別包含高濃度之N型雜質，且分別自場氧化膜431下露出。源極407及汲極409含有包含較下述N層423、或N+層471更高濃度之N型雜質的N++層。
閘極絕緣膜403例如為藉由對矽基板401進行熱氧化而獲得之氧化矽膜。場氧化膜431例如為LOCOS(Local Oxidation of Silicon)膜。
漂移區域420具有：N-漂移層(以下，N-層)421，其設置於矽基板1且包含N型雜質；及第1汲極延伸區(drain extension)(以下，N層)423，其設置於矽基板401且包含較N-層421更高濃度之N型雜質。如圖20及圖21所示，於N-層421上配置有N層423，N層423與汲極409接觸。又，N層423之上側部分與場氧化膜431接觸。
進而，於通道長方向(即，X軸方向)中，N層423及N-層421自場氧化膜431之端部之下向通道區域410側延出，構成儲存區域430。再者，所謂儲存區域係於對閘極電極施加正之偏壓時，多數載子被吸引至閘極絕緣膜側並被儲存之區域。
又，該LDMOS電晶體500具備：第1 P型埋入層(第1 PBL；以下，P層)451，其配置於N層423及N-層421之正下方；P型之主體層(P-body層)453，其自源極407下直至通道區域410地形成；及高濃度之P型雜質擴散層(P++層)435，其配置於源極407之內側且與P-body層453電性連接。於該實施形態中，例如P-body層453構成通道區域410。P層451、P-body層453及P++層435均包含較矽基板401更高濃度之P型雜質。又，例如，P++層435包含較P-body層453更高濃度之P型雜質，P-body層453包含較P層451更高濃度之P型雜質。
如圖19及圖21所示，接觸電極455分別配置於源極407上與P++層435上，該等接觸電極455係藉由例如配置於層間絕緣膜433上之未圖示之配線層而電性連接。藉此，經由接觸電極455，可將源極407、P- body層453及矽基板401維持同電位。又，於該LDMOS電晶體500中，於通道長方向中，於P-body層453與N層423之間介置N-層421，從而可抑制於儲存區域430中電場集中於N層423之端部。
於該第5實施形態中，矽基板401對應於本發明之「半導體基板」，LDMOS電晶體500對應於本發明之「場效電晶體」。又，N型對應於本發明之「第1導電型」，P型對應於本發明之「第2導電型」。進而，P層451對應於本發明之「第1雜質擴散層」。又，N-層421對應於本發明之「第1漂移層」，N層423對應於本發明之「第2漂移層」。
(第5實施形態之效果)
本發明之第5實施形態取得以下效果。
(1)於N型之漂移區域420之正下方配置有P層451，於構成漂移區域420之N-層421與P層451之間形成有PN接面。藉此，於斷開狀態之LDMOS電晶體500中，可使漂移區域420效率良好地空乏化，於在將源極407與矽基板401電性連接之狀態下對源極407-汲極409間施加逆向偏壓之情形時，容易於逆向偏壓較小之階段使漂移區域420完全空乏化。藉此，可緩和漂移區域420之表面電場(即，獲得RESURF效應)，可較高地維持斷開狀態下之汲極耐壓(即，OFF-BVdss)。
(2)又，由於可獲得RESURF效應，故而可提高如N層423般漂移區域420之表面附近之N型雜質濃度。藉此，可較高地維持OFF-BVdss並且降低導通電阻(Ron.sp)。例如如圖22之箭頭所示，可改善汲極耐壓與導通電阻之折衷特性。
再者，於圖22中，所謂橫軸之BVdss，係於在將矽基板401、閘極電極405及源極407電性連接之狀態(即，斷開狀態)下對汲極409施加逆向偏壓時，藉由突崩潰(avalanche breakdown)而自汲極409向源極407及矽基板401開始流通電流時的電壓值。又，縱軸之Ron.sp係於LDMOS電晶體500導通時之源極407-汲極409間之電阻值，且係以元 件之平均單位面積表示該電阻值的值。
(3)又，於N-層421上，配置有包含較N-層421更高濃度之N型雜質(即，包含較多之作為多數載子之電子)之N層423。藉此，於LDMOS電晶體500導通時，可抑制漂移區域420之空乏層中的有效電荷受汲極電壓及P層423之影響而自正(+)向負(-)變化，可抑制有效通道擴散至汲極409(即，於汲極409之周邊產生Kirk效應)。藉此，可防止電場集中於汲極409之端部，例如如圖23之箭頭所示，可較高地維持導通狀態下之汲極耐壓(即，ON-BVdss)。
再者，於圖23中，所謂橫軸之Vds係於將矽基板401及源極407電性連接且對閘極電極405施加一定之偏壓之狀態(即，導通狀態)下，對汲極409施加之電壓值。所謂縱軸之Ids係自汲極409向源極407流通之電流值。又，所謂圖23中之比較形態係於LDMOS電晶體500中不具備N層423之態樣。所謂圖23中之實施形態係例如LDMOS電晶體500(即，具備N層423之態樣)。
(4)又，於本發明之第5實施形態中，於通道長方向中，N層423係自場氧化膜431之端部之下向通道區域410側延出，構成儲存區域430。藉此，於通道區域410及儲存區域430之周邊亦可抑制Kirk效應之產生。
(變化例)
(1)再者，於上述第5實施形態中，關於N層423及N-層421與P層451之位置關係，對P層451位於N層423及N-層421之正下方之情形進行了說明。然而，於第1實施形態中，上述位置關係並不限定於此，P層451亦可配置於自N層423及N-層421之正下方稍微偏離之位置。即便為此種構成，亦只要於N層423及N-層421之正下方存在P層451之至少一部分，則於LDMOS電晶體500之斷開時，可使N層423及N-層421自P層451之側空乏化，獲得RESURF效應。
(2)又，於上述第5實施形態中，亦可將LDMOS電晶體500與其他元件(例如，pMOS電晶體、電阻元件或電容器等)混載於同一之矽基板1，構成半導體裝置。於此種情形時，亦取得與上述第5實施形態同樣之效果。
(3)進而，於上述第5實施形態中，顯示了LDMOS電晶體500為N通道型之情形，但LDMOS電晶體500亦可為P通道型。即，於第1實施形態中，亦可將N型更換為P型，將P型更換為N型。於此種情形時，亦於P通道型之LDMOS電晶體500中，取得與上述第5實施形態同樣之效果。
(4)又，於第5實施形態中亦可應用第1實施形態之變化例(3)~(5)。於該情形時，N-層421中之由N層423與P層451所夾持之部分對應於本發明之「第1導電型之第1漂移層」。
<第6實施形態>
於上述第5實施形態中，對藉由於N型之漂移區域420下配置P層451而可獲得RESURF效應的情形進行了說明。又，亦對藉由漂移區域420具有N層423而可降低導通電阻且可抑制Kirk效應之產生的情形進行了說明。此處，於本發明之實施形態中，亦可於漂移區域420下配置較P層451更高濃度之P型雜質擴散層，並且對漂移區域420添加較N層423更高濃度之N型雜質擴散層。於第6實施形態中，對此種態樣進行說明。
(構造)
圖24係表示本發明之第6實施形態之LDMOS電晶體600之構成例的俯視圖。又，圖25及圖26係表示第6實施形態之LDMOS電晶體600之構成例之A-A'剖面圖及B-B'剖面圖。再者，於圖24中，為了避免圖式之複雜化而省略層間絕緣膜之圖示。
如圖24~圖26所示，於該LDMOS電晶體600中，與第5實施形態 中進行了說明之LDMOS電晶體500之構造上的不同係追加了P+層461及N+層471之方面。其以外之構成係於LDMOS電晶體500與LDMOS電晶體600中相同。
即，LDMOS電晶體600具備配置於N型之漂移區域420下之P+層461。P+層461之P型雜質濃度高於P層451，且P型雜質濃度低於P++層435。又，漂移區域420具有配置於P+層461上之N+層471。N+層471之N型雜質濃度高於N層423，且N型雜質濃度低於以N++表示之源極407及汲極409。
如圖25及圖26所示，N+層471及P+層461位於場氧化膜431之正下方。又，P+層461位於N+層471之正下方。進而，N+層471之下側部分與P+層461接觸，N+層471之上側部分與場氧化膜431接觸。
於第6實施形態中，P+層461對應於本發明之「第2雜質擴散層」，N+層471對應於本發明之第3漂移層。又，LDMOS電晶體600對應於本發明之「場效電晶體」。其他對應關係係與第5實施形態相同。
(第6實施形態之效果)
除第5實施形態之效果(1)~(4)之效果以外，本發明之第6實施形態取得以下效果。
(1)由於將P型雜質濃度高於P層451之P+層461配置於漂移區域420下，故而可進一步獲得RESURF效應。藉此，可進一步提高OFF-BVdss。
(2)又，由於可進一步提高RESURF效應，故而可進一步提高如N+層471般漂移區域420之表面附近之N型雜質濃度。藉此，可進一步提高OFF-BVdss，並且可進一步降低導通電阻，從而可進一步改善汲極耐壓與導通電阻之折衷特性。
(3)又，將N型雜質濃度高於N層423之N+層471配置於P+層461上。藉此，於LDMOS電晶體600導通時，可進一步抑制漂移區域420 之空乏層中的有效電荷受汲極電壓、P層451及P+層461之影響而自正(+)向負(-)變化，可進一步抑制在汲極409之周邊產生Kirk效應。藉此，可進一步防止電場集中於汲極409之端部，可進一步提高ON-BVdss。
(變化例)
(1)再者，於上述第6實施形態中，對P+層461位於N+層471之正下方之情形進行了說明。然而，於第6實施形態中，上述位置關係並不限定於此，P+層461亦可配置於自N+層471之正下方稍微偏離之位置。即便為此種構成，亦只要於N+層471之正下方存在P+層461之至少一部分，則於LDMOS電晶體600之斷開時，可使N+層471自P+層461之側空乏化，獲得RESURF效應。
(2)又，亦可將第1實施形態之變化例(3)~(5)、第5實施形態之變化例(1)~(3)應用於第6實施形態。
<第7實施形態>
於上述第6實施形態中，對在N型之漂移區域420下配置有P層451及P+層461之情形進行了說明。又，對漂移區域420具有N-層421、N層423及N+層471之情形進行了說明。然而，於本發明之實施形態中，亦可於第6實施形態中進行了說明之態樣中省略P層451及N層423。於第7實施形態中，對此種態樣進行說明。
(構造)
圖27係表示本發明之第7實施形態之LDMOS電晶體700之構成例的俯視圖。又，圖28及圖29係表示LDMOS電晶體700之構成例之A-A'剖面圖及B-B'剖面圖。再者，於圖27中，為了避免圖式之複雜化而省略層間絕緣膜之圖示。
如圖27~圖29所示，於該LDMOS電晶體700中，與第6實施形態中進行了說明之LDMOS電晶體600之構造上的不同係省略P層451及N 層423之方面。其以外之構成係於LDMOS電晶體600與LDMOS電晶體700中相同。
(第7實施形態之效果)
除第5實施形態之效果(4)之效果以外，本發明之第7實施形態取得以下效果。
(1)將P型雜質濃度高於P型之矽基板401之P+層461配置於漂移區域420下。藉此，可獲得RESURF效應，可較高地維持OFF-BVdss。
(2)又，由於可獲得RESURF效應，故而可提高如N+層471般漂移區域420之表面附近之N型雜質濃度。藉此，可提高OFF-BVdss，並且可降低導通電阻，從而可改善汲極耐壓與導通電阻之折衷特性。
(3)又，將N型雜質濃度高於N-層421之N+層471配置於P+層461上。藉此，於LDMOS電晶體700導通時，可抑制漂移區域420之空乏層中的有效電荷受汲極電壓及P+層461之影響而自正(+)變化為負(-)，可抑制在汲極409之周邊產生Kirk效應。藉此，可防止電場集中於汲極409之端部，可較高地維持ON-BVdss。
(變化例)
亦可將第1實施形態中進行了說明之變化例(3)~(5)、第5實施形態之變化例(2)(3)、第6實施形態之變化例(1)應用於第7實施形態。
(測定方法)
於本實施形態中，作為觀測場效電晶體之剖面之方法，可列舉SCM(Scanning Capacitance Microscopy，掃描電容顯微術)等。該方法係使用經導電性塗佈之探針掃描施行有剖面加工之半導體表面，測定與載子濃度關聯之電容變動，將載子分佈二維地可視化。
[其他]
本發明並不限定於以上記載之各實施形態。亦可基於業者之知識對各實施形態施加設計之變更等，且施加有此種變更等之態樣亦包 含於本發明之範圍中。
1‧‧‧矽基板
3‧‧‧閘極絕緣膜
5‧‧‧閘極電極
7‧‧‧源極
9‧‧‧汲極
10‧‧‧通道區域
20‧‧‧漂移區域
21‧‧‧漂移層
30‧‧‧儲存區域
31‧‧‧場氧化膜
33‧‧‧層間絕緣膜
35‧‧‧拾取層
50‧‧‧LDMOS電晶體
51‧‧‧埋入層
53‧‧‧主體層
55‧‧‧接觸電極
57‧‧‧配線層
61‧‧‧保護膜
100‧‧‧半導體裝置

Claims (15)

  1. 一種場效電晶體，其特徵在於具備：第1導電型之漂移區域，其配置於半導體基板中之成為通道之區域與第1導電型之汲極之間；場氧化膜，其配置於上述漂移區域上；第2導電型之第1雜質擴散層，其配置於上述半導體基板中之上述漂移區域下；及第2雜質擴散層，該第2雜質擴散層配置於上述漂移區域下且第2導電型之雜質濃度高於上述第1雜質擴散層；且上述漂移區域具有第1導電型之第1漂移層及第2漂移層，該第2漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於該第1漂移層；上述第2雜質擴散層係與除上述第1雜質擴散層外之上述第1漂移層接觸。
  2. 如請求項1之場效電晶體，其中上述漂移區域進而具有第3漂移層，該第3漂移層配置於上述第2雜質擴散層上且第1導電型之雜質濃度高於上述第2漂移層，且上述第3漂移層及上述第2雜質擴散層位於上述場氧化膜之正下方。
  3. 如請求項2之場效電晶體，其中上述第3漂移層與上述場氧化膜接觸。
  4. 如請求項1至3中任一項之場效電晶體，其中上述第2漂移層係自上述場氧化膜之端部之下向成為上述通道之區域側延出。
  5. 一種場效電晶體，其特徵在於具備： 第1導電型之漂移區域，其配置於半導體基板中之成為通道之區域與第1導電型之汲極之間；場氧化膜，其配置於上述漂移區域上；及第2導電型之第1雜質擴散層，其配置於上述半導體基板中之上述漂移區域下；第2導電型之第2雜質擴散層，其配置於上述半導體基板中之上述漂移區域下且第2導電型之雜質濃度高於上述第1雜質擴散層；且上述漂移區域具有第1導電型之第1漂移層及第3漂移層，該第3漂移層配置於上述第2雜質擴散層上且第1導電型之雜質濃度高於上述第1漂移層；且上述第3漂移層及上述第2雜質擴散層位於上述場氧化膜之正下方；且上述第2雜質擴散層係與除上述第1雜質擴散層外之上述第1漂移層接觸。
  6. 一種場效電晶體，其特徵在於具備：源極及汲極，其等形成於半導體基板；場氧化膜，其形成於上述半導體基板上；第1導電型之漂移層，其形成於上述場氧化膜之下，且形成於上述汲極之下層及上述汲極與通道區域之間；第1區域，其與上述汲極之下方且上述漂移層之下接觸，且包含與上述第1導電型不同之第2導電型；及第2區域，其與除上述第1區域外之上述漂移層之下接觸，且包含第2導電型；且上述第1區域之第2導電型的雜質濃度低於上述第2區域之第2導電型之雜質濃度。
  7. 如請求項6之場效電晶體，其中上述漂移層具有第1漂移層及第2漂移層，該第2漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於該第1漂移層。
  8. 如請求項7之場效電晶體，其中上述漂移層進而具有第3漂移層，該第3漂移層配置於上述第1漂移層上且第1導電型之雜質濃度高於上述第2漂移層，且上述第3漂移層配置於上述場氧化膜下。
  9. 如請求項7或8之場效電晶體，其中上述第2漂移層係自上述場氧化膜之端部之下向成為上述通道之區域側延出。
  10. 如請求項6至8中任一項之場效電晶體，其中上述第1區域之第2導電型之雜質濃度係與上述半導體基板相同之雜質濃度。
  11. 如請求項9之場效電晶體，其中上述第1區域之第2導電型之雜質濃度係與上述半導體基板相同之雜質濃度。
  12. 一種場效電晶體，其特徵在於具備：源極及汲極，其等形成於半導體基板；場氧化膜，其形成於上述半導體基板上；第2導電型之主體層，其自上述源極下形成至通道區域；第1導電型之漂移層，其形成於上述場氧化膜之下，且形成於上述汲極之下層及上述汲極與通道區域之間；第2導電型之雜質擴散層，其於上述漂移層中，除上述汲極之至少一部分之下方以外而配置於上述場氧化膜之下方；及第2雜質擴散層，該第2雜質擴散層配置於上述汲極之至少一部分之下方且第2導電型之雜質濃度高於上述雜質擴散層；且上述第2雜質擴散層係與除上述雜質擴散層外之上述漂移層接觸。
  13. 如請求項12之場效電晶體，其中上述漂移層進而以亦包圍上述 主體層之方式形成。
  14. 如請求項12或13之場效電晶體，其進而具備第1導電型之第2漂移層，該第1導電型之第2漂移層配置於上述汲極與上述雜質擴散層之間，且上述第2漂移層之第1導電型的雜質濃度高於上述漂移層之第1導電型之雜質濃度。
  15. 一種半導體裝置，其特徵在於具備如請求項1至14中任一項之場效電晶體。
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