JP2023137588A - 半導体装置 - Google Patents

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裕介 野中
Yusuke Nonaka
洋平 柳田
Yohei Yanagida
朋広 齊藤
Tomohiro Saito
健一郎 増田
Kenichiro Masuda
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Abstract

【課題】電界集中が発生することを抑制する。【解決手段】ゲート電極５１は、法線方向において、電界緩和層４０と異なる位置に配置されるようにし、層間絶縁膜６０上には、法線方向において、電界緩和層４０と重なる位置に電界緩和層用電極７３が配置されるようにする。そして、電界緩和層用電極７３は、ソース電極７２と電気的に接続されていると共に、層間絶縁膜６０に形成された第３コンタクトホール６３を通じて電界緩和層４０に接続されるようにする。【選択図】図１

Description

本発明は、ＬＤＭＯＳ（Lateral double Diffused MOSFETの略）が形成された半導体装置に関するものである。
従来より、ＬＤＭＯＳが形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、半導体基板の表層部に、互いに離れる状態でｎ型のドレイン領域とｐ型のボディ層とが形成されており、ボディ層の表層部にｎ型のソース領域が形成されている。また、この半導体装置では、半導体基板の表層部であって、ドレイン層とボディ層との間に、電界緩和層としてのＳＴＩ分離部（Shallow Trench Isolationの略）が形成されている。そして、半導体基板上には、ボディ層上に、ゲート絶縁膜を介してゲート電極が配置されている。なお、このゲート電極は、フィールドプレートとして機能することで半導体装置の耐圧を確保できるように、電界緩和層上まで延設されている。
特開２０１９－２０４８５３号公報
しかしながら、上記のような半導体装置では、ゲート電極が電界緩和層上まで延設されている。そして、本発明者らの検討によれば、上記のような半導体装置では、ゲート電極を延設することによって耐圧を向上できるものの、ＳＴＩ分離部上にゲート電極が配置されている部分で電界が広がり難くなる可能性があることが確認された。このため、上記のような半導体装置では、十分に電界を緩和できずに電界集中が発生する可能性がある。
本発明は上記点に鑑み、電界集中が発生することを抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１では、ゲート電極（５１）を有する半導体装置であって、一面（１０ａ）を有する半導体基板（１０）と、半導体基板の一面側に形成され、一面から露出する第１導電型のドレイン領域（３１）と、半導体基板の一面側に形成され、一面から露出すると共にドレイン領域と離れて形成される第２導電型のボディ層（３３）と、ボディ層の表層部に形成され、一面から露出する第１導電型のソース領域（３４）と、ボディ層のうちの一面から露出する部分上に配置されたゲート絶縁膜（５０）と、ゲート絶縁膜上に配置されたゲート電極（５１）と、半導体基板の一面に対する法線方向において、ソース領域とドレイン領域との間に配置された電界緩和層（４０、４３、４４）と、半導体基板の一面側に配置され、ゲート絶縁膜、ゲート電極、および電界緩和層を覆う層間絶縁膜（６０）と、層間絶縁膜上に配置され、層間絶縁膜に形成された第１コンタクトホール（６１）を通じてドレイン領域と接続されるドレイン電極（７１）と、層間絶縁膜上に配置され、層間絶縁膜に形成された第２コンタクトホール（６２）を通じてソース領域と接続されるソース電極（７２）と、を備え、ゲート電極は、法線方向において、電界緩和層と異なる位置に配置されており、層間絶縁膜上には、法線方向において、電界緩和層と重なる位置に電界緩和層用電極（７３）が配置され、電界緩和層用電極は、ソース電極と電気的に接続されていると共に、層間絶縁膜に形成された第３コンタクトホール（６３）を通じて電界緩和層に接続されている。
これによれば、層間絶縁膜上に電界緩和層用電極を配置し、電界緩和層用電極をソース電極と電気的に接続して電界緩和層用電極をフィールドプレートとして機能させている。このため、ゲート電極を電界緩和層上まで延設した半導体装置と比較して、層間絶縁膜側に電界を広げることができるため、電界集中が発生することを抑制でき、耐圧の向上を十分に図ることができる。また、この半導体装置によれば、電界緩和層用電極をソース電極と電気的に接続しているため、高速スイッチングにも対応し易くできる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の平面図である。 オフ状態の電界を示す模式図である。 耐圧とオン抵抗との関係を示す図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図１および図２を参照しつつ説明する。なお、本実施形態では、ｎチャネル型のＬＤＭＯＳが形成された半導体装置について説明する。また、図１は、図２中のI－I線に沿った断面図である。図２は、断面図ではないが、理解をし易くするために後述するゲート電極５１にハッチングを施してある。また、図２では、理解をし易くするため、後述するドレイン電極７１、ソース電極７２、ＳＴＩ用電極７３のうちの層間絶縁膜６０上に配置されている部分を省略して示している。
本実施形態の半導体装置は、図１に示されるように、支持基板１１上に埋込絶縁膜１２を介して活性層１３が積層されたＳＯＩ（Silicon On Insulatorの略）基板１０を用いて構成されている。なお、支持基板１１は、シリコン等の基板で構成され、埋込絶縁膜１２は、酸化膜等で構成されている。活性層１３は、所定の不純物濃度とされたｎ－型のシリコン基板等で構成されている。そして、本実施形態では、ＳＯＩ基板１０が半導体基板に相当している。以下では、ＳＯＩ基板１０における活性層１３の表面を含む面をＳＯＩ基板１０の一面１０ａともいう。
本実施形態の活性層１３は、トレンチ分離部２０によって素子領域１４とフィールドグランド領域１５とに区画形成されることで素子分離されている。本実施形態では、活性層１３は、素子領域１４がフィールドグランド領域１５に囲まれるように、トレンチ分離部２０によって素子分離されている。
トレンチ分離部２０は、ＳＯＩ基板１０の一面１０ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように絶縁膜２２が配置されることで構成されている。なお、絶縁膜２２は、熱酸化、またはデポジションによる絶縁材料の埋め込みによって溝部２１に配置される。
素子領域１４では、活性層１３における表層部の略中央部に、ＳＯＩ基板１０の一面１０ａから露出するように、ｎ＋型のドレイン領域３１が形成されている。
また、活性層１３の表層部には、ドレイン領域３１と離れ、トレンチ分離部２０と接するように、ｐ型のボディ層３３が形成されている。本実施形態のボディ層３３は、ドレイン領域３１側に突出するリサーフ部３３ａが形成されている。また、本実施形態のボディ層３３は、ＳＯＩ基板１０の一面１０ａに対する法線方向（以下では、単に法線方向ともいう）において、ドレイン領域３１を囲むように枠状に形成されている。なお、ＳＯＩ基板１０の一面１０ａに対する法線方向においてとは、言い換えると、ＳＯＩ基板１０の一面１０ａから視たときということもできる。
そして、ボディ層３３の表層部には、ＳＯＩ基板１０の一面１０ａから露出するように、活性層１３よりも高不純物濃度とされたｎ＋型のソース領域３４が形成されている。なお、ソース領域３４は、ボディ層３３と同様に、ドレイン領域３１を囲むように形成されている。すなわち、本実施形態では、後述するように、ソース－ドレイン間に電流が流れないオフ状態では、ドレイン領域３１がソース領域３４よりも高電位となる高電位領域となる。このため、法線方向から視たとき、半導体装置は、高電位領域となるドレイン領域３１が低電位領域となるソース領域３４で囲まれた構成とされている。
なお、本実施形態では、上記ドレイン領域３１、ボディ層３３、ソース領域３４は、活性層１３の中心を通り、一面１０ａに対する法線方向に沿って延びる軸Ａに対して略回転対称（本実施形態では、２回対称）に形成されている。また、本実施形態では、活性層１３のうちのドレイン領域３１とボディ層３３との間に位置する部分がドリフト層として機能する。
さらに、活性層１３の表層部には、電界緩和層としてのＳＴＩ分離部４０が形成されている。ＳＴＩ分離部４０は、活性層１３の表層部に所定深さのトレンチ４１を形成してトレンチ４１内を絶縁膜４２で埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することによって形成される。
そして、ＳＴＩ分離部４０には、第１開口部４０ａおよび第２開口部４０ｂが形成されている。具体的には、第１開口部４０ａは、素子領域１４のうちのＳＯＩ基板１０の一面１０ａにおける略中央部を露出させるように形成されている。本実施形態では、第１開口部４０ａは、ドレイン領域３１を露出させるように形成されている。第２開口部４０ｂは、素子領域１４のうちのＳＯＩ基板１０の一面１０ａにおける外縁部を露出させるように形成されている。本実施形態では、第２開口部４０ｂは、ボディ層３３、ソース領域３４、および活性層１３を露出させるように、枠状に形成されている。
ＳＯＩ基板１０の一面１０ａには、ボディ層３３から活性層１３上に渡ってゲート絶縁膜５０が配置されている。但し、ゲート絶縁膜５０は、ＳＴＩ分離部４０には達しないように形成されている。つまり、ゲート絶縁膜５０は、法線方向において、ＳＴＩ分離部４０と異なる位置に形成されている。言い換えると、ゲート絶縁膜５０は、法線方向において、ＳＴＩ分離部４０と重ならないように形成されている。
そして、ゲート絶縁膜５０上には、ポリシリコン等で構成されるゲート電極５１が配置されている。なお、ゲート電極５１は、ゲート絶縁膜５０と同様に、法線方向においてＳＴＩ分離部４０と異なる位置に形成されている。また、ゲート電極５１は、法線方向において、ドレイン領域３１を囲むように枠状に形成されており、枠状とされた部分の一部にドレイン領域３１と反対側に突き出た接続部５１ａが形成されている。
ＳＯＩ基板１０の一面１０ａには、ＳＴＩ分離部４０、ゲート絶縁膜５０、およびゲート電極５１を覆うように、層間絶縁膜６０が形成されている。層間絶縁膜６０は、ＴＥＯＳ（Tetraethyl orthosilicateの略）等で構成されている。そして、層間絶縁膜６０は、ドレイン領域３１を露出させる第１コンタクトホール６１、ソース領域３４を露出させる第２コンタクトホール６２、ＳＴＩ分離部４０を露出させる第３コンタクトホール６３が形成されている。また、層間絶縁膜６０は、ゲート電極５１の接続部５１ａを露出させる第４コンタクトホール６４が形成されている。
層間絶縁膜６０上には、ドレイン電極７１、ソース電極７２、ＳＴＩ用電極７３が形成されている。具体的には、ドレイン電極７１は、法線方向においてドレイン領域３１と対向する位置を含んで形成され、第１コンタクトホール６１を通じてドレイン領域３１と電気的に接続されている。ソース電極７２は、法線方向においてソース領域３４と対向する位置を含んで形成され、第２コンタクトホール６２を通じてソース領域３４と電気的に接続されている。
ＳＴＩ用電極７３は、法線方向においてＳＴＩ分離部４０と対向する位置を含んで形成され、第３コンタクトホール６３を通じてＳＴＩ分離部４０と接続されている。より詳しくは、ＳＴＩ用電極７３は、法線方向においてＳＴＩ分離部４０と対向する位置を含み、ドレイン領域３１とソース領域３４との間であって、ドレイン領域３１と離れた位置に形成されている。そして、ＳＴＩ用電極７３は、ソース電極７２と接続されている。本実施形態では、ＳＴＩ用電極７３は、ソース電極７２と繋がった状態となるように形成されることでソース電極７２と接続されている。つまり、本実施形態のＳＴＩ用電極７３は、ソース電極７２がドレイン電極７１側まで延設され、ソース電極７２の一部で構成されているともいえる。なお、本実施形態では、第３コンタクトホール６３は、ドレイン領域３１とソース領域３４との配列方向に沿った断面（例えば、図１の断面）において、ＳＴＩ分離部４０の内縁部分を露出させるように形成されている。また、本実施形態では、ＳＴＩ用電極７３が電界緩和層用電極に相当している。
さらに、層間絶縁膜６０上には、図１とは異なる断面において、ゲート電極５１の接続部５１ａと接続されるゲート配線７４も形成されている。そして、ゲート配線７４は、第４コンタクトホール６４を通じてゲート電極５１と接続されている。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
本実施形態では、ゲート電極５１に対して正電圧が印加されると、ゲート絶縁膜５０を挟んでゲート電極５１と反対側に位置するボディ層３３に電子が引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流が流れるオン状態となる。
そして、ゲート電極５１への電圧の印加が停止されると、反転層が消滅してソース－ドレイン間に電流が流れないオフ状態となり、ドレイン領域３１の電位がソース領域３４より高くなる。この際、本実施形態では、高電位領域となるドレイン領域３１が低電位領域となるソース領域３４で囲まれている。このため、ドレイン領域３１に起因する高電界がトレンチ分離部２０まで達し難くなり、トレンチ分離部２０を構成する絶縁膜２２で電界集中が発生することを抑制できる。
そして、上記半導体装置では、オフ状態である際にソース電極７２と同電位となるＳＴＩ用電極７３がフィールドプレートとして機能する。このため、半導体装置の耐圧の向上を十分に図ることができる。具体的には、ＳＴＩ用電極７３は、層間絶縁膜６０上に配置されており、ＳＴＩ分離部４０の直上には配置されていない。このため、ゲート電極５１がＳＴＩ分離部４０上まで延設されている場合と比較すると、図３に示されるように、ＳＴＩ分離部４０におけるソース領域３４側の部分においても、層間絶縁膜６０側に電界を広げることができる。なお、特に図示しないが、ＳＴＩ分離部４０上までゲート電極５１が延設されている場合には、ゲート電極５１によって電界を広げることができず、ＳＴＩ分離部４０におけるソース領域３４側の端部で電界が集中し易くなる。このため、本実施形態の半導体装置では、ＳＴＩ分離部４０におけるソース領域３４側の端部で電界が集中することを抑制できる。したがって、ＳＴＩ用電極７３を配置せず、ゲート電極５１をＳＴＩ分離部４０上まで延設した半導体装置を比較例とすると、図４に示されるように、同じオン抵抗の半導体装置を構成する場合、耐圧を高くできる。言い換えると、同じ耐圧を有する半導体装置を構成する場合、オン抵抗を小さくできる。
また、本実施形態の半導体装置は、ＳＴＩ用電極７３をソース電極７２と接続しているため、高速スイッチングにも対応できる。すなわち、耐圧を向上させるためには、ゲート電極５１（すなわち、ゲート配線７４）を層間絶縁膜６０上でＳＴＩ用電極７３と接続しても同様の効果を得ることができる。しかしながら、高速スイッチングに対応するためには、オン抵抗（Ｒｏｎ）と、ドレイン－ゲート間電荷量（Ｑｇｄ）との積を小さくすることが必要である。この場合、ＳＴＩ用電極７３をゲート電極５１と接続すると、ＳＴＩ分離部４０を介したＳＴＩ用電極－ドレイン間電荷量がドレイン－ゲート間電荷量に含まれることになり、ドレイン－ゲート間電荷量が大きくなり易い。したがって、本実施形態では、ＳＴＩ用電極７３をソース電極７２と接続することで高速スイッチングにも対応できるようにしている。
以上説明した本実施形態によれば、層間絶縁膜６０上にＳＴＩ用電極７３を配置し、ＳＴＩ用電極７３をソース電極７２と電気的に接続してＳＴＩ用電極７３をフィールドプレートとして機能させている。このため、本実施形態の半導体装置では、ゲート電極５１をＳＴＩ分離部４０上まで延設した半導体装置と比較して、層間絶縁膜６０側に電界を広げることができるため、電界集中が発生することを抑制でき、耐圧の向上を十分に図ることができる。言い換えると、本実施形態の半導体装置では、ゲート電極５１をＳＴＩ分離部４０上まで延設した半導体装置と比較すると、同じ耐圧の半導体装置を構成する場合、オン抵抗の低減を図ることができる。また、本実施形態の半導体装置では、ＳＴＩ用電極７３をソース電極７２と電気的に接続しているため、高速スイッチングにも対応し易くできる。
（１）本実施形態では、ボディ層３３に、ドレイン領域３１側に突き出すリサーフ部３３ａが形成されている。このため、オフ状態である際の電界をさらに緩和し易くできる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、ＳＴＩ分離部４０上に接続電極を配置したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図５に示されるように、ＳＴＩ分離部４０上に、絶縁膜８０および接続電極８１が配置されている。具体的には、絶縁膜８０は、ゲート絶縁膜５０を形成する際に同時に形成され、ゲート絶縁膜５０と同じ材料で構成されて同じ厚さとされている。接続電極８１は、ゲート電極５１を形成する際に同時に形成され、ゲート電極５１と同じ材料で構成されて同じ厚さとされている。
層間絶縁膜６０に形成される第３コンタクトホール６３は、接続電極８１を露出させるように形成されている。そして、ＳＴＩ用電極７３は、第３コンタクトホール６３を通じて接続電極８１と接続されている。つまり、ＳＴＩ用電極７３は、接続電極８１を介してＳＴＩ分離部４０と接続されている。
以上説明した本実施形態によれば、層間絶縁膜６０上にＳＴＩ用電極７３を配置し、ＳＴＩ用電極７３をソース電極７２と電気的に接続しているため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態では、ＳＴＩ分離部４０上に接続電極８１が配置されている。そして、接続電極８１は、ゲート電極５１と同じ材料で構成されて同じ厚さとされている。このため、第３コンタクトホール６３を第１コンタクトホール６１と同時に形成できる。また、第１、第３コンタクトホール６１、６３は、通常、エッチングによって形成される。この際、エッチングは、層間絶縁膜６０やＳＴＩ分離部４０の絶縁膜４２を構成する酸化膜の方がシリコンよりも除去され易い選択比となる条件で行われる。このため、接続電極８１が配置されていることにより、接続電極８１の下方に位置するＳＴＩ分離部４０の絶縁膜４２が除去されることを抑制できる。したがって、半導体装置の耐圧が変動することを抑制できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、電界緩和層を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図６に示されるように、活性層１３の表層部であって、ドレイン領域３１とソース領域３４との間に、電界緩和層としてのＬＯＣＯＳ（LOCal Oxidation of Siliconの略）膜４３が形成されている。
層間絶縁膜６０に形成される第３コンタクトホール６３は、ＬＯＣＯＳ膜４３を露出させるように形成されている。そして、ＳＴＩ用電極７３は、第３コンタクトホール６３を通じてＬＯＣＯＳ膜４３と接続されている。
以上説明した本実施形態によれば、層間絶縁膜６０上にＳＴＩ用電極７３を配置し、ＳＴＩ用電極７３をソース電極７２と電気的に接続しているため、上記第１実施形態と同様の効果を得ることができる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、電界緩和層を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態の半導体装置では、図７に示されるように、活性層１３内に電界緩和層としての酸化膜が配置されておらず、活性層１３上であって、ドレイン領域３１とソース領域３４との間に電荷緩和層としての絶縁膜４４が配置されている。なお、この絶縁膜４４は、ゲート絶縁膜５０よりも厚く形成されている。また、この絶縁膜４４は、例えば、ゲート絶縁膜５０を配置する前、ＳＯＩ基板１０の一面１０ａ上にＣＶＤ（chemical vapor depositionの略）法等で絶縁膜を配置し、この絶縁膜をパターニングすることで配置される。
層間絶縁膜６０に形成される第３コンタクトホール６３は、絶縁膜４４を露出させるように形成されている。そして、ＳＴＩ用電極７３は、第３コンタクトホール６３を通じて絶縁膜４４と接続されている。
以上説明した本実施形態によれば、層間絶縁膜６０上にＳＴＩ用電極７３を配置し、ＳＴＩ用電極７３をソース電極７２と電気的に接続しているため、上記第１実施形態と同様の効果を得ることができる。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＬＤＭＯＳが形成された半導体装置を説明した。しかしながら、半導体装置は、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプとされていてもよい。
また、上記各実施形態では、ＳＯＩ基板１０の活性層１３に素子領域１４とフィールドグランド領域１５とが形成されている例を説明したが、素子領域１４のみが形成されていてもよい。この場合、半導体装置は、トレンチ分離部２０が形成されていなくてもよい。
さらに、上記各実施形態では、ＳＯＩ基板１０を用いた例を説明したが、半導体装置は、半導体基板として、シリコン基板、炭化珪素基板、窒化ガリウム基板、または他の化合物半導体基板等が用いられて構成されていてもよい。
また、上記各実施形態では、ＳＴＩ用電極７３がソース電極７２と一体化されている例を説明した。しかしながら、ＳＴＩ用電極７３は、ソース電極７２と電気的に接続されるのであれば、ソース電極７２と分離して形成されていてもよい。例えば、ＳＴＩ用電極７３とソース電極７２とは、分離して形成され、ボンディングワイヤ等で電気的に接続されていてもよい。
そして、上記各実施形態を適宜組み合わせることもできる。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、電界緩和層上に、絶縁膜８０および接続電極８１を配置するようにしてもよい。
１０ 半導体基板
３１ ドレイン領域
３３ ボディ層
３４ ソース領域
４０ ＳＴＩ分離部（電界緩和層）
５０ ゲート絶縁膜
５１ ゲート電極
６０ 層間絶縁膜
６１ 第１コンタクトホール
６２ 第２コンタクトホール
６３ 第３コンタクトホール
７１ ドレイン電極
７２ ソース電極
７３ ＳＴＩ用電極（電界緩和層用電極）

Claims (3)

  1. ゲート電極（５１）を有する半導体装置であって、
    一面（１０ａ）を有する半導体基板（１０）と、
    前記半導体基板の一面側に形成され、前記一面から露出する第１導電型のドレイン領域（３１）と、
    前記半導体基板の一面側に形成され、前記一面から露出すると共に前記ドレイン領域と離れて形成される第２導電型のボディ層（３３）と、
    前記ボディ層の表層部に形成され、前記一面から露出する第１導電型のソース領域（３４）と、
    前記ボディ層のうちの前記一面から露出する部分上に配置されたゲート絶縁膜（５０）と、
    前記ゲート絶縁膜上に配置されたゲート電極（５１）と、
    前記半導体基板の一面に対する法線方向において、前記ソース領域と前記ドレイン領域との間に配置された電界緩和層（４０、４３、４４）と、
    前記半導体基板の一面側に配置され、前記ゲート絶縁膜、前記ゲート電極、および前記電界緩和層を覆う層間絶縁膜（６０）と、
    前記層間絶縁膜上に配置され、前記層間絶縁膜に形成された第１コンタクトホール（６１）を通じて前記ドレイン領域と接続されるドレイン電極（７１）と、
    前記層間絶縁膜上に配置され、前記層間絶縁膜に形成された第２コンタクトホール（６２）を通じて前記ソース領域と接続されるソース電極（７２）と、を備え、
    前記ゲート電極は、前記法線方向において、前記電界緩和層と異なる位置に配置されており、
    前記層間絶縁膜上には、前記法線方向において、前記電界緩和層と重なる位置に電界緩和層用電極（７３）が配置され、
    前記電界緩和層用電極は、前記ソース電極と電気的に接続されていると共に、前記層間絶縁膜に形成された第３コンタクトホール（６３）を通じて前記電界緩和層に接続されている半導体装置。
  2. 前記電界緩和層と前記層間絶縁膜との間には、前記ゲート電極と同じ材料で構成された接続電極（８２）が配置され、
    前記層間絶縁膜は、前記接続電極も覆うように配置されており、
    前記第３コンタクトホールは、前記接続電極を露出させるように形成され、
    前記電界緩和層用電極は、前記接続電極を介して前記電界緩和層と接続されている請求項１に記載の半導体装置。
  3. 前記ボディ層は、前記ドレイン領域側に突出したリサーフ部（３３ａ）が形成されている請求項１または２に記載の半導体装置。
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