CN104685614B - 场效应晶体管以及半导体装置 - Google Patents

场效应晶体管以及半导体装置 Download PDF

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Abstract

提供一种能够分别提高截止状态的漏极耐压以及导通状态的漏极耐压的场效应晶体管和半导体装置。具备：场氧化膜(31)，其配置在位于硅衬底(1)中的沟道区域与N型漏极(9)之间的N型漂移区(20)之上；N型漂移层(21)，其配置在硅衬底(1)中的漂移区(20)和漏极(9)之下；以及埋入层(51)，其P型杂质浓度比硅衬底(1)的P型杂质浓度高。埋入层(51)在硅衬底(1)中配置在除了漏极(9)的至少一部分的下方以外的漂移层(21)之下。

Description

场效应晶体管以及半导体装置
技术领域
本发明涉及一种场效应晶体管以及半导体装置，特别是，涉及一种能够分别提高截止状态的漏极耐压和导通状态的漏极耐压的场效应晶体管以及半导体装置。
背景技术
以往，已知一种漏极附近的杂质层向横向扩散的构造的LDMOS(LaterallyDiffused MOS：横向扩散MOS)晶体管，进行着实现LDMOS晶体管的高耐压化和低导通电阻化的研究。
例如，在非专利文献1中，如图30所示，公开一种在LDMOS晶体管850中在N-漂移层(以下称为N-层)801的下方配置了P-层803的构造。根据该构造，在P-层803与N-层801之间产生寄生电容，在寄生电容中积累电荷。因此，在N-层801形成耗尽层。由此，降低N-层801的表面电场(即，得到Reduced Surface Field：RESURF效应)，能够提高截止状态下的漏极耐压(即，OFF-BVdss)。
非专利文献1：Kwang-Young Ko et al.,“BD180LV-0.18μm BCD Technology withBest-in-Class LDMOS from 7V to 30V,”Proceedings of The 22th InternationalSymposium on Power Semiconductor Devices & ICs,Hiroshima,pp.71-74,2010
发明内容
发明要解决的问题
在图30示出的构造中，通过提高P-层803的杂质浓度，能够得到RESURF效应。然而，当过于提高P-层803的杂质浓度时，N-层801被从P-层803一侧大大地耗尽。由此，存在以下问题：在导通状态的LDMOS晶体管中，N-层801内的电流路被推到半导体表面区域，传导的电子电流密度上升，N-层801的耗尽层中的有效电荷从正变化为负，有效沟道容易扩大至漏极805(即，在漏极周边上容易产生Kirk效应)。当在漏极周边上产生Kirk效应时，电场集中于漏极的端部，因此存在导通状态下的漏极耐压(即，ON-BVdss)下降这种问题。
因此，本发明是鉴于这种情形而完成的，目的在于提供一种能够分别提高截止状态的漏极耐压和导通状态的漏极耐压的场效应晶体管以及半导体装置。
用于解决问题的方案
为了解决上述问题，本发明的一个方式所涉及的场效应晶体管形成于半导体衬底，该场效应晶体管的特征在于，具备：第一导电型的漂移区，其配置在上述半导体衬底中的成为沟道的区域与第一导电型的漏极之间；场氧化膜，其配置在上述漂移区之上；以及第二导电型的第一杂质扩散层，其配置在上述半导体衬底中的上述漂移区之下，其中，上述漂移区具有第一导电型的第一漂移层和第二漂移层，该第二漂移层配置在上述第一漂移层之上，且该第二漂移层的第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高。
另外，上述场效应晶体管的特征在于，也可以是，还具备第二杂质扩散层，该第二杂质扩散层配置在上述漂移区之下，且该第二杂质扩散层的第二导电型的杂质浓度比上述第一杂质扩散层的第二导电型的杂质浓度高，上述漂移区还具有第三漂移层，该第三漂移层配置在上述第二杂质扩散层之上，且该第三漂移层的第一导电型的杂质浓度比上述第二漂移层的第一导电型的杂质浓度高，上述第三漂移层和上述第二杂质扩散层位于上述场氧化膜的正下方。
另外，上述场效应晶体管的特征在于，也可以是，上述第三漂移层与上述场氧化膜接触。
另外，上述场效应晶体管的特征在于，也可以是，上述第二漂移层从上述场氧化膜的端部之下向成为上述沟道的区域侧延伸。
另外，也可以是，上述场效应晶体管形成于半导体衬底，该场效应晶体的特征在于，具备：第一导电型的漂移区，其配置在上述半导体衬底中的成为沟道的区域与第一导电型的漏极之间；场氧化膜，其配置在上述漂移区之上；以及第二导电型的第二杂质扩散层，其配置在上述半导体衬底中的上述漂移区之下，其中，上述漂移区具有第一导电型的第一漂移层和第三漂移层，该第三漂移层配置在上述第二杂质扩散层之上，且该第三漂移层的第一导电型的杂质浓度比上述第一漂移层的第一导电型的杂质浓度高，上述第三漂移层和上述第二杂质扩散层位于上述场氧化膜的正下方。
本发明的另一方式所涉及的场效应晶体管的特征在于，具备：形成于半导体衬底的源极和漏极；形成在上述半导体衬底之上的场氧化膜；第一导电型的漂移层，其形成在上述场氧化膜之下且形成在上述漏极的下层以及上述漏极与沟道区域之间；第一区，其在上述漏极的下方且上述漂移层之下与上述漂移层接触，由与上述第一导电型不同的第二导电型构成；以及第二区，其在上述漂移层的除了上述第一区以外的区域之下与上述漂移层接触，由第二导电型构成，其中，上述第一区的第二导电型的杂质浓度比上述第二区的第二导电型的杂质浓度低。
另外，上述场效应晶体管的特征在于，也可以是，上述漂移层具有第一漂移层和第二漂移层，该第二漂移层配置在上述第一漂移层之上，且该第二漂移层的第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高。
另外，上述场效应晶体管的特征在于，也可以是，上述漂移层还具有第三漂移层，该第三漂移层配置在上述第一漂移层之上，且该第三漂移层的第一导电型的杂质浓度比上述第二漂移层的第一导电型的杂质浓度高，上述第三漂移层配置在上述场氧化膜之下。
另外，上述场效应晶体管的特征在于，也可以是，上述第二漂移层从上述场氧化膜的端部之下向成为上述沟道的区域侧延伸。
另外，上述场效应晶体管的特征在于，也可以是，上述第一区的第二导电型的杂质浓度与上述半导体衬底的第二导电型的杂质浓度相同。
本发明的进一步其它方式所涉及的场效应晶体管的特征在于，具备：形成于半导体衬底的源极和漏极；形成在上述半导体衬底之上的场氧化膜；第二导电型的衬底层，其形成为从上述源极之下连续延伸到沟道区域；第一导电型的漂移层，其形成在上述场氧化膜之下且形成在上述漏极的下层以及上述漏极与沟道区域之间；以及第二导电型的杂质扩散层，其在上述漂移层中配置在除了上述漏极的至少一部分的下方以外的上述场氧化膜的下方。
另外，上述场效应晶体管的特征在于，也可以是，上述漂移层形成为还包围上述衬底层。
另外，上述场效应晶体管的特征在于，也可以是，还具备配置在上述漏极的至少一部分的下方的第二导电型的第二杂质扩散层，上述第二杂质扩散层的第二导电型的杂质浓度比上述杂质扩散层的第二导电型的杂质浓度低。
另外，上述场效应晶体管的特征在于，也可以是，还具备配置在上述漏极与上述杂质扩散层之间的第一导电型的第二漂移层，上述第二漂移层的第一导电型的杂质浓度比上述漂移层的第一导电型的杂质浓度高。
本发明的一个方式所涉及的半导体装置的特征在于，具备上述场效应晶体管。
发明的效果
根据本发明的一个方式，能够提供一种能够分别提高截止状态的漏极耐压和导通状态的漏极耐压的场效应晶体管以及半导体装置。
附图说明
图1是表示第一实施方式所涉及的半导体装置100的结构例的截面图。
图2是按工序顺序示出半导体装置100的制造方法的截面图。
图3是按工序顺序示出半导体装置100的制造方法的截面图。
图4是示意性地示出实施方式中的深度方向的构造与电场分布等的概念图。
图5是示意性地示出比较方式中的深度方向的构造与电场分布等的概念图。
图6是表示第一实施方式所涉及的半导体装置100A的结构例(第一变形例)的截面图。
图7是表示第一实施方式所涉及的半导体装置100B的结构例(第二变形例)的截面图。
图8是表示第一实施方式所涉及的半导体装置100C的结构例(第三变形例)的截面图。
图9是表示第二实施方式所涉及的半导体装置200的结构例的截面图。
图10是按工序顺序示出半导体装置200的制造方法的截面图。
图11是按工序顺序示出半导体装置200的制造方法的截面图。
图12是表示第二实施方式所涉及的半导体装置200A的结构例(变形例)的截面图。
图13是表示第三实施方式所涉及的半导体装置300的结构例的截面图。
图14是按工序顺序示出半导体装置300的制造方法的截面图。
图15是按工序顺序示出半导体装置300的制造方法的截面图。
图16是表示第四实施方式所涉及的半导体装置400的结构例的截面图。
图17是按工序顺序示出半导体装置400的制造方法的截面图。
图18是按工序顺序示出半导体装置400的制造方法的截面图。
图19是表示第五实施方式所涉及的LDMOS晶体管500的结构例的俯视图。
图20是表示LDMOS晶体管500的结构例的A-A’截面图。
图21是表示LDMOS晶体管500的结构例的B-B’截面图。
图22是表示漏极耐压与导通电阻的折衷特性的改善的图。
图23是表示实施方式中的ON-BVdss的提高的图。
图24是表示第六实施方式所涉及的LDMOS晶体管600的结构例的俯视图。
图25是表示LDMOS晶体管600的结构例的A-A’截面图。
图26是表示LDMOS晶体管600的结构例的B-B’截面图。
图27是表示第七实施方式所涉及的LDMOS晶体管700的结构例的俯视图。
图28是表示LDMOS晶体管700的结构例的A-A’截面图。
图29是表示LDMOS晶体管700的结构例的B-B’截面图。
图30是表示以往例所涉及的LDMOS晶体管850的结构例的图。
具体实施方式
本发明的实施方式(以下称为本实施方式)所涉及的场效应晶体管的特征在于，具备：形成于半导体衬底的源极和漏极；形成在上述半导体衬底之上的场氧化膜；第一导电型的漂移层，其形成在上述场氧化膜之下且形成在上述漏极的下层以及上述漏极与沟道区域之间；第一区，其在上述漏极的下方且上述漂移层之下与上述漂移层接触，由与上述第一导电型不同的第二导电型构成；以及第二区，其在上述漂移层的除了上述第一区以外的区域之下与上述漂移层接触，其中，上述第一区的第二导电型的杂质浓度比上述第二区的第二导电型的杂质浓度低。
根据本实施方式，在场氧化膜之下(第一导电型的漂移区之下)配置有第二区(第二导电型的杂质扩散层)，在漂移区与上述杂质扩散层之间形成PN结。由此，在截止状态的场效应晶体管中，能够使漂移区高效率地耗尽，在将源极与半导体衬底电连接的状态下对源极-漏极之间施加反向偏压的情况下，容易在反向偏压小的阶段使漂移区完全耗尽。因而，能够降低漂移区的表面电场(即，得到RESURF效应)，能够提高截止状态下的漏极耐压(即，OFF-BVdss)。
另外，第一区的第二导电型的杂质浓度低于上述第二区的第二导电型的杂质浓度。杂质扩散层优选不存在于漏极的至少一部分(即，一部分或者全部)的下方。由此，能够在漏极的下方在漂移层与半导体衬底之间扩大耗尽层，能够使漂移层内的电位梯度缓和(即，能够将漂移层内设为低电场)。因而，能够减弱载流子向漏极侧靠近，在场效应晶体管导通时，能够使漂移层内的电流密度下降。由此，能够抑制漂移层的耗尽层中的有效电荷的极性由于电流的影响而反转，能够抑制有效沟道扩大至漏极(即，在漏极周边产生Kirk效应)。
另外，能够降低基于Kirk效应的漏极周围的碰撞离子化，因此能够使漏极附近的Kink现象(饱和漏极电流的急剧上升)缓和。由此，能够提高导通状态下的漏极耐压(BVdss-ON)。
本实施方式所涉及的场效应晶体管形成在半导体衬底之上，该场效应晶体管的特征在于，具备：第一导电型的漂移区，其配置在半导体衬底中的成为沟道的区域与第一导电型的漏极之间；场氧化膜，其配置在上述漂移区之上；以及第二导电型的第一杂质扩散层，其配置在上述半导体衬底中的上述漂移区之下，其中，上述漂移区具有第一导电型的第一漂移层和第二漂移层，该第二漂移层配置在上述第一漂移层之上，且该第二漂移层的第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高。
根据本实施方式，在第一导电型的漂移区之下配置有第二导电型的第一杂质扩散层，在第一漂移层与第一杂质扩散层之间形成有PN结。由此，在截止状态的场效应晶体管中，能够使漂移区高效率地耗尽，在将源极与半导体衬底电连接的状态下对源极-漏极之间施加反向偏压的情况下，容易在反向偏压小的阶段使漂移区完全耗尽。由此，能够降低漂移区的表面电场(即，得到RESURF效应)，能够将截止状态下的漏极耐压(即，OFF-BVdss)维持得高。
另外，能够得到RESURF效应，因此如第二漂移层那样，能够提高漂移区的表面附近的杂质浓度。由此，一边能够维持高OFF-BVdss一边降低导通电阻。
并且，在第一漂移层之上配置有第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高的第二漂移层。由此，在场效应晶体管导通时，能够抑制漂移区的耗尽层中的有效电荷的极性由于漏极电压和第一杂质扩散层的影响而反转，能够抑制有效沟道扩大至漏极(即，在漏极周边产生Kirk效应)。由此，能够防止电场集中于漏极的端部，因此能够将导通状态下的漏极耐压(即，ON-BVdss)维持得高。
以下，使用附图说明本发明的各实施方式。此外，在以下说明的各图中，对具有相同的结构的部分附加相同的附图标记，省略其反复说明。
[第一实施方式]
(构造)
图1是表示本发明的第一实施方式所涉及的半导体装置100的结构例的截面图。如图1所示，该半导体装置100例如具备：P型硅衬底(P-sub：P衬底)1；形成在硅衬底1之上的N沟道型的LDMOS晶体管50；层间绝缘膜33，其配置在硅衬底1之上并覆盖LDMOS晶体管50；接触电极55，其贯穿层间绝缘膜33并与LDMOS晶体管50相连接；布线层57，其配置在层间绝缘膜33之上并与接触电极55相连接；以及保护膜61，其配置在层间绝缘膜33之上并覆盖布线层57。
LDMOS晶体管50具备配置在硅衬底1之上的栅极绝缘膜3、配置在栅极绝缘膜3之上的栅电极5、配置在硅衬底1中的栅电极5的两侧之下的N型源极(N+层)7和漏极(N+层)9、配置在硅衬底1中的N型漂移区20之上的场氧化膜31、配置在硅衬底1中的漂移区20和漏极9之下的N型漂移层(N-层)21、配置在硅衬底1中的漂移层21之下的P型埋入层(P层)51、配置在硅衬底1的P型衬底层(P层)53以及P型拾取层(P+层)35。在此，漂移区20是位于硅衬底1中的成为沟道的区域(以下称为沟道区域)10与漏极9之间的区域。
栅极绝缘膜3例如是通过使硅衬底1热氧化而得到的硅氧化膜。场氧化膜31是通过STI(Shallow Trench Isolation：浅沟道隔离)法形成的硅氧化膜。如图1所示，栅电极5从栅极绝缘膜3之上延伸至场氧化膜31之上。另外，源极7和漏极9分别以高浓度包含N型杂质且分别从场氧化膜31之下露出。
N型漂移层21配置在漂移区20和漏极9之下，其上侧部分与场氧化膜31接触。即，N型漂移层21形成在场氧化膜31之下，形成在漏极9的下层以及漏极9的下层与沟道区域之间。漂移层21中的N型杂质浓度低于源极7、漏极9中的N型杂质浓度。另外，漂移层21在沟道长度方向(例如X轴向)上从场氧化膜31的端部之下向沟道区域10侧延伸，构成积累区域30。此外，积累区域是指在对栅电极施加正的偏压时很多载流子被拉向栅极绝缘膜侧而积累的区域。
P型埋入层51配置在漂移层21之下，其上侧部分与N型漂移层21接触。埋入层51中的P型杂质浓度比硅衬底1中的P型杂质浓度高。另外，该埋入层51即使在漂移层21之下也不配置在漏极9的至少一部(即，一部分或者全部)的下方。即，埋入层51并不意图配置在漏极9的下方。在此，下方是指图1中Z轴向的向下方向。
P型衬底层53配置成从硅衬底1中的源极7之下连续延伸到沟道区域10。在本实施方式中，例如衬底层53构成沟道区域10的至少一部分。另外，P型拾取层35配置在衬底层53的内侧的例如源极7的与沟道区域接触一侧相反的一侧，与衬底层53和源极7电连接。衬底层53和拾取层35的P型杂质浓度均比硅衬底1的P型杂质浓度高。另外，例如拾取层35的P型杂质浓度比衬底层53的P型杂质浓度高。此外，源极7与拾取层35通过以横跨源极7与拾取层35之上的方式配置的接触电极55进行电连接而被设定为同一电位(例如接地电位)。
(制造方法)
接着，说明图1示出的半导体装置100的制造方法。
图2和图3是按工序顺序示出半导体装置100的制造方法的截面图。如图2的(a)所示，首先，准备硅衬底1。接着，使硅衬底1的表面热氧化而形成硅氧化膜11。然后，使用光刻技术，在硅氧化膜11之上形成抗蚀图案12。该抗蚀图案12具有在形成N型漂移层的区域的上方开口并覆盖除此以外的区域的形状。接着，将该抗蚀图案12使用于掩模，将磷等的N型杂质离子注入于硅衬底1。在离子注入之后，从硅衬底1的上方去除抗蚀图案12。
接着，如图2的(b)所示，使用光刻技术，在硅氧化膜11之上形成抗蚀图案13。该抗蚀图案13具有在形成P型埋入层的区域的上方开口并覆盖除此以外的区域的形状。然后，将该抗蚀图案13使用于掩模，将硼等P型杂质离子注入于硅衬底1。在离子注入之后，从硅衬底1的上方去除抗蚀图案13。之后，对硅衬底1实施热处理来使杂质在硅衬底1中扩散。由此，如图2的(c)所示，在硅衬底1分别形成N型漂移层21和P型埋入层51。
接着，如图3的(a)所示，例如通过STI法，在硅衬底1形成场氧化膜31。在STI法中通过干蚀刻来消去硅衬底1而形成沟槽(槽)，在沟槽内埋入硅氧化膜，由此形成场氧化膜31。此外，例如在场氧化膜31的形成过程中去除硅氧化膜11。
接着，使用光刻技术和离子注入技术，将硼等P型杂质选择性地离子注入于硅衬底1。然后，在去除未图示的抗蚀图案之后，对硅衬底1实施热处理。由此，如图3的(b)所示，在硅衬底1形成P型衬底层53。
接着，如图3的(c)所示，使硅衬底1热氧化而形成栅极绝缘膜3。接着，例如使用LPCVD法(low pressure chemical vapor deposition：低压化学气相淀积)，在栅极绝缘膜3之上形成多晶硅膜。然后，使用光刻技术和干蚀刻技术，对多晶硅膜进行图案形成。由此，在栅极绝缘膜3之上形成由多晶硅膜构成的栅电极5。在形成栅电极5之后，去除未图示的抗蚀图案。
接着，使用光刻技术和离子注入技术，将磷或者砷等N型杂质离子注入于硅衬底1的形成源极、漏极的区域。在离子注入之后，去除抗蚀图案。然后，对硅衬底1实施热处理。由此，如图3的(c)所示，使杂质在硅衬底1中扩散来形成N型源极7、漏极9。
接着，使用光刻技术和离子注入技术，将硼等P型杂质离子注入于硅衬底1的形成拾取层35的区域。在离子注入之后，去除抗蚀图案。然后，对硅衬底1实施热处理。由此，使杂质在硅衬底1中扩散来形成拾取层35。
接着，在硅衬底1之上形成层间绝缘膜33(参照图1)。层间绝缘膜60例如为硅氧化膜，其形成例如通过CVD法进行。然后，形成接触电极55(参照图1)。之后，在层间绝缘膜60之上形成布线层57(参照图1)，形成保护膜61。经过上述工序，完成图1示出的半导体装置100。
在第一实施方式中，硅衬底1与本发明的“半导体衬底”对应，LDMOS晶体管50与本发明的“场效应晶体管”对应。另外，场氧化膜31与本发明的“场氧化膜”对应，N-漂移层21与本发明的“漂移层”对应，埋入层51与本发明的“第二区”对应，同在漏极9的下方且漂移层21之下与漂移层21接触的硅衬底1相同的区域与本发明的“第一区”对应。第一区的N型杂质浓度与硅衬底1的杂质浓度相同。另外，N型与本发明的“第一导电型”对应，P型与本发明的“第二导电型”对应。
(第一实施方式的效果)
本发明的第一实施方式起到以下效果。
(1)在N型漂移区20之下配置有P型埋入层51，在漂移区20与埋入层51之间形成有PN结。由此，在截止状态的LDMOS晶体管中，能够使漂移区20高效率地耗尽，在将源极7与硅衬底1电连接的状态下在源极-漏极之间施加反向偏压的情况下，容易在反向偏压小的阶段使漂移区20完全耗尽。因而，能够降低漂移区20的表面电场(即，得到RESURF效应)，能够提高截止状态下的漏极耐压(即，OFF-BVdss)。即，通过存在于漂移区20之下的埋入层51，RESURF效应变得更有效，能够提高OFF-BVdss。
(2)另外，在漏极9的至少一部分(即，一部分或者全部)的下方不存在埋入层51。由此，在漏极9的下方在漂移层21与硅衬底1之间能够扩大耗尽层，能够使漂移层21内的电位梯度缓和(即，将漂移层21内设为低电场)。这一点，参照附图进一步进行说明。
图4是示意性地示出本发明的实施方式所涉及的LDMOS晶体管的漏极附近的深度方向(Z轴向)的构造与电场分布、电位分布的概念图。另外，图5是示意性地示出本发明的比较方式所涉及的LDMOS晶体管的漏极附近的深度方向(Z轴向)的构造与电场分布、电位分布的概念图。在图4的(b)和图5的(b)中，横轴表示深度方向(Z轴向)，纵轴表示电场强度。另外，在图4的(c)和图5的(c)中，横轴表示深度方向(Z轴向)，纵轴表示电位。
此外，图4示出的实施方式与图5示出的比较方式的构造上的差异仅为是否存在漏极(N+)下方的埋入层(P)，除此以外相同。另外，在图4和图5中，对漏极(N+)分别施加漏极电压Vd1、Vd2(Vd1＝Vd2)，假设半导体衬底(P-)与接地电位相连接的状态。
如图4的(a)所示，在实施方式中，在漏极(N+)的下方不存在埋入层(P)。另外，如图5的(a)所示，在比较方式中，在漏极(N+)的下方存在埋入层(P)。由此，实施方式与比较方式相比，在漂移层(N-)与半导体衬底(P-)之间能够扩大耗尽层。
因而，如图4的(b)和图5的(b)所示，关于漂移层(N-)与半导体衬底(P-)的PN接合面中的峰值电场，能够使实施方式的峰值电场Emax1低于比较方式的峰值电场Emax2(即，在Vd1＝Vd2时，S1＝S2并且Emax1<Emax2(在此，忽视PN结的扩散电位)；面积S1、S2为电场强度的积分值，表示电位)。换言之，如图4的(c)和图5的(c)所示，实施方式与比较方式相比，能够使漂移层(N-)内的电位梯度缓和(即，将漂移层内设为低电场)。
因而，实施方式与比较方式相比，能够减弱载流子向漏极(N+)侧的靠近，在场效应晶体管导通时，能够使漂移层(N-)内的电流密度降低。由此，能够抑制漂移层(N-)的耗尽层中的有效电荷的极性由于电流的影响而反转，能够抑制有效沟道扩大至漏极(N+)(即，在漏极周边产生Kirk效应)。这样，由于第一区(漏极的下方)的第二导电型的杂质浓度低于第二区(埋入层(P))的第二导电型的杂质浓度而得到上述效果。
(3)另外，能够降低由Kirk效应导致的漏极9周围的碰撞离子化，因此能够使漏极9附近的Kink现象(饱和漏极电流的急剧上升)缓和。由此，能够提高导通状态下的漏极耐压(BVdss-ON)。即，在漏极9的下方不存在埋入层51，由此能够使漏极附近的Kink现象缓和，能够提高ON-BVdss。
此外，优选不将埋入层51配置在漂移层21下的漏极9的一部分的下方。Kirk效应的抑制与RESURF效应具有折衷关系，因此通过不将埋入层51配置在漏极9的一部分的下方，能够充分得到RESURF效应并且充分抑制Kirk效应。
(变形例)
(1)在上述第一实施方式中，也可以将LDMOS晶体管50与其它元件(例如，pMOS晶体管、电阻元件或者电容器等)混载于同一硅衬底1而构成半导体装置。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
(2)另外，在上述第一实施方式中，示出LDMOS晶体管50为N沟道型的情况，但是LDMOS晶体管50也可以是P沟道型。即，在第一实施方式中，也可以将N型替换为P型，将P型替换为N型。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
另外，在上述第一实施方式中，将埋入层51配置在漏极9下方的两侧，但是也可以将埋入层51仅配置在漏极9下方的两侧中的、接近沟道区域的一侧(仅图1的左侧的埋入层51)。即，也可以将埋入层51仅配置在漂移层21中的漂移区之下。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
(3)另外，在上述第一实施方式中，例如图1所示，说明了在漂移层21之下配置了埋入层51的情况。然而，在本发明中，漂移层21与埋入层51的位置关系并不限定于此。埋入层51也可以不配置在漂移层21之下而配置在漂移层21内。
图6是表示本发明的第一实施方式所涉及的半导体装置100A的结构例(第一变形例)的截面图。如图6所示，在该半导体装置100A中，漂移层21以包围衬底层53的方式(即，以与衬底层53的下部接触的方式)较厚地形成。而且，将埋入层51配置在包围该衬底层53的漂移层21内。即，将埋入层51在漂移层21中配置在除了漏极9的至少一部分的下方以外的场氧化膜31的下方。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
(4)另外，在图6示出的第一变形例中，说明了截面观察时在漏极9的下方的两侧配置有埋入层51的情况。然而，在本发明中，埋入层51并不必须配置在漏极9的下方的两侧。只要将埋入层51配置在漏极9的下方的两侧中的至少接近沟道区域的一侧即可。
图7是表示本发明的第一实施方式所涉及的半导体装置100B的结构例(第二变形例)的截面图。如图7所示，在该半导体装置100B中，将埋入层51仅配置在漏极9的下方的两侧中的接近沟道区域的一侧。即，将埋入层51仅配置在漂移层21中的漂移区之下。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
(5)另外，在上述第一、第二变形例中均说明了将埋入层51配置在漂移层21内且埋入层51的上部和下部分别与漂移层21接触的情况。然而，在这种变形例中，埋入层51的下部也可以不与漂移层21接触而与硅衬底1接触。
图8是表示本发明的第一实施方式所涉及的半导体装置100C的结构例(第三变形例)的截面图。如图8所示，在该半导体装置100C中，将埋入层51配置在漂移层21内，并且，埋入层51的上部与漂移层21接触，埋入层51的下部与硅衬底1接触。即，将埋入层51配置在漂移层21的底部。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
(6)另外，LDMOS晶体管50例如还可以具备配置在漏极9的至少一部分的下方的P型杂质扩散层(第二导电型的第二杂质扩散层)。该P型杂质扩散层的P型杂质浓度低于P型埋入层51的P型杂质浓度。在这种情况下，也起到与上述第一实施方式的效果(1)～(3)相同的效果。
[第二实施方式]
在上述第一实施方式中，说明了漂移层由一层构成的情况。然而，在本发明中，漂移层的结构并不限定于此。即，在本发明中，漂移层也可以由N型杂质浓度不同的两层以上构成。在第二实施方式中，说明漂移层由两层构成的情况。
(构造)
图9是表示本发明的第二实施方式所涉及的半导体装置200的结构例的截面图。如图9所示，该半导体装置200例如具备P型硅衬底1、形成于该硅衬底1的N沟道型的LDMOS晶体管150、配置在硅衬底1之上并覆盖LDMOS晶体管150的层间绝缘膜33、贯穿层间绝缘膜33并与LDMOS晶体管150相连接的接触电极55、布线层57以及保护膜61。
LDMOS晶体管150具备栅极绝缘膜3、栅电极5、N型源极7和漏极9、场氧化膜31、配置在硅衬底1中的N型漂移区20和漏极9之下的N型漂移层120、P型埋入层51、P型衬底层53以及P型拾取层35。
漂移层120具有两层构造，具有第一漂移层(N-层)21和第二漂移层(N层)22，该第二漂移层(N层)22配置在第一漂移层21之上，N型杂质浓度比该第一漂移层21的N型杂质浓度高。第二漂移层22的上侧部分与场氧化膜31接触。另外，第二漂移层22从场氧化膜31的端部之下向沟道区域10侧延伸，构成积累区域30的一部分。
(制造方法)
接着，说明图9示出的半导体装置200的制造方法。
图10和图11是按工序顺序示出半导体装置200的制造方法的截面图。如图10的(a)所示，首先，在硅衬底1之上形成硅氧化膜11，在该硅氧化膜11之上形成抗蚀图案12。接着，将该抗蚀图案12使用于掩模，将磷等N型杂质离子注入于硅衬底1。
在该离子注入工序中，进行用于形成第一漂移层21的工序(以下，称为第一漂移离子注入工序)以及用于形成第二漂移层22的工序(以下，称为第二漂移离子注入工序)。例如，在第二漂移离子注入工序中，将注入能量设定为小于第一漂移离子注入工序的注入能量而使杂质分布的深度变浅。另外，在第二漂移离子注入工序中，将N型杂质的掺杂量设定为大于第一漂移离子注入工序的N型杂质的掺杂量而使杂质浓度变高。
接着，从硅衬底1的上方去除抗蚀图案12。然后，如图10的(b)所示，在硅氧化膜11之上形成抗蚀图案13。接着，将该抗蚀图案13使用于掩模，将硼等P型杂质离子注入于硅衬底1。在离子注入之后，从硅衬底1的上方去除抗蚀图案13。之后，对硅衬底1实施热处理，使杂质在硅衬底1中扩散。由此，如图10的(c)所示，在硅衬底1形成N型第一漂移层21、第二漂移层22以及P型埋入层51。
在此以后的工序与第一实施方式相同。即，如图11的(a)所示，在硅衬底1之上形成场氧化膜31。接着，如图11的(b)所示，在硅衬底1形成P型衬底层53。然后，如图11的(c)所示，依次形成栅极绝缘膜3、栅电极5、源极7和漏极9以及拾取层35。
并且，依次形成层间绝缘膜33(参照图9)、接触电极55(参照图9)、布线层57(参照图9)以及保护膜61(参照图9)。经过上述工序来完成图9示出的半导体装置200。
在第二实施方式中，LDMOS晶体管150与本发明的“场效应晶体管”对应。另外，漂移层120与本发明的“漂移层”对应，第一漂移层21与本发明的“第一漂移层”对应，第二漂移层22与本发明的“第二漂移层”对应。其它对应关系与第一实施方式相同。
(第二实施方式的效果)
本发明的第二实施方式起到与第一实施方式的效果(1)～(3)相同的效果。
(1)另外，能够得到RESURF效应，因此如第二漂移层22那样，能够提高漂移区20的表面附近的杂质浓度。由此，能够将OFF-BVdss维持得高且降低导通电阻。
(2)另外，由于存在第二漂移层22，在场效应晶体管导通时，能够进一步抑制漂移区20的耗尽层中的有效电荷的极性由于漏极电压和埋入层51的影响而反转，能够进一步抑制在漏极周边产生Kirk效应。
(变形例)
在第二实施方式中也可以应用第一实施方式的变形例(1)～(5)。在这种情况下，也起到与上述第二实施方式的效果相同的效果。图示第二实施方式的变形例之一。
图12是表示本发明的第二实施方式所涉及的半导体装置200A的结构例(变形例)的截面图。如图12所示，在该半导体装置200A中，第一漂移层21以包围衬底层53的方式较厚地形成。而且，埋入层51配置在包围该衬底层53的第一漂移层21内。即，埋入层51在第一漂移层21中配置在除了漏极9的至少一部分的下方以外的场氧化膜31的下方。另外，在漏极9与埋入层51之间具备N型杂质浓度比第一漂移层21的N型杂质浓度高的第二漂移层22。
[第三实施方式]
在第三实施方式中，说明漂移层由三层构成的情况。
(构造)
图13是表示本发明的第三实施方式所涉及的半导体装置300的结构例的截面图。如图13所示，该半导体装置300例如具备P型硅衬底1、形成于该硅衬底1的N沟道型的LDMOS晶体管250、配置在硅衬底1之上并覆盖LDMOS晶体管250的层间绝缘膜33、贯穿层间绝缘膜33并与LDMOS晶体管250相连接的接触电极55、布线层57以及保护膜61。
LDMOS晶体管250具备栅极绝缘膜3、栅电极5、N型源极7和漏极9、场氧化膜31、配置在硅衬底1中的N型漂移区20和漏极9之下的N型漂移层220、P型埋入层51、P型衬底层53以及P型拾取层35。
漂移层220为三层构造，具有第一漂移层(N-层)21、配置在第一漂移层21之上且N型杂质浓度比该第一漂移层21的N型杂质浓度高的第二漂移层(N层)22以及配置在第一漂移层21之上且N型杂质浓度比第二漂移层22的N型杂质浓度高的第三漂移层(N层)23。而且，该第三漂移层23配置在场氧化膜31之下且其上侧部分与场氧化膜31接触。
(制造方法)
接着，说明图13示出的半导体装置300的制造方法。
图14和图15是按工序顺序示出半导体装置300的制造方法的截面图。如图14的(a)所示，首先，在硅衬底1之上形成硅氧化膜11，在该硅氧化膜11之上形成抗蚀图案12。接着，将该抗蚀图案12使用于掩模，将磷等N型杂质离子注入于硅衬底1。在该离子注入工序中，与第二实施方式同样地，进行第一漂移离子注入工序和第二漂移离子注入工序。之后，从硅衬底1的上方去除抗蚀图案12。
接着，对硅衬底1实施热处理，使杂质在硅衬底1中扩散。由此，如图14的(b)所示，在硅衬底1形成N型的第一漂移层21、第二漂移层22。
接着，如图14的(c)所示，在硅衬底1形成用于形成场氧化膜的沟槽14，并且使硅衬底1热氧化而形成硅氧化膜15。而且，例如隔着硅氧化膜15在硅衬底1的上方形成抗蚀图案16。该抗蚀图案16具有在形成P型埋入层的区域和形成漂移层的区域的上方开口并覆盖除此以外的区域的形状。
接着，将该抗蚀图案16使用于掩模，将硼等P型杂质离子注入于硅衬底1。另外，在该P型杂质的离子注入前后，将抗蚀图案16使用于掩模，将磷等N型杂质离子注入于硅衬底1。在离子注入之后，从硅衬底1的上方去除抗蚀图案16。之后，对硅衬底1实施热处理，使杂质在硅衬底1中扩散。由此，形成埋入层51和第三漂移层23。
接着，将硅氧化膜埋入于沟槽14内。由此，如图15的(a)所示，形成场氧化膜31。此外，例如在场氧化膜31的形成过程中去除硅氧化膜15。
除此以后的工序与第一实施方式相同。即，如图15的(b)所示，在硅衬底1形成P型衬底层53。接着，如图15的(c)所示，依次形成栅极绝缘膜3、栅电极5、源极7和漏极9以及拾取层35。然后，依次形成层间绝缘膜33(参照图13)、接触电极55(参照图13)、布线层57(参照图13)、保护膜61(参照图13)。经过上述工序，完成图13示出的半导体装置300。
在第三实施方式中，LDMOS晶体管250与本发明的“场效应晶体管”对应。另外，漂移层220与本发明的“漂移层”对应，第一漂移层21与本发明的“第一漂移层”对应，第二漂移层22与本发明的“第二漂移层”对应，第三漂移层23与本发明的“第三漂移层”对应。其它对应关系与第一实施方式相同。
(第三实施方式的效果)
本发明的第三实施方式起到与第一实施方式的效果(1)～(3)、第二实施方式的效果(1)、(2)相同的效果。
另外，能够得到RESURF效应，因此如第三漂移层23那样，能够进一步提高漂移区20表面附近的杂质浓度。由此，能够维持高OFF-BVdss且进一步降低导通电阻。能够进一步改善漏极耐压与导通电阻的折衷特性。
在此，第三漂移层23在沟槽14的蚀刻之后形成，因此第三漂移层23的杂质掺杂量不受到由沟槽14的蚀刻偏差引起的影响。也就是说，导通电阻和RESURF效应的制造偏差小。另外，分开形成第二漂移层22与第三漂移层23，因此在场氧化膜之下与场氧化膜端处分别实现导通电阻与RESURF效应的优化。
(变形例)
在第三实施方式中也可应用第一实施方式的变形例(1)～(5)。在该情况下也起到与上述第三实施方式的效果相同的效果。
[第四实施方式]
在上述第一～第三实施方式中，说明了通过STI法形成场氧化膜的情况。然而，在本发明中，场氧化膜的形成方法并不限定于STI法。在第四实施方式中，说明通过LOCOS(LOCal Oxidation of Silicon：硅的局部氧化)法形成场氧化膜的情况。
(构造)
图16是表示本发明的第四实施方式所涉及的半导体装置400的结构例的截面图。如图16所示，该半导体装置400例如具备P型硅衬底1、形成于该硅衬底1的N沟道型的LDMOS晶体管350、配置在硅衬底1之上并覆盖LDMOS晶体管350的层间绝缘膜33、贯穿层间绝缘膜33并与LDMOS晶体管350相连接的接触电极55、布线层57以及保护膜61。
LDMOS晶体管350具备栅极绝缘膜3、栅电极5、N型源极7和漏极9、场氧化膜131、配置在硅衬底1中的N型漂移区20和漏极9之下的N型漂移层120、P型埋入层51、P型衬底层53以及P型拾取层35。在此，场氧化膜131是通过LOCOS法形成的硅氧化膜。
(制造方法)
接着，说明图16示出的半导体装置400的制造方法。
图17和图18是按工序顺序示出半导体装置400的制造方法的截面图。如图17的(a)所示，首先，在硅衬底1之上形成硅氧化膜11，在该硅氧化膜11之上形成抗蚀图案12。接着，将该抗蚀图案12使用于掩模，将磷等N型杂质离子注入于硅衬底1。在该离子注入工序中，与第二实施方式同样地，进行第一漂移离子注入工序和第二漂移离子注入工序。
接着，从硅衬底1的上方去除抗蚀图案12。然后，如图17的(b)所示，在硅氧化膜11之上形成抗蚀图案13。接着，将该抗蚀图案13使用于掩模，将硼等P型杂质离子注入硅衬底1。在离子注入之后，从硅衬底1的上方去除抗蚀图案13。
接着，使用LOCOS法，在硅衬底1形成场氧化膜131。LOCOS法是将氮化硅膜使用于掩模并使硅衬底1热氧化由此仅在从掩模之下露出的区域内较厚地形成硅氧化膜的方法。通过场氧化时的热处理，使杂质在硅衬底1中扩散。由此，如图17的(c)所示，在硅衬底1形成N型第一漂移层21、第二漂移层22以及P型埋入层51。
在此以后的工序与第一实施方式相同。即，如图18的(a)所示，在硅衬底1形成P型衬底层53。接着，如图18的(b)所示，依次形成栅极绝缘膜3、栅电极5、源极7和漏极9以及拾取层35。而且，依次形成层间绝缘膜33(参照图16)、接触电极55(参照图16)、布线层57(参照图16)以及保护膜61(参照图16)。经过上述工序，完成图16示出的半导体装置400。
在第四实施方式中，LDMOS晶体管350与本发明的“场效应晶体管”对应。另外，场氧化膜131与本发明的“场氧化膜”对应。其它对应关系与第一实施方式相同。
(第四实施方式的效果)
本发明的第四实施方式起到与第一实施方式的效果(1)～(3)、第二实施方式的效果(1)、(2)相同的效果。
(变形例)
在第四实施方式中也可应用第一实施方式的变形例(1)～(5)。在这种情况下也起到与上述第四实施方式的效果相同的效果。
<第五实施方式>
(构造)
图19是表示本发明的第五实施方式所涉及的LDMOS晶体管500的结构例的俯视图。另外，图20和图21是表示LDMOS晶体管500的结构例的A-A’截面图和B-B’截面图。此外，在图19中，为了避免附图的复杂化而省略层间绝缘膜的图示。
如图19～图21所示，该LDMOS晶体管500例如是形成于P型硅衬底401(P-sub：P衬底)的N沟道型的场效应晶体管。该LDMOS晶体管500具备硅衬底401、形成在硅衬底401之上的栅极绝缘膜403、栅电极405、形成在栅电极405的两侧之下的硅衬底401的N型源极407和漏极409、配置在硅衬底401中的成为沟道的区域(以下称为沟道区域)410与漏极409之间的N型漂移区420、配置在漂移区420之上的场氧化膜431、覆盖硅衬底401之上的层间绝缘膜433、栅电极405、以及用于将源极407和漏极409分别引出到层间绝缘膜433之上的接触电极455。
如图20和图21所示，栅电极405形成为从栅极绝缘膜403之上连续延伸至场氧化膜431之上。另外，源极407和漏极409分别以高浓度含有N型杂质，分别从场氧化膜431之下露出。源极407和漏极409由以比后述的N层423、N+层471更高的浓度包含N型杂质的N++层构成。
栅极绝缘膜403例如是通过使硅衬底401热氧化而得到的硅氧化膜。场氧化膜431例如为LOCOS(Local Oxidation of Silicon：硅的局部氧化)膜。
漂移区420具有设置在硅衬底1并包含N型杂质的N-漂移层(以下称为N-层)421以及设置在硅衬底401并以比N-层421高的浓度包含N型杂质的第一漏极延展(以下称为N层)423。如图20和图21所示，在N-层421之上配置有N层423，N层423与漏极409接触。另外，N层423的上侧部分与场氧化膜431接触。
并且，在沟道长度方向(即，X轴向)上，N层423和N-层421从场氧化膜431的端部之下向沟道区域410侧延伸，构成积累区域430。此外，积累区域是指在对栅电极施加正的偏压时很多载流子被拉向栅极绝缘膜侧而积累的区域。
另外，该LDMOS晶体管500具备配置在N层423和N-层421的正下方的第一P型埋入层(第一PBL；以下称为P层)451、形成为从源极407之下连续延伸至沟道区域410的P型衬底层(P-body层)453、以及配置在源极407的内侧并与P-body层453电连接的高浓度的P型杂质扩散层(P++层)435。在本实施方式中，例如P-body层453构成沟道区域410。P层451、P-body层453以及P++层435均以比硅衬底401高的浓度包含P型杂质。另外，例如，P++层435以比P-body层453高的浓度包含P型杂质，P-body层453以比P层451高的浓度包含P型杂质。
如图19和图21所示，接触电极455分别配置在源极407之上和P++层435之上，这些接触电极455例如通过配置在层间绝缘膜433之上的未图示的布线层进行电连接。由此，经由接触电极455，P-body层453和硅衬底401能够与源极407维持相同电位。另外，在该LDMOS晶体管500中，在沟道长度方向上，在P-body层453与N层423之间存在N-层421，能够抑制在积累区域430内电场集中于N层423的端部。
在该第五实施方式中，硅衬底401与本发明的“半导体衬底”对应，LDMOS晶体管500与本发明的“场效应晶体管”对应。另外，N型与本发明的“第一导电型”对应，P型与本发明的“第二导电型”对应。并且，P层451与本发明的“第一杂质扩散层”对应。另外，N-层421与本发明的“第一漂移层”对应，N层423与本发明的“第二漂移层”对应。
(第五实施方式的效果)
本发明的第五实施方式起到以下效果。
(1)在N型漂移区420的正下方配置有P层451，在构成漂移区420的N-层421与P层451之间形成PN结。由此，在截止状态的LDMOS晶体管500中能够使漂移区420高效率地耗尽，在将源极407与硅衬底401电连接的状态下对源极407-漏极409之间施加反向偏压的情况下，容易在反向偏压小的阶段中使漂移区420完全耗尽。由此，能够降低漂移区420的表面电场(即，得到RESURF效应)，能够将截止状态下的漏极耐压(即，OFF-BVdss)维持得高。
(2)另外，能够得到RESURF效应，因此如N层423那样，能够提高漂移区420表面附近的N型杂质浓度。由此，能够维持高OFF-BVdss并且降低导通电阻(RON.sp)。例如图22的箭头所示，能够改善漏极耐压与导通电阻的折衷特性。
此外，在图22中，横轴的BVdss是指在将硅衬底401、栅电极405以及源极407电连接的状态(即，截止状态)下对漏极409施加反向偏压时由于雪崩击穿而电流开始从漏极409流向源极407和硅衬底401时的电压值。另外，纵轴的Ron·sp是LDMOS晶体管500导通时的源极407-漏极409之间的电阻值，即是按元件的每个单位面积表示该电阻值的值。
(3)另外，在N-层421之上配置有以比N-层421高的浓度包含N型杂质(即，包含很多作为载流子的电子)的N层423。由此，在LDMOS晶体管500导通时，能够抑制漂移区420的耗尽层中的有效电荷受到漏极电压和P层423的影响而从正(+)变化为负(-)，能够抑制有效沟道扩大至漏极409(即，在漏极409的周边产生Kirk效应)。由此，能够防止电场集中于漏极409的端部，因此，例如图23的箭头所示，能够将导通状态下的漏极耐压(即，ON-BVdss)维持得高。
此外，在图23中，横轴的Vds是指在将硅衬底401与源极407电连接且对栅电极405施加固定的偏压的状态(即，导通状态)下施加到漏极409的电压值。纵轴的Ids是指从漏极409流向源极407的电流值。另外，图23中的比较方式是指在LDMOS晶体管500中不具备N层423的方式。图23中的实施方式例如是指LDMOS晶体管500(即，具备N层423的方式)。
(4)另外，在本发明的第五实施方式中，在沟道长度方向上，N层423从场氧化膜431的端部之下向沟道区域410侧延伸，构成积累区域430。由此，在沟道区域410和积累区域430的周边也能够抑制产生Kirk效应。
(变形例)
(1)此外，在上述第五实施方式中，关于N层423和N-层421与P层451的位置关系，说明了P层451位于N层423和N-层421的正下方的情况。然而，在第一实施方式中上述位置关系并不限定于此，也可以将P层451配置在从N层423和N-层421的正下方稍微错开的位置。即使是这种结构，如果在N层423和N-层421的正下方存在P层451的至少一部分，则在LDMOS晶体管500截止时也使N层423和N-层421从P层451一侧耗尽而能够得到RESURF效应。
(2)另外，在上述第五实施方式中，也可以将LDMOS晶体管500和其它元件(例如，pMOS晶体管、电阻元件或者电容器等)混载于同一硅衬底1上而构成半导体装置。在这种情况下也起到与上述第五实施方式相同的效果。
(3)并且，在上述第五实施方式中，示出LDMOS晶体管500为N沟道型的情况，但是LDMOS晶体管500也可以是P沟道型。即，在第一实施方式中，也可以将N型替换为P型，将P型替换为N型。在这种情况下，在P沟道型的LDMOS晶体管500中也起到与上述第五实施方式相同的效果。
(4)另外，在第五实施方式中也可应用第一实施方式的变形例(3)～(5)。在该情况下，N-层421中的被N层423与P层451夹持的部分与本发明的“第一导电型的第一漂移层”对应。
<第六实施方式>
在上述第五实施方式中，说明了在N型漂移区420之下配置P层451而能够得到RESURF效应这一情况。另外，还说明了由于漂移区420具有N层423而能够降低导通电阻并能够抑制产生Kirk效应这一情况。在此，在本发明的实施方式中，将浓度比P层451的浓度高的P型杂质扩散层配置在漂移区420之下，并且也可以将浓度比N层423的浓度高的N型杂质扩散层追加到漂移区420。在第六实施方式中，说明这种方式。
(构造)
图24是表示本发明的第六实施方式所涉及的LDMOS晶体管600的结构例的俯视图。另外，图25和图26是表示第六实施方式所涉及的LDMOS晶体管600的结构例的A-A’截面图和B-B’截面图。此外，在图24中，为了避免附图的复杂化而省略了层间绝缘膜的图示。
如图24～图26所示，在该LDMOS晶体管600中，与在第五实施方式中说明的LDMOS晶体管500之间的构造上的不同点在于追加了P+层461和N+层471。关于除此以外的结构，LDMOS晶体管500和LDMOS晶体管600相同。
即，LDMOS晶体管600具备配置在N型漂移区420之下的P+层461。P+层461的P型杂质浓度比P层451的P型杂质浓度高且P型杂质浓度比P++层435的P型杂质浓度低。另外，漂移区420具有配置在P+层461之上的N+层471。N+层471的N型杂质浓度比N层423的N型杂质浓度高且N型杂质浓度比用N++表示的源极407和漏极409的N型杂质浓度低。
如图25和图26所示，N+层471和P+层461位于场氧化膜431的正下方。另外，P+层461位于N+层471的正下方。并且，N+层471的下侧部分与P+层461接触，N+层471的上侧部分与场氧化膜431接触。
在第六实施方式中，P+层461与本发明的“第二杂质扩散层”对应，N+层471与本发明的第三漂移层对应。另外，LDMOS晶体管600与本发明的“场效应晶体管”对应。其它对应关系与第五实施方式相同。
(第六实施方式的效果)
本发明的第六实施方式除了第五实施方式的效果(1)～(4)的效果以外，还起到以下效果。
(1)P型杂质浓度比P层451的P型杂质浓度高的P+层461配置在漂移区420之下，因此能够进一步得到RESURF效应。由此，能够进一步提高OFF-BVdss。
(2)另外，能够进一步提高RESURF效应，因此如N+层471那样，能够进一步提高漂移区420表面附近的N型杂质浓度。由此，能够进一步提高OFF-BVdss并且能够进一步降低导通电阻，从而能够进一步改善漏极耐压与导通电阻的折衷特性。
(3)另外，N型杂质浓度比N层423的N型杂质浓度高的N+层471配置在P+层461之上。由此，在LDMOS晶体管600导通时，能够进一步抑制漂移区420的耗尽层中的有效电荷受到漏极电压、P层451和P+层461的影响而从正(+)变化为负(-)，能够进一步抑制在漏极409的周边产生Kirk效应。由此，能够进一步防止电场集中于漏极409的端部，从而能够进一步提高ON-BVdss。
(变形例)
(1)此外，在上述第六实施方式中，说明了P+层461位于N+层471的正下方的情况。然而，在第六实施方式中，上述位置关系并不限定于此，也可以将P+层461配置在从N+层471的正下方稍微错开的位置。即使是这种结构，如果在N+层471的正下方存在P+层461的至少一部分，则在LDMOS晶体管600截止时也使N+层471从P+层461侧耗尽，从而能够得到RESURF效应。
(2)另外，也可将第一实施方式的变形例(3)～(5)、第五实施方式的变形例(1)～(3)应用于第六实施方式。
<第七实施方式>
在上述第六实施方式中，说明了在N型漂移区420之下配置了P层451和P+层461这一情况。另外，说明了漂移区420具有N-层421、N层423以及N+层471这一情况。然而，在本发明的实施方式中，也可以在第六实施方式中说明的方式中省略P层451和N层423。在第七实施方式中说明这种方式。
(构造)
图27是表示本发明的第七实施方式所涉及的LDMOS晶体管700的结构例的俯视图。另外，图28和图29是表示LDMOS晶体管700的结构例的A-A’截面图和B-B’截面图。此外，在图27中，为了避免附图的复杂化而省略层间绝缘膜的图示。
如图27～图29所示，在该LDMOS晶体管700中，与在第六实施方式中说明的LDMOS晶体管600之间的构造上的不同点在于省略了P层451和N层423。关于除此以外的结构，LDMOS晶体管600和LDMOS晶体管700相同。
(第七实施方式的效果)
本发明的第七实施方式除了第五实施方式的效果(4)的效果以外，还起到以下效果。
(1)P型杂质浓度比P型硅衬底401的P型杂质浓度高的P+层461配置在漂移区420之下。由此，能够得到RESURF效应，能够维持高OFF-BVdss。
(2)另外，能够得到RESURF效应，因此如N+层471那样，能够提高漂移区420表面附近的N型杂质浓度。由此，提高OFF-BVdss，并且能够降低导通电阻，从而能够改善漏极耐压与导通电阻的折衷特性。
(3)另外，N型杂质浓度比N-层421的N型杂质浓度高的N+层471配置在P+层461之上。由此，在LDMOS晶体管700导通时，能够抑制漂移区420的耗尽层中的有效电荷受到漏极电压和P+层461的影响而从正(+)变化为负(-)，能够抑制在漏极409的周边产生Kirk效应。由此，能够防止电场集中于漏极409的端部，能够维持高ON-BVdss。
(变形例)
也可以将在第一实施方式中说明的变形例(3)～(5)、第五实施方式的变形例(2)(3)、第六实施方式的变形例(1)应用于第七实施方式。
(测量方法)
在本实施方式中，作为用于观测场效应晶体管的截面的方法，可举出SCM(Scanning Capacitance Microscopy：扫描电容显微镜)等。在该方法中，使用导电性涂敷后的探针对实施了截面加工的半导体表面进行扫描，测量与载流子浓度相关联的容量变动，使载流子分布二维地可视化。
[其它]
本发明并不限定于上述记载的各实施方式。也可以根据本领域技术人员的知识对各实施方式施加设计的变更等，施加了这种变更等的方式也包含在本发明的范围内。
附图标记说明
1：硅衬底；3：栅极绝缘膜；5：栅电极；7：源极；9：漏极；10：沟道区域；11、15：硅氧化膜；12、13、16：抗蚀图案；14：沟槽；20：漂移区；21：(第一)漂移层；22：第二漂移层；23：第三漂移层；30：积累区域；31、131：场氧化膜；33：层间绝缘膜；35：拾取层；50、150、250、350：LDMOS晶体管；51：埋入层；53：衬底层；55：接触电极；57：布线层；61：保护膜；100、200、300、400：半导体装置；120、220：漂移层；401：硅衬底；403：栅极绝缘膜；405：栅电极；407：源极(N++层)；409：漏极(N++层)；410：沟道区域；420：漂移区；421：N-层；423：N层；430：积累区域；431：场氧化膜；433：层间绝缘膜；435：P++层；451：P层(P型埋入层)；453：P衬底层；455：接触电极；461：P+层；471：N+层；500、600、700：LDMOS晶体管。

Claims (14)

1.一种场效应晶体管，其特征在于，具备：
第一导电型的漂移区，其配置在半导体衬底中的成为沟道的区域与第一导电型的漏极之间；
场氧化膜，其配置在上述漂移区之上；以及
第二导电型的第一杂质扩散层，其配置在上述半导体衬底中的上述漂移区之下，
其中，上述漂移区具有第一导电型的第一漂移层和第二漂移层，该第二漂移层配置在上述第一漂移层之上，且该第二漂移层的第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高，
其中，所述场效应晶体管还具备第二杂质扩散层，该第二杂质扩散层配置在上述漂移区之下，且该第二杂质扩散层的第二导电型的杂质浓度比上述第一杂质扩散层的第二导电型的杂质浓度高，
上述漂移区还具有第三漂移层，该第三漂移层配置在上述第二杂质扩散层之上，且该第三漂移层的第一导电型的杂质浓度比上述第二漂移层的第一导电型的杂质浓度高，
上述第三漂移层和上述第二杂质扩散层位于上述场氧化膜的正下方。
2.根据权利要求1所述的场效应晶体管，其特征在于，
上述第三漂移层与上述场氧化膜接触。
3.根据权利要求1或2所述的场效应晶体管，其特征在于，
上述第二漂移层从上述场氧化膜之下向成为上述沟道的区域侧延伸。
4.一种场效应晶体管，其特征在于，具备：
第一导电型的漂移区，其配置在半导体衬底中的成为沟道的区域与第一导电型的漏极之间；
场氧化膜，其配置在上述漂移区之上；以及
第二导电型的第二杂质扩散层，其配置在上述半导体衬底中的上述漂移区之下，
其中，上述漂移区具有第一导电型的第一漂移层和第三漂移层，该第三漂移层配置在上述第二杂质扩散层之上且与上述第二杂质扩散层接触，并且该第三漂移层的第一导电型的杂质浓度比上述第一漂移层的第一导电型的杂质浓度高，
上述第三漂移层和上述第二杂质扩散层位于上述场氧化膜的正下方。
5.一种场效应晶体管，其特征在于，具备：
形成于半导体衬底的源极和漏极；
形成在上述半导体衬底之上的场氧化膜；
第一导电型的漂移层，其形成在上述场氧化膜之下且形成在上述漏极的下层以及上述漏极与沟道区域之间；
第一区，其在上述漏极的下方且上述漂移层之下与上述漂移层接触，由与上述第一导电型不同的第二导电型构成；以及
第二区，其在上述漂移层的除了上述第一区以外的区域之下与上述漂移层接触，由第二导电型构成，
其中，上述第一区的第二导电型的杂质浓度比上述第二区的第二导电型的杂质浓度低。
6.根据权利要求5所述的场效应晶体管，其特征在于，
上述漂移层具有第一漂移层和第二漂移层，该第二漂移层配置在上述第一漂移层之上，且该第二漂移层的第一导电型的杂质浓度比该第一漂移层的第一导电型的杂质浓度高。
7.根据权利要求6所述的场效应晶体管，其特征在于，
上述漂移层还具有第三漂移层，该第三漂移层配置在上述第一漂移层之上，且该第三漂移层的第一导电型的杂质浓度比上述第二漂移层的第一导电型的杂质浓度高，
上述第三漂移层配置在上述场氧化膜之下。
8.根据权利要求6或7所述的场效应晶体管，其特征在于，
上述第二漂移层从上述场氧化膜之下向上述沟道区域侧延伸。
9.根据权利要求5～7中的任一项所述的场效应晶体管，其特征在于，
上述第一区的第二导电型的杂质浓度与上述半导体衬底的第二导电型的杂质浓度相同。
10.根据权利要求8所述的场效应晶体管，其特征在于，
上述第一区的第二导电型的杂质浓度与上述半导体衬底的第二导电型的杂质浓度相同。
11.一种场效应晶体管，其特征在于，具备：
形成于半导体衬底的源极和漏极；
形成在上述半导体衬底之上的场氧化膜；
第二导电型的衬底层，其形成为从上述源极之下连续延伸到沟道区域；
第一导电型的漂移层，其形成在上述场氧化膜之下且形成在上述漏极的下层以及上述漏极与沟道区域之间；以及
第二导电型的杂质扩散层，其在上述漂移层中配置在除了上述漏极的至少一部分的下方以外的上述场氧化膜的下方，
其中，所述场效应晶体管还具备配置在上述漏极的至少一部分的下方的第二导电型的第二杂质扩散层，
上述第二杂质扩散层的第二导电型的杂质浓度比上述杂质扩散层的第二导电型的杂质浓度低。
12.根据权利要求11所述的场效应晶体管，其特征在于，
上述漂移层形成为还包围上述衬底层。
13.根据权利要求11或12所述的场效应晶体管，其特征在于，
还具备配置在上述漏极与上述杂质扩散层之间的第一导电型的第二漂移层，
上述第二漂移层的第一导电型的杂质浓度比上述漂移层的第一导电型的杂质浓度高。
14.一种半导体装置，其特征在于，具备根据权利要求1～13中的任一项所述的场效应晶体管。
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