KR102056037B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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료타 다나카
게이스케 다케모토
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닛산 지도우샤 가부시키가이샤
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Abstract

기판(1)의 제1 주면에 형성된 제1 도전형의 제1 드리프트 영역(4)과, 기판(1)의 제1 주면에 형성되고 제1 드리프트 영역(4)보다 기판(1)의 깊은 위치까지 형성된 제1 도전형의 제2 드리프트 영역(41)을 갖는다. 또한, 제2 드리프트 영역에 접하는 제2 도전형의 웰 영역과, 웰 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 소스 영역과, 웰 영역과 이격되고 제1 드리프트 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 드레인 영역을 구비한다. 채널을 통과한 후의 전자의 유로가 넓어지므로, 저항을 저감할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래에 있어서의 반도체 장치로서, 예를 들어 특허문헌 1 내지 3에 개시된 것이 알려져 있다. 특허문헌 1에 개시된 반도체 장치는, 기판 상에 드리프트 영역이 형성되고, 또한 해당 드리프트 영역에 채널을 형성하는 웰 영역이 형성되어 있다. 또한, 드리프트 영역의 표면으로부터 수직 방향으로 소스 영역 및 드레인 영역이 형성되어 있다.
트렌치형 게이트 전극은, 드리프트 영역의 표면으로부터 수직 방향을 향하여, 해당 드리프트 영역의 내부까지 형성되어 있다. 이 구조에 의해 반도체 장치는, 기판에 대하여 수평의 횡형 구조로 된다. 게이트 전극의 인가 전압에 의해 제어되는 주전류의 방향이, 반도체 표면에 대하여 평행이며, 주전류가 반도체 표면으로부터 수직 방향으로 분포한다.
따라서, 채널 폭을 드리프트 영역의 깊이로 결정할 수 있고, 일정한 표면적에 있어서도 채널 폭을 증대시킬 수 있다. 즉, 반도체 표면의 면적의 제한을 받지 않는다.
국제 공개 제2015/008550호 일본 특허 공개 제2006-303543호 공보 국제 공개 제1998/059374호
그러나, 특허문헌 1에 개시된 종래예에서는, 채널 폭은, 드리프트 영역의 깊이에 의존하기 때문에, 채널 폭을 증가시켜 채널 저항을 저감하는 경우에는, 드리프트 영역의 깊이를 증대시킬 필요가 있다. 드리프트 영역 전체의 깊이를 증대시키는 것은 제조 비용의 증대로 이어진다.
본 발명은 이러한 종래의 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 바는, 드리프트 영역 전체의 깊이를 증대시키지 않고 채널 저항을 저감하는 것이 가능한 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 일 양태는, 기판의 제1 주면에 형성된 제1 도전형의 제1 드리프트 영역과, 기판의 제1 주면에 형성되고, 제1 드리프트 영역과 접하고, 또한 제1 드리프트 영역보다 기판의 깊은 위치에 달하는 제1 도전형의 제2 드리프트 영역을 구비한다. 또한, 제2 드리프트 영역에 접하는 제2 도전형의 웰 영역과, 웰 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 소스 영역과, 제1 드리프트 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 드레인 영역을 구비한다. 또한, 게이트 절연막과, 게이트 절연막에 접하고, 게이트 절연막을 통하여 제2 드리프트 영역, 웰 영역, 소스 영역에 접하도록 형성된 게이트 전극을 구비한다. 또한, 소스 영역 및 웰 영역에 접속된 소스 전극, 및 드레인 영역에 접속된 드레인 전극을 구비한다.
본 발명의 일 양태에 따르면, 제2 드리프트 영역을, 제1 드리프트 영역보다 기판의 깊숙이 형성하고 있으므로, 채널을 통과한 후의 전자의 유로가 넓어져, 저항을 저감할 수 있다.
도 1a는, 본 발명의 제1 실시 형태에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 1b는, 제1 실시 형태에 관한 것이며, 기판에 제1 드리프트 영역을 형성하였을 때의 단면도이다.
도 1c는, 제1 실시 형태에 관한 것이며, 제2 드리프트 영역, 웰 영역, 소스 영역 및 드레인 영역을 형성하였을 때의 단면도이다.
도 1d는, 제1 실시 형태에 관한 것이며, 게이트 절연막 및 게이트 전극을 형성하였을 때의 단면도이다.
도 1e는, 제1 실시 형태에 관한 것이며, 층간 절연막 및 콘택트 홀을 형성하였을 때의 단면도이다.
도 1f는, 제1 실시 형태에 관한 것이며, 반도체 장치가 온일 때의 전류 밀도의 분포를 도시하는 설명도이다.
도 1g는, 제2 드리프트 영역을 마련하지 않을 때의, 반도체 장치가 온일 때의 전류 밀도의 분포를 도시하는 설명도이다.
도 1h는, 제1 실시 형태의 변형예에 관한 것이며, 기판에 마스크재를 퇴적하였을 때의 단면도이다.
도 1i는, 제1 실시 형태의 변형예에 관한 것이며, 기판에 드리프트 영역을 형성하였을 때의 단면도이다.
도 2a는, 본 발명의 제2 실시 형태에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 2b는, 제2 실시 형태에 관한 것이며, 기판에 웰 영역, 소스 영역 및 드레인 영역을 형성하였을 때의 단면도이다.
도 2c는, 제2 실시 형태에 관한 것이며, 기판에 마스크재를 퇴적하였을 때의 단면도이다.
도 2d는, 제2 실시 형태에 관한 것이며, 기판에 게이트 홈을 형성하였을 때의 단면도이다.
도 2e는, 제2 실시 형태에 관한 것이며, 기판에 제1 드리프트 영역, 제2 드리프트 영역을 형성하였을 때의 단면도이다.
도 2f는, 제2 실시 형태에 관한 것이며, 게이트 홈에 게이트 절연막 및 게이트 전극을 형성하였을 때의 단면도이다.
도 2g는, 제2 실시 형태에 관한 것이며, 기판에 층간 절연막을 형성하였을 때의 단면도이다.
도 2h는, 제2 실시 형태에 관한 것이며, 기판에 소스 전극 및 드레인 전극을 형성하였을 때의 단면도이다.
도 2i는, 본 발명의 제2 실시 형태의 제2 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 3a는, 본 발명의 제3 실시 형태에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 3b는, 제3 실시 형태에 관한 것이며, 기판에 드레인 영역, 웰 영역 및 소스 영역을 형성하였을 때의 단면도이다.
도 3c는, 제3 실시 형태에 관한 것이며, 기판에 게이트 홈을 형성하고, 또한 제1 드리프트 영역 및 제2 드리프트 영역을 형성하였을 때의 단면도이다.
도 3d는, 제3 실시 형태에 관한 것이며, 게이트 홈에 게이트 절연막 및 게이트 전극을 형성하고, 또한 기판에 드레인 전극을 형성하였을 때의 단면도이다.
도 4a는, 본 발명의 제4 실시 형태에 관한 반도체 장치의 구성을 도시하는 사시도이다.
도 4b는, 도 4a에 도시하는 반도체 장치의 X-X' 단면도이다.
도 4c는, 제4 실시 형태에 관한 것이며, 기판에 게이트 홈을 형성하였을 때의 단면도이다.
도 4d는, 제4 실시 형태에 관한 것이며, 기판에 제1 드리프트 영역 및 제2 드리프트 영역을 형성하였을 때의 단면도이다.
도 4e는, 제4 실시 형태에 관한 것이며, 기판에 웰 영역, 소스 영역 및 드레인 영역을 형성하였을 때의 단면도이다.
도 4f는, 제4 실시 형태에 관한 것이며, 게이트 홈에 게이트 절연막 및 게이트 전극을 형성하였을 때의 단면도이다.
도 4g는, 본 발명의 제4 실시 형태의 제2 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4h는, 본 발명의 제4 실시 형태의 제4 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4i는, 본 발명의 제4 실시 형태의 제5 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4j는, 본 발명의 제4 실시 형태의 제6 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4k는, 본 발명의 제4 실시 형태의 제7 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4l은, 본 발명의 제4 실시 형태의 제8 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 4m은, 본 발명의 제4 실시 형태의 제9 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 5a는, 본 발명의 제5 실시 형태에 관한 반도체 장치의 구성을 도시하는 사시도이다.
도 5b는, 도 5a에 도시하는 반도체 장치의 X-X' 단면도이다.
도 5c는, 제5 실시 형태에 관한 것이며, 기판에 이온 주입하였을 때의 단면도이다.
도 5d는, 제5 실시 형태에 관한 것이며, 컬럼 영역을 갖는 복수의 반도체 장치를 병설하였을 때의 평면도이다.
이어서, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 또한, 본 발명의 실시 형태에 있어서, 「제1 도전형」과 「제2 도전형」은 서로 반대 도전형이다. 즉, 제1 도전형이 N형이라면, 제2 도전형은 P형이고, 제1 도전형이 P형이라면, 제2 도전형은 N형이다. 이하의 설명에서는 제1 도전형이 N형, 제2 도전형이 P형인 경우를 설명하지만, 제1 도전형이 P형, 제2 도전형이 N형이어도 된다. N형과 P형을 교체하는 경우에는, 인가 전압의 극성도 역전된다.
또한, 본 실시 형태에서 나타내는 반도체 장치의 단면도는, 이해를 촉진시키기 위해 깊이 방향(도면 중 상하 방향)의 거리를 과장하여 기재하고 있다. 즉, 도면 중 좌우 방향과 상하 방향은, 축척이 일치하고 있지 않다. 또한, 전극 배선은 도시를 생략하고 있다.
[제1 실시 형태의 설명]
도 1a는, 본 발명의 제1 실시 형태에 관한 반도체 장치의 구성을 도시하는 단면도이다. 본 실시 형태에서는 반도체 장치의 일례로서, 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)에 대하여 설명한다.
도 1a에 도시하는 바와 같이, 제1 실시 형태에 관한 반도체 장치(101)는, 기판(1)과, 해당 기판(1)의 제1 주면에 형성된, N형의 제1 드리프트 영역(4), N형의 제2 드리프트 영역(41) 및 P형의 웰 영역(2)을 구비한다. 웰 영역(2)의 내부에, 해당 웰 영역(2)의 표면으로부터 수직 방향으로 연장 형성된 N+형의 소스 영역(3)을 구비한다. 제1 드리프트 영역(4)의 내부에, 해당 제1 드리프트 영역(4)의 표면으로부터 연장 형성되고, 또한 웰 영역(2)과 이격하여 마련된 N+형의 드레인 영역(5)을 구비한다. 또한, 소스 영역(3), 웰 영역(2) 및 제2 드리프트 영역(41)에 대하여, 게이트 절연막(6)을 통하여 접하는 게이트 전극(7)을 구비하고 있다. 게이트 절연막(6)은, 제2 드리프트 영역(41), 웰 영역(2) 및 소스 영역(3)에 접하도록 형성되어 있다. 게이트 절연막(6)의 표면에는, 층간 절연막(10)이 형성되어 있다.
층간 절연막(10)에는, 콘택트 홀(11a, 11b)이 형성되어 있다. 콘택트 홀(11a)을 통하여 소스 영역(3)과 웰 영역(2)에 접하는 소스 전극(15)이 형성되어 있다. 콘택트 홀(11b)을 통하여 드레인 영역(5)에 접하는 드레인 전극(16)이 형성되어 있다.
기판(1)은, 수십 내지 수백㎛ 정도의 두께를 갖는다. 기판(1)으로서는, 예를 들어 반절연성 기판이나 절연성 기판을 사용할 수 있다. 여기서 나타내는 절연성 기판은, 기판의 저항률이 수 kΩ/㎝ 이상임을 나타낸다. 기판(1)의 재료로서, 절연성을 갖는 탄화규소(SiC)를 사용할 수 있다. 본 실시 형태에서는, 탄화규소를 포함하는 기판(1)을 사용하는 예에 대하여 설명한다. 탄화규소에는 몇 가지 폴리타입(결정 다형)이 존재한다. 여기서는 대표적인 4H 타입으로 한다.
제1 드리프트 영역(4) 및 제2 드리프트 영역(41)은, 수㎛ 내지 수십㎛ 정도의 두께를 갖고 있으며, 제2 드리프트 영역(41) 쪽이 보다 깊숙이(도면 중, 하방까지) 달하고 있다. 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 불순물 농도는 기판(1)보다 높으며, 예를 들어 1×1014 내지 1×1018/㎤이다. 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)은, 기판(1)과 동일한 재료로 할 수 있다.
웰 영역(2)은, 기판(1)의 표면(도면 중, 상측의 면)으로부터, 제2 드리프트 영역(41)의 표면의 수직 방향을 향하여 연장 형성되어 있다. 웰 영역(2)은, 제2 드리프트 영역(41)보다 깊숙이 형성되어 있다. 웰 영역(2)의 불순물 농도는, 예를 들어 1×1015 내지 1×1019/㎤이다.
소스 영역(3)은, 웰 영역(2) 내에, 해당 웰 영역(2)의 표면으로부터, 그 수직 방향으로 연장 형성되어 있다. 소스 영역(3)은, 제2 드리프트 영역(41)과 동일한 도전형이다. 소스 영역(3)의 불순물 농도는, 제2 드리프트 영역(41)보다 높으며, 예를 들어 1×1018 내지 1×1021/㎤이다.
소스 영역(3) 및 웰 영역(2)의 표면에 접하도록, 소스 전극(15)이 형성되어 있다. 소스 영역(3) 및 웰 영역(2)과, 소스 전극(15)은 전기적으로 접속되어 있으며, 소스 영역(3)과 웰 영역(2)은 동일 전위로 된다. 소스 전극(15)의 재료로서는, 예를 들어 니켈(Ni), 티타늄(Ti), 혹은 몰리브덴(Mo) 등을 사용할 수 있다.
드레인 영역(5)은, 제1 드리프트 영역(4)의 내부에, 해당 제1 드리프트 영역(4)의 표면으로부터 그 수직 방향으로 연장 형성되어 있다. 드레인 영역(5)은, 제1 드리프트 영역(4)과 동일한 도전형이다. 드레인 영역(5)의 불순물 농도는, 소스 영역(3)과 동일 정도이며, 예를 들어 1×1018 내지 1×1021/㎤이다.
드레인 영역(5)에는, 드레인 전극(16)이 전기적으로 접속된다. 드레인 전극(16)의 재료로서는, 상술한 소스 전극(15)과 마찬가지로, 니켈(Ni), 티타늄(Ti), 혹은 몰리브덴(Mo) 등을 사용할 수 있다.
게이트 절연막(6)의 재료로서는, 예를 들어 실리콘 산화물(SiO2막)을 사용할 수 있다. 게이트 전극(7)의 재료로서는, 예를 들어 N형의 폴리실리콘을 사용할 수 있다.
[제1 실시 형태의 제조 방법]
이어서, 제1 실시 형태에 관한 반도체 장치(101)의 제조 방법에 대하여 설명한다. 처음에, 논 도프의 탄화규소 절연 반도체 기판(기판(1))의 제1 주면에 N형 불순물을 이온 주입하여, 제1 드리프트 영역(4)을 형성한다. 그 결과, 도 1b에 도시하는 바와 같이, 기판(1)의 상면에 N-형 탄화규소로 되는 제1 드리프트 영역(4)이 형성된다. N형 불순물로서는, 질소를 사용할 수 있다. 주입 농도는 1×1014 내지 1×1018/㎤이다. 제1 드리프트 영역(4)의 두께는, 이온 주입의 에너지에 의해 조정할 수 있다. 본 실시 형태에서는, 두께를 수㎛ 이하로 한다.
이어서, 도 1b에 도시하는 제1 드리프트 영역(4)에, 이온 주입법에 의해, 제2 드리프트 영역(41), 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)을 형성한다. 형성하는 순서는, 특별히 한정되지 않지만, 우선, 제2 드리프트 영역(41), 웰 영역(2)을 형성하는 것이 바람직하다. 소스 영역(3)과 드레인 영역(5)은 동시 형성이어도 상관없다.
상기 제2 드리프트 영역(41), 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)을 형성할 때의 이온 주입 영역을 패터닝하기 위해, 이하에 나타내는 처리를 행한다.
제1 드리프트 영역(4)의 표면에 마스크재(도시 생략)를 퇴적한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다.
이어서, 마스크재의 표면에 레지스트를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산(HF)을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
그 후, 산소 플라스마나 황산 등으로 레지스트를 제거한다. 마스크재를 마스크로 하여, P형 불순물 및 N형 불순물을 이온 주입하여, N형의 제2 드리프트 영역(41), P형의 웰 영역(2) 및 N+형의 소스 영역(3)을 형성한다. P형 불순물로서는, 알루미늄이나 보론을 사용할 수 있다. 또한, N형 불순물로서는, 질소를 사용할 수 있다. 이때, 기체 온도를 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 생기는 것을 억제할 수 있다.
이온 주입 후, 예를 들어 불산을 사용한 에칭에 의해, 마스크재를 제거한다. 이어서, 이온 주입한 불순물을 열처리함으로써 활성화한다. 열처리 온도는 1700℃ 정도로 하는 것이 바람직하고, 분위기로서는 아르곤이나 질소로 하는 것이 바람직하다.
또한, 상기 수순으로 형성한 소스 영역(3)과 드레인 영역(5)은, 불순물 농도를 1×1018/㎤ 내지 1×1021/㎤의 범위로 하는 것이 바람직하다. 또한, 웰 영역(2)은 농도를 1×1015/㎤ 내지 1×1019/㎤의 범위로 하는 것이 바람직하며, 주입 깊이는 제1 드리프트 영역(4)보다 깊게 한다.
제2 드리프트 영역(41)은, 불순물 농도가 제1 드리프트 영역(4)과 동일한 것이 바람직하며, 제1 드리프트 영역(4)보다 깊게 형성한다. 제2 드리프트 영역(41)을 형성할 때의 주입 에너지는, 예를 들어 제1 드리프트 영역(4)의 두께가 1㎛ 이상인 경우에는, MeV 레벨 이상으로 하는 것이 바람직하다. 도 1c는, 제2 드리프트 영역(41), 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)을 형성한 후의 단면 구조를 도시하고 있다.
이어서, 기판(1)의 제1 주면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)을 형성하는 방법으로서, 열산화법, 혹은 퇴적법을 사용할 수 있다.
열산화법의 일례로서, 산소 분위기 중에 기판(1)을 설치하고, 온도를 1100℃ 정도로 가열한다. 기판(1)이 산소에 접촉하는 모든 부분에 실리콘 산화막을 형성할 수 있다. 게이트 절연막(6)의 형성 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위해, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 어닐링을 행한다.
또한, 열산화법의 다른 예로서, 직접 NO(일산화질소), 혹은 N2O(일산화이질소)의 분위기 중에서 열산화하는 것도 가능하다. 그 경우의 온도는 1100℃ 내지 1400℃로 하는 것이 바람직하다. 형성되는 게이트 절연막(6)의 두께는 수십nm로 하는 것이 바람직하다.
이어서, 게이트 절연막(6)의 표면에 게이트 전극(7)을 형성한다. 게이트 전극(7)으로 되는 재료는 폴리실리콘이 일반적이며, 여기서는 폴리실리콘을 퇴적하는 예에 대하여 설명한다. 폴리실리콘의 퇴적 방법으로서는, 감압 CVD법을 사용할 수 있다. 폴리실리콘을 퇴적할 때의 두께는, 특별히 한정되지 않지만, 1㎛ 정도로 하는 것이 바람직하다. 또한, 폴리실리콘의 퇴적 후에, 950℃에서 POCl3(염화포스포릴) 중에 어닐링함으로써, N형의 폴리실리콘을 형성하고, 게이트 전극(7)에 도전성을 갖게 한다.
그 후, 게이트 전극(7)의 폴리실리콘을 에칭한다. 에칭 방법은 등방성 에칭이어도 되고 이방성의 선택 에칭이어도 된다. 에칭용 마스크는 레지스트여도 상관없다. 그 결과, 도 1d에 도시하는 바와 같이, 웰 영역(2), 소스 영역(3) 및 제2 드리프트 영역(41)에 대하여 게이트 절연막(6)을 통하여 접하는 게이트 전극(7)이 형성된다.
이어서, 게이트 전극(7) 및 게이트 절연막(6)의 표면에 층간 절연막(10)을 형성한다. 또한, 전극용 콘택트 홀(11a, 11b)을 형성한다. 도 1e는, 층간 절연막(10) 및 콘택트 홀(11a, 11b)을 형성한 후의 단면도이다.
층간 절연막(10)은, 일반적으로 실리콘 산화막을 사용하는 것이 바람직하고, 형성 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 두께는 1㎛ 이상으로 하는 것이 바람직하다.
그 후, 층간 절연막(10) 상에 레지스트(도시 생략)를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 층간 절연막(10)을 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다. 층간 절연막(10)에, 콘택트 홀(11a, 11b)이 형성된다. 소스 전극(15)용 콘택트 홀(11a)은, 웰 영역(2)과 소스 영역(3)이 동시에 노출되도록 한다. 레지스트를 산소 플라스마나 황산 등으로 제거한다.
콘택트 홀(11a, 11b)을 형성한 후, 소스 전극(15), 드레인 전극(16)을 형성한다. 전극 재료로서는, 메탈이 일반적이다. 전술한 바와 같이, 메탈로서 Ti, Ni, Mo 등을 사용할 수 있다. 또한, Ti/Ni/Ag 등의 적층 메탈을 사용해도 된다. 여기서는 티타늄(Ti)을 사용하는 예에 대하여 설명한다. 처음에, 스퍼터링법 등의 퇴적 방법을 사용하여, 티타늄(Ti)을 퇴적한다. 이어서, 퇴적된 티타늄에 대하여, 레지스트 마스크에 의한 선택 에칭을 행한다. 그 결과, 도 1a에 도시한 제1 실시 형태의 반도체 장치(101)가 완성된다.
[제1 실시 형태의 동작 설명]
이어서, 도 1a에 도시한 제1 실시 형태에 관한 반도체 장치(101)의 동작에 대하여 설명한다. 반도체 장치(101)는, 소스 전극(15)의 전압을 기준으로 하여, 드레인 전극(16)에 정의 전압을 인가한 상태에서 게이트 전극(7)의 전압을 제어함으로써, 트랜지스터로서 기능한다.
즉, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이상으로 하면, 웰 영역(2)의 채널에 반전층이 형성되므로 온 상태로 된다. 그리고, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
구체적으로는, 전자는, 소스 전극(15)으로부터 소스 영역(3)으로 흐르고, 또한 소스 영역(3)으로부터 채널을 통하여, 제2 드리프트 영역(41)으로 흐른다. 이어서, 제1 드리프트 영역(4), 드레인 영역(5)을 경유하여 드레인 전극(16)으로 흐른다. 즉, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
도 1f는, 소스 영역(3)으로부터, 웰 영역(2)에 형성된 채널을 경유하여 제2 드리프트 영역(41), 제1 드리프트 영역(4), 드레인 영역(5)으로 전자가 흐를 때의, 전류 밀도를 도시하는 설명도이다. 한편, 도 1g는, 제2 드리프트 영역(41)을 형성하지 않는 경우의 전류 밀도를 도시하는 설명도이다. 도 1f, 도 1g에 있어서, 전류 밀도가 높은 영역일수록 밀한 해칭으로 나타내고 있다.
도 1f에서는, 제2 드리프트 영역(41)이 깊숙이 형성되어 있음으로써, 전류 밀도가 높은 영역이 확장되어 있다. 이에 비해, 도 1g에서는, 제2 드리프트 영역(41)이 형성되어 있지 않음으로써, 전류 밀도가 낮은 영역이 확장되어 있다. 따라서, 제2 드리프트 영역(41)을 마련함으로써, 전류의 유로가 넓어지고, 나아가 저항이 저감되는 것이 이해된다.
한편, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이하로 하면, 반전층이 소멸되고, 오프 상태로 되어 전류가 차단된다. 이때, 드레인 전극(16)과 소스 전극(15)의 사이에는, 수백 내지 수천 볼트의 고전압이 인가되지만, 내압(耐壓) 성능이 높으므로 오프 상태를 유지할 수 있다.
본 실시 형태에 관한 반도체 장치(101)에서는, 도통 시에, N형의 제2 드리프트 영역(41)과 P형의 웰 영역(2)의 사이의 PN 접합에 의한 공핍층이 넓어진다. 제2 드리프트 영역(41)의 일부에 전자가 흐르지 않는 영역이 생겨, 전자가 흐르는 영역이 좁아지고 저항이 커진다. 그러나, 제2 드리프트 영역(41)을, 제1 드리프트 영역(4)보다 깊숙이 형성하고 있으므로, 채널을 통과한 후의 전자의 유로가 넓어져 저항이 저감된다. 즉, 종래와 같이 제2 드리프트 영역(41)을 마련하지 않고, 제1 드리프트 영역(4)만으로 하는 경우와 대비하여, 도통 시의 저항을 저감할 수 있다.
본 실시 형태에서는, 기판(1)의 재료로서 탄화규소(SiC)를 사용하고 있다. 탄화규소는, 절연성이 높고 열전도율이 높으므로, 기판(1)의 이면에 도전 재료를 통하여 냉각기(도시 생략)를 설치함으로써, 기판(1)을 효율적으로 냉각할 수 있다. 즉, 반도체 장치(101)가 온으로 되었을 때 흐르는 전류에 의한 발열을 효율적으로 발산할 수 있다. 또한, 탄화규소의 밴드 갭 반도체에서 진성 캐리어 수가 적어, 절연성을 향상시킬 수 있다. 따라서, 높은 내압의 반도체 장치를 제공할 수 있다.
본 실시 형태에서는, 기판(1)을, 반절연성 기판 혹은 절연성 기판으로 하고 있으므로, 반도체 장치를 냉각하는 경우에, 반도체 장치와 냉각기의 사이에 절연재를 마련할 필요가 없다. 따라서, 냉각 성능을 향상시킬 수 있고, 또한 냉각기로의 설치를 용이하게 행할 수 있다. 또한, 기판(1)을, 반절연성 기판 혹은 절연성 기판으로 함으로써, 반도체 장치(101)의 오프 시에는, 기판(1)과 드레인 전극(16)은 동전위는 아니다. 따라서, 도전성 기판을 사용하는 경우와 대비하여, 드레인 전압에 의해, 기판(1)으로부터 웰 영역(2), 혹은 게이트 전극(7)에는 전계가 걸리지 않기 때문에, 내압을 향상시키는 것이 가능하게 된다.
기판(1)으로서 탄화규소(SiC) 등의 와이드 밴드 갭 반도체를 사용하고 있다. 와이드 밴드 갭 반도체는 열전도율이 크고, 반도체 장치가 온 상태일 때의 발열을 효율적으로 방열할 수 있다. 그 결과, 냉각 성능이 높은 반도체 장치를 제공할 수 있다. 또한, 와이드 밴드 갭 반도체는, 진성 캐리어 수가 적으므로 절연 성능을 향상시킬 수 있다.
본 실시 형태의 제조 방법에서는, 이온 주입법에 의해 기판(1)에 불순물을 주입하고, 또한 열처리에 의해 활성화하여 제1 드리프트 영역(4), 제2 드리프트 영역(41)을 형성한다. 따라서, 종래의 에피택셜 성장이 불필요하게 되어 비용을 저감할 수 있다.
또한, 이온 주입법에 의해 불순물을 주입하여, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성하므로, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 깊이 및 농도의 설계를 용이하게 행할 수 있다. 또한, 설계 자유도가 크고, 제조 비용을 저감할 수 있다.
[제1 실시 형태의 변형예]
이어서, 제1 실시 형태의 변형예에 대하여 설명한다. 변형예에서는, 제2 드리프트 영역(41)의 불순물 농도를 제1 드리프트 영역(4)의 불순물 농도보다 낮춘다. 그 이외의 구성은, 도 1a에 도시한 제1 실시 형태와 마찬가지이다. 제조 방법에 대해서도, 상술한 제1 실시 형태와 마찬가지이다.
이하, 변형예에 관한 반도체 장치의 동작에 대하여 설명한다. 도통 시의 동작은 제1 실시 형태와 마찬가지이다. 반도체 장치가 오프로 되어 전류가 차단되었을 때에는, 드레인 전극(16)의 전압이 상승함에 따라, 웰 영역(2)으로부터 제2 드리프트 영역(41) 및 제1 드리프트 영역(4)으로 공핍층이 넓어진다. 이 때문에, 드레인 전극(16)으로부터 웰 영역(2)으로 전계가 발생한다. 이때, 게이트 전극(7)은 웰 영역(2)과 동전위이기 때문에, 게이트 전극(7)과 드레인 전극(16)의 사이에 전계가 발생한다. 이 때문에, 게이트 전극(7)의 제2 드리프트 영역(41)과 접하는 에지에는 전계 집중이 일어나, 내압이 저하된다.
변형예에서는, 제2 드리프트 영역(41)의 불순물 농도를 낮춤으로써, 게이트 전극(7)의 에지에 생기는 전계 강도를 저감할 수 있다. 따라서, 내압을 향상시킬 수 있다. 즉, 내압이 높고, 또한 저항이 낮은 반도체 장치를 제공할 수 있다.
이어서, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 형성하는 다른 방법에 대하여 설명한다. 처음에, 기판(1)에 마스크재(9)를 퇴적하고, 패터닝을 행한다. 그 결과, 도 1h에 도시하는 단면 구조로 된다. 도 1h에 도시하는 마스크재(9)는 실리콘 산화막이 바람직하고, 퇴적 방법은 열 CVD법이나 플라스마 CVD법을 사용하는 것이 바람직하다. 마스크재(9)의 두께는, 제2 드리프트 영역(41)의 깊이와 제1 드리프트 영역(4)의 깊이의 차분에 기초하여 결정된다.
이어서, N형으로 되는 불순물 이온을 주입함으로써, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 동시에 형성할 수 있다. 주입하는 불순물 농도는 1×1014 내지 1×1018/㎤로 하는 것이 바람직하다. 도 1i는, 불순물 이온을 주입한 후의 단면 구조를 도시하는 설명도이다.
이 방법을 사용함으로써, 1회의 이온 주입으로 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성할 수 있으므로, 제조 비용을 저감하는 것이 가능하게 된다.
또한, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)의 불순물 농도가 동일한 경우에는, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성할 수 있다. 이온 주입에 의해 불순물을 주입하는 경우에는, 1회의 이온 주입으로, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 양쪽을 동시에 형성할 수 있어, 제조의 수순을 간소화할 수 있다. 따라서, 제조 비용을 저감할 수 있다.
[제2 실시 형태의 설명]
이어서, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 2a는, 제2 실시 형태에 관한 반도체 장치의 구조를 도시하는 단면도이다.
도 2a에 도시하는 바와 같이, 제2 실시 형태에 관한 반도체 장치(102)는, 기판(1)과, 해당 기판(1)의 제1 주면에 형성된, N형의 제1 드리프트 영역(4) 및 N형의 제2 드리프트 영역(41)을 구비한다. 제2 드리프트 영역(41)은, 기판(1)의 제1 주면에 대하여 평행인 일방향(도면 중, 좌우 방향)의 거의 중앙에 형성되어 있다. 제2 드리프트 영역(41)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있다.
제2 드리프트 영역(41) 및 제1 드리프트 영역(4)의 내부에는, 이들 표면으로부터 수직 방향으로 연장 형성된 P형의 웰 영역(2)이 형성되어 있다. 웰 영역(2)은, 제1 드리프트 영역(4)보다 얕은 위치까지 형성되어 있다. 웰 영역(2)의 내부에는, 해당 웰 영역(2)의 표면으로부터 수직 방향으로 연장 형성된 N+형의 소스 영역(3)이 형성되어 있다. 소스 영역(3)으로부터 제2 드리프트 영역(41)으로 관통하도록, 게이트 홈(8)이 형성되어 있다. 즉, 게이트 홈(8)은, 제2 드리프트 영역(41)에 접하여 형성되어 있다.
기판(1)의 제1 주면에 대하여 평행인 일방향의 단부(도면 중, 좌우의 단부)에는, 각각 N+형의 드레인 영역(5)이 형성되어 있다.
게이트 홈(8)의 내측 표면에는, 게이트 절연막(6)이 형성되어 있다. 또한, 제1 드리프트 영역(4), 웰 영역(2), 소스 영역(3)의 표면에도 마찬가지로, 게이트 절연막(6)이 형성되어 있다. 게이트 홈(8)의 내부에는, 게이트 절연막(6)을 통하여 게이트 전극(7)이 형성되어 있다. 즉, 게이트 전극(7)은, 게이트 절연막(6)을 통하여, 웰 영역(2), 소스 영역(3) 및 제2 드리프트 영역(41)에 접해 있다.
제1 드리프트 영역(4), 웰 영역(2) 및 소스 영역(3)의 표면에 형성된 게이트 절연막(6)의 표면에는, 층간 절연막(10)이 형성되어 있다. 층간 절연막(10) 및 게이트 절연막(6)을 관통하여, 드레인 영역(5)에 접하는 드레인 전극(16)이 형성되어 있다. 층간 절연막(10) 및 게이트 절연막(6)을 관통하여, 웰 영역(2) 및 소스 영역(3)에 접하는 소스 전극(15)이 형성되어 있다. 소스 영역(3) 및 웰 영역(2)은, 소스 전극(15)과 접해 있다. 따라서, 소스 영역(3)과 웰 영역(2)은 동전위로 된다.
기판(1)으로서 절연성 기판, 혹은 반절연성 기판을 사용할 수 있다. 기판(1)은, 수십 내지 수백㎛ 정도의 두께를 갖는다. 여기서 나타내는 절연성 기판은, 기판의 저항률이 수kΩ/㎝ 이상임을 나타낸다. 기판(1)의 재료로서는, 절연성 기판인 탄화규소(SiC)를 사용할 수 있다. 본 실시 형태에 있어서는, 기판(1)이 탄화규소인 경우를 예로 들어 설명한다. 탄화규소에는 몇 가지 폴리타입(결정 다형)이 존재한다. 여기서는 대표적인 4H 타입으로 한다.
제1 드리프트 영역(4) 및 제2 드리프트 영역(41)은, 수㎛ 내지 수십㎛ 정도의 두께를 갖고 있으며, 제2 드리프트 영역(41) 쪽이 보다 깊숙이 형성되어 있다. 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 불순물 농도는 기판(1)보다 높으며, 예를 들어 1×1014 내지 1×1018/㎤이다. 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)은, 기판(1)과 동일한 재료로 할 수 있다.
웰 영역(2)은, 제2 드리프트 영역(41) 내에, 해당 제2 드리프트 영역(41)의 표면(도면 중, 상측의 면)으로부터, 제2 드리프트 영역(41)의 표면의 수직 방향을 향하여 연장 형성되어 있다. 웰 영역(2)은, 제2 드리프트 영역(41)보다 깊숙이 형성되어 있다. 웰 영역(2)의 불순물 농도는, 예를 들어 1×1015 내지 1×1019/㎤이다.
소스 영역(3)은, 웰 영역(2) 내에, 해당 웰 영역(2)의 표면으로부터, 그 수직 방향으로 연장 형성되어 있다. 소스 영역(3)은, 제2 드리프트 영역(41)과 동일한 도전형이다. 소스 영역(3)의 불순물 농도는, 제2 드리프트 영역(41)보다 높으며, 예를 들어 1×1018 내지 1×1021/㎤이다.
소스 영역(3) 및 웰 영역(2)의 표면에 접하도록, 소스 전극(15)이 형성되어 있다. 소스 영역(3) 및 웰 영역(2)과 소스 전극(15)은 전기적으로 접속되어 있다. 따라서, 소스 영역(3)과 웰 영역(2)은 동일 전위로 된다. 소스 전극(15)의 재료로서는, 예를 들어 니켈(Ni), 티타늄(Ti), 혹은 몰리브덴(Mo) 등을 사용할 수 있다.
드레인 영역(5)은, 제1 드리프트 영역(4)의 표면으로부터 그 수직 방향으로 연장 형성되어 있다. 드레인 영역(5)은, 제1 드리프트 영역(4)과 동일한 도전형이다. 드레인 영역(5)의 불순물 농도는, 소스 영역(3)과 동일 정도이며, 예를 들어 1×1018 내지 1×1021/㎤이다.
드레인 영역(5)에는 드레인 전극(16)이 접속된다. 드레인 전극(16)의 재료로서는, 상술한 소스 전극(15)과 마찬가지로, 니켈(Ni), 티타늄(Ti), 혹은 몰리브덴(Mo) 등을 사용할 수 있다.
게이트 절연막(6)의 재료로서는, 예를 들어 실리콘 산화막을 사용할 수 있다. 게이트 전극(7)의 재료로서는, 예를 들어 N형의 폴리실리콘을 사용할 수 있다.
[제2 실시 형태의 제조 방법]
이어서, 제2 실시 형태에 관한 반도체 장치(102)의 제조 방법에 대하여 설명한다. 처음에, 논 도프의 탄화규소 반도체 기판(기판(1)) 상에, 마스크재(도시 생략)를 형성한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다.
이어서, 마스크재 상에 레지스트를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
이어서, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 마스크재를 마스크로 하여, P형 불순물 및 N형 불순물을 이온 주입하여, P형의 웰 영역(2), N+형의 소스 영역(3), N+형의 드레인 영역(5)을 형성한다.
P형 불순물로서는, 알루미늄이나 보론을 사용할 수 있다. N형 불순물로서는, 질소를 사용할 수 있다. 이때, 기판(1)의 온도를 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 생기는 것을 억제할 수 있다. 이온 주입을 실시한 후에, 예를 들어 불산을 사용한 에칭에 의해 마스크재를 제거한다. 도 2b는 이온 주입 후의 단면 구조를 도시하고 있다.
이 방법으로 형성하는 소스 영역(3) 및 드레인 영역(5)의 불순물 농도는, 1×1018/㎤ 내지 1×1021/㎤의 범위로 하는 것이 바람직하다. 또한, 웰 영역(2)은, 불순물 농도를 1×1015/㎤ 내지 1×1019/㎤의 범위로 하는 것이 바람직하다.
이어서, 도 2c에 도시하는 바와 같이, 게이트 홈(8)(도 2a 참조)을 형성하기 위한 마스크재(9)를 형성하여, 패터닝한다. 마스크재(9)로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는, 열 CVD법이나 플라스마 CVD법을 사용할 수 있다.
패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재(9)를 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
그 후, 마스크재(9)를 마스크로 하여 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성하는 방법으로서는, 건식 에칭법을 사용하는 것이 바람직하다. 게이트 홈(8)을 형성한 후, 마스크재(9)를 제거한다. 예를 들어, 마스크재(9)가 실리콘 산화막인 경우에는, 불산 세정으로 제거한다. 도 2d는, 게이트 홈(8)을 형성하고, 마스크재(9)를 제거한 후의 단면 구조를 도시하고 있다.
이어서, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 형성한다. 도 2d에 도시한 단면 구조에 있어서, N형의 불순물을 비스듬하게 이온 주입함으로써, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성할 수 있다. 주입 농도는, 1×1014 내지 1×1018/㎤로 하는 것이 바람직하다. 주입 에너지는, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)의 깊이에 따라 설정할 수 있다. 예를 들어, 제1 드리프트 영역(4)의 깊이가 1㎛인 경우에는, MeV대의 주입 에너지로 N형 불순물을 주입한다. 주입 각도는, 게이트 홈(8)의 저부가 완전히 N형 영역으로 둘러싸이는 각도로 설정된다. 게이트 홈(8)의 폭이 1㎛이고, 또한 깊이가 1㎛인 경우에는, 주입 각도를 45도 이하로 하는 것이 바람직하다. 도 2e는, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성한 후의 단면을 도시하고 있다.
이어서, 이온 주입한 불순물을 열처리함으로써 활성화한다. 열처리 온도는, 1700℃ 정도로 하는 것이 바람직하고, 분위기로서는, 아르곤이나 질소를 사용하는 것이 바람직하다.
그 후, 게이트 홈(8)의 내면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)을 형성하는 방법으로서 열산화법, 혹은 퇴적법을 사용할 수 있다. 열산화법의 일례로서, 산소 분위기 중에 기판(1)을 설치하고, 온도를 1100℃ 정도로 가열한다. 기판(1)이 산소에 접촉하는 모든 부분에 실리콘 산화막을 형성할 수 있다. 게이트 절연막(6)의 형성 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위해, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 어닐링을 행한다.
또한, 열산화법의 다른 예로서, 직접 NO(일산화질소), 혹은 N2O(일산화이질소)의 분위기 중에서 열산화하는 것도 가능하다. 그 경우의 온도는 1100℃ 내지 1400℃로 하는 것이 바람직하다. 형성되는 게이트 절연막(6)의 두께는 수십nm로 하는 것이 바람직하다.
이어서, 게이트 홈(8) 내에 게이트 전극(7)을 형성한다. 게이트 전극(7)으로 되는 재료는 폴리실리콘이 일반적이며, 여기서는 폴리실리콘을 퇴적하는 예에 대하여 설명한다. 폴리실리콘의 퇴적 방법으로서는, 감압 CVD법을 사용할 수 있다. 퇴적할 폴리실리콘의 두께는 게이트 홈(8)의 폭의 2분의 1보다 크게 한다. 이와 같이 함으로써, 게이트 홈(8)을 폴리실리콘으로 완전히 메운다. 예를 들어, 게이트 홈(8)의 폭이 2㎛인 경우에는, 폴리실리콘의 두께는 1㎛보다 두껍게 한다.
폴리실리콘의 퇴적 후에, 950℃에서 POCl3 중에 어닐링함으로써, N형의 폴리실리콘을 형성하고, 게이트 전극(7)에 도전성을 갖게 한다. 이어서, 게이트 전극(7)의 폴리실리콘을 에칭한다. 에칭 방법은, 등방성 에칭 및 이방성 에칭을 사용할 수 있다. 에칭양은 폴리실리콘이 게이트 홈(8) 내에 남도록 설정된다. 예를 들어, 게이트 홈(8)의 폭이 2㎛이며, 폴리실리콘의 두께를 1.5㎛로서 퇴적하는 경우에는, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한, 에칭하는 데 있어서, 1.5㎛에 대하여 수％의 오버 에칭이어도 된다. 도 2f는, 에칭 후의 단면 구조를 도시하고 있다.
이어서, 기판(1)의 표면에 층간 절연막(10)을 형성한다. 층간 절연막(10)은, 일반적으로 실리콘 산화막이 바람직하고, 퇴적 방법으로서, 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 두께는 1㎛ 이상으로 하는 것이 바람직하다. 도 2g는, 층간 절연막(10)을 형성한 후의 단면 구조를 도시하고 있다.
층간 절연막(10)을 형성한 후에, 소스 전극(15) 및 드레인 전극(16)용 콘택트 홀(도시 생략)을 형성한다. 이 처리에서는, 층간 절연막(10) 상에 레지스트를 패터닝한다(도시 생략). 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 층간 절연막(10)을 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다. 이어서, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 소스 전극(15)용 콘택트 홀에 의해, 웰 영역(2)과 소스 영역(3)이 동시에 노출된다.
콘택트 홀을 형성한 후에, 도 2a에 도시한 바와 같이, 소스 전극(15), 및 좌우의 드레인 전극(16)을 형성한다. 전극 재료로서는 메탈이 일반적이다. 메탈로서, 티타늄(Ti), 니켈(Ni), 혹은 몰리브덴(Mo)을 사용할 수 있다. 또한, Ti/Ni/Ag 등의 적층 메탈이어도 된다. 여기서는, 티타늄(Ti)을 사용하는 예에 대하여 설명한다. 우선, 티타늄(Ti)을 퇴적한다. 퇴적 방법은, 일례로서 스퍼터링법이 적합하다. 티타늄의 퇴적을 레지스트 마스크에 의한 선택 에칭을 실시함으로써, 도 2a에 도시한 제2 실시 형태의 반도체 장치(102)가 완성된다.
[제2 실시 형태의 동작 설명]
도 2a에 도시한 제2 실시 형태에 관한 반도체 장치(102)의 기본적인 동작에 대하여 설명한다. 도 2에 도시하는 반도체 장치(102)는, 소스 전극(15)의 전압을 기준으로 하여, 드레인 전극(16)에 정의 전압을 인가한 상태에서 게이트 전극(7)의 전압을 제어함으로써, 트랜지스터로서 기능한다.
즉, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이상으로 하면, 게이트 전극(7)의 측면에 존재하는 웰 영역(2)의 채널에 반전층이 형성되기 때문에, 온 상태로 된다. 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다. 구체적으로는, 전자가 소스 전극(15)으로부터 소스 영역(3)으로 흐르고, 소스 영역(3)으로부터 채널을 통하여, 제2 드리프트 영역(41)으로 흐른다. 또한, 전자는 제1 드리프트 영역(4)으로 흐르고, 제1 드리프트 영역(4)으로부터 드레인 영역(5), 드레인 전극(16)으로 흐른다.
한편, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이하로 하면, 반전층이 소멸되고, 오프 상태로 되어 전류가 차단된다. 이때, 드레인 전극(16)과 소스 전극(15)의 사이에는 수백 내지 수천 볼트의 고전압이 인가되지만, 내압 성능이 높으므로 오프 상태를 유지할 수 있다.
본 실시 형태에서는, 도통 시에는 제1 드리프트 영역(4)과 웰 영역(2)에서 PN 접합에 의한 공핍층이 넓어지고, 제1 드리프트 영역(4)에 일부 전자가 흐르지 않는 영역이 생긴다. 이 때문에, 전자가 흐르는 영역이 작아져 저항이 증가해 버린다. 그러나, 제2 드리프트 영역(41)이 제1 드리프트 영역(4)보다 깊숙이 형성되어 있음으로써, 채널을 통과한 후의 전자의 유로가 넓어지기 때문에, 저항이 저감된다. 또한, 게이트 홈(8)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있으므로, 형성된 제2 드리프트 영역(41)을 보다 깊게 할 수 있고, 전류가 흐르는 영역을 넓게 할 수 있다. 이 때문에, 한층 더 저항을 저감할 수 있다.
또한, 탄화규소(SiC)를 재료로 한 기판(1)을 사용하고 있으므로, 기판(1)의 절연성 및 열전도율을 높일 수 있다. 따라서, 기판(1)의 이면을 도전 재료를 통하여 냉각기(도시 생략)에 직접 설치함으로써, 냉각 효율을 높일 수 있다.
또한, 기판(1)의 열전도율이 크므로, 전류가 흐름으로써 생기는 열을 효율적으로 발산할 수 있다. 또한, 탄화규소는 와이드 밴드 갭 반도체이며, 진성 캐리어 수가 적으므로, 높은 절연성이 실현되기 쉽다. 따라서, 높은 내압의 반도체 장치를 제공할 수 있다.
또한, 본 실시 형태에서는, 게이트 홈(8)을 형성하고, 해당 게이트 홈(8)의 내부에 게이트 전극(7)을 형성하고 있다. 이 때문에, 플래너형 게이트 전극보다 단위 셀의 면적을 작게 할 수 있고, 칩을 소형화할 수 있어 비용을 저감할 수 있다.
또한, 본 실시 형태에서는, 제2 드리프트 영역(41)에 게이트 홈(8)을 형성하므로, 반도체 장치(102)가 온으로 되었을 때 게이트 전극(7)에는 제2 드리프트 영역보다 높은 정 바이어스가 인가된다. 이 때문에, 게이트 홈(8)의 측벽에는 전자가 축적되어 고농도로 되고, 전류는 제2 드리프트 영역(41)에서 측벽을 따라 흐른다. 또한, 제2 드리프트 영역(41) 및 제1 드리프트 영역(4)으로 퍼진다. 이 때문에, 전류 유로를 확장할 수 있어, 저항을 저감할 수 있다.
또한, 게이트 홈(8)을 형성한 후에, 제2 드리프트 영역(41)을 형성하므로, 제2 드리프트 영역(41)의 깊이는 게이트 홈(8)의 깊이와 제2 드리프트 영역의 주입 깊이의 합계 깊이로 된다. 예를 들어, 게이트 홈(8)의 깊이가 1㎛이며, 제2 드리프트 영역(41)의 주입 깊이가 0.2㎛인 경우에는, 제2 드리프트 영역의 깊이는 1.2㎛로 된다. 따라서, 낮은 주입 에너지로 깊은 제2 드리프트 영역(41)을 형성할 수 있어, 주입 에너지를 저감할 수 있으며, 나아가 제조 비용을 저감할 수 있다.
또한, 기판(1)에 이온 주입함으로써, 제1 드리프트 영역(4), 제2 드리프트 영역(41)을 형성하므로, 에피택셜 성장이 불필요하게 되어 제조 비용을 저감할 수 있다.
[제2 실시 형태의 제1 변형예]
이어서, 제2 실시 형태에 관한 반도체 장치의 제1 변형예에 대하여 설명한다. 장치 구성은, 도 2a에 도시한 제2 실시 형태와 마찬가지이다. 제1 변형예는, 제2 드리프트 영역(41)의 불순물 농도를 제1 드리프트 영역(4)의 불순물 농도보다 낮춘다. 그 이외는, 전술한 제2 실시 형태와 마찬가지이다. 제조 방법은, 제2 실시 형태에서 나타낸 방법과 마찬가지이다.
이하, 제1 변형예에 관한 반도체 장치의 동작에 대하여 설명한다. 온 상태에서의 동작은 제2 실시 형태와 마찬가지이다.
오프 상태의 전류 차단 시에는, 드레인 전극(16)의 전압이 상승함에 따라, 게이트 전극(7)으로부터 제2 드리프트 영역(41) 및 제1 드리프트 영역(4)으로 공핍층이 넓어지고, 드레인 전극(16)으로부터 웰 영역(2)으로 전계가 발생한다. 제2 드리프트 영역(41)의 불순물 농도가 제1 드리프트 영역(4)의 불순물 농도보다 낮음으로써, 게이트 전극(7)에 생기는 전계를 저감할 수 있다. 즉, 내압을 향상시킬 수 있고, 또한 저항을 저감할 수 있다.
[제2 실시 형태의 제2 변형예]
이어서, 제2 실시 형태의 제2 변형예에 대하여 설명한다. 도 2h는, 제2 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다. 도 2h에 도시하는 반도체 장치(102a)는, 게이트 홈(8)이 제2 드리프트 영역(41)보다 깊게 형성되어, 절연 기판에 달하고 있다는 점에서, 전술한 도 2a에 도시한 반도체 장치(102)와 상이하다.
제조 방법은, 도 2a에 도시한 반도체 장치(102)와 대비하여, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성할 때의, 불순물의 경사 주입의 각도가 상이하다. 구체적으로는, 도 2h에 도시하는 반도체 장치(102a)의 경우에는, 게이트 홈(8)의 저부에 불순물이 주입되지 않도록 주입 각도를 설정한다. 예를 들어, 게이트 홈(8)의 폭이 1㎛, 깊이가 1㎛인 경우에는, 주입 각도를 45도 이상으로 설정하는 것이 바람직하다.
이하, 제2 변형예에 관한 반도체 장치(102a)의 동작에 대하여 설명한다. 온 상태에서의 동작은, 전술한 제2 실시 형태와 마찬가지이다. 오프 상태의 전류 차단 시에는, 게이트 전극(7)의 에지부, 즉 게이트 홈(8)의 저부의 구석부가 절연 기판에 접해 있음으로써, 구석부에 생기는 전계 집중이 억제된다. 따라서, 고내압을 실현할 수 있다.
또한, 게이트 전극(7)과 제2 드리프트 영역(41)에서의 게이트 홈(8)의 저부에 생기는 정전 용량을 저감할 수 있다. 이 때문에, 반도체 장치(102a)의 게이트ㆍ드레인간의 정전 용량(Cgd)을 저감할 수 있고, 고속 동작이 가능한 반도체 장치를 제공할 수 있다.
[제2 실시 형태의 제3 변형예]
이어서, 제2 실시 형태의 제3 변형예에 대하여 설명한다. 도 2i는, 제3 변형예에 관한 반도체 장치의 구성을 도시하는 단면도이다. 도 2i에 도시하는 반도체 장치(102b)는, 게이트 홈(8)이 제1 드리프트 영역(4)보다 얕게 형성되어 있다는 점에서, 전술한 도 2a에 도시한 반도체 장치(102)와 상이하다.
제조 방법은, 도 2a에 도시한 반도체 장치(102)와 대비하여, 웰 영역(2), 소스 영역(3), 드레인 영역(5)을 형성한 후에, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 이온 주입에 의해 형성하고, 그 후, 제2 드리프트 영역(41)에 게이트 홈(8)을 형성한다는 점에서 상이하다.
제3 변형예에 관한 반도체 장치(102b)의 동작은, 전술한 제2 실시 형태에 관한 반도체 장치(102)와 거의 마찬가지이다. 제3 변형예에서는, 제조 공정에서 불순물의 경사 주입이 불필요하게 되어, 게이트 홈(8)을 형성하기 위한 에칭 시간을 단축할 수 있다. 그 결과, 제조 공정을 단축할 수 있어 제조 비용을 삭감할 수 있다.
[제3 실시 형태의 설명]
이어서, 본 발명의 제3 실시 형태에 대하여 설명한다. 도 3a는, 제3 실시 형태에 관한 반도체 장치의 구성을 도시하는 단면도이다.
도 3a에 도시하는 바와 같이, 제3 실시 형태에 관한 반도체 장치(103)는, N형의 도전성 반도체 기판(기판(1))의 제1 주면에 형성된, N형의 제1 드리프트 영역(4) 및 N형의 제2 드리프트 영역(41)을 구비한다. 전술한 제1, 제2 실시 형태와 마찬가지로, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)은 접해 있고, 제1 드리프트 영역(4)보다 제2 드리프트 영역(41) 쪽이 깊게 형성되어 있다.
제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 표면에는, P형의 웰 영역(2)이 형성되어 있다. 웰 영역(2)의 내부에, 해당 웰 영역(2)의 표면으로부터 수직 방향으로 연장 형성된 N+형의 소스 영역(3)을 구비한다.
웰 영역(2) 및 소스 영역(3)을 관통하여, 제2 드리프트 영역(41)에 달하는 게이트 홈(8)이 형성되어 있다. 게이트 홈(8)의 내부 표면에는, 게이트 절연막(6)이 형성되고, 또한 그 내부에 게이트 전극(7)이 형성되어 있다. 게이트 전극(7)은, 게이트 절연막(6)을 통하여 웰 영역(2), 소스 영역(3) 및 제2 드리프트 영역(41)과 접해 있다. 게이트 홈(8)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있다.
웰 영역(2), 소스 영역(3) 및 게이트 전극(7)의 표면에는, 층간 절연막(10)이 형성되어 있다. 층간 절연막(10)에는, 콘택트 홀(11a, 11b)이 형성되어 있다. 층간 절연막(10)의 표면에는 소스 전극(15)이 형성되고, 해당 소스 전극(15)은, 콘택트 홀(11a, 11b)을 통하여 웰 영역(2) 및 소스 영역(3)에 접해 있다.
기판(1)의 재료로서, 탄화규소 반도체(SiC) 기판을 사용하고, 또한 N형 불순물을 이온 주입함으로써, 기판(1)을 드레인 영역(5)으로 하고 있다. 또한, 소스 영역(3)과 웰 영역(2)은, 소스 전극(15)과 접해 있고, 동일 전위로 되어 있다. 기판(1)의 제2 주면에는, 드레인 전극(16)이 형성되어 있다.
또한, 기판(1)의 불순물 농도는, 1×1018/㎤ 내지 1×1019/㎤로 하는 것이 바람직하다. 탄화규소(SiC)에는 몇 가지 폴리타입(결정 다형)이 존재한다. 본 실시 형태에서는 대표적인 4H로 한다.
[제3 실시 형태의 제조 방법]
이어서, 제3 실시 형태에 관한 반도체 장치(103)의 제조 방법에 대하여 설명한다. 처음에, 탄화규소 반도체 기판(기판(1)) 상에, 이온 주입에 의해 P형의 웰 영역(2), N+형의 소스 영역(3)을 형성한다. 웰 영역(2) 및 소스 영역(3)을 형성한 후의 단면 구조를 도 3b에 도시한다. 소스 영역(3)과 드레인 영역(5)은 불순물 농도가 1×1018/㎤ 내지 1×1021/㎤인 것이 바람직하다. 또한, 웰 영역(2)의 농도는, 1×1015/㎤ 내지 1×1019/㎤인 것이 바람직하다.
이어서, 게이트 홈(8)을 형성하기 위해 마스크재(도시 생략)를 형성하고, 그 후 패터닝한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
그 후, 마스크재를 마스크로 하여 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성하는 방법으로서는, 건식 에칭법을 사용할 수 있다. 게이트 홈(8)을 형성한 후, 마스크재를 제거한다. 예를 들어, 마스크재가 실리콘 산화막인 경우에는 불산 세정으로 제거한다.
게이트 홈(8)을 형성한 후에, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 형성한다. 경사 이온 주입으로 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성한다. 불순물의 주입 농도는 1×1014 내지 1×1018/㎤로 하는 것이 바람직하다. 주입 에너지는, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 깊이에 따라 설정된다. 주입 각도는, 게이트 홈(8)의 저부가 완전히 N형 영역으로 둘러싸이는 각도로 설정된다.
예를 들어, 제1 드리프트 영역(4)의 깊이가 1㎛인 경우에는, MeV대에서의 N형 불순물의 주입이 필요하게 된다. 게이트 홈(8)의 폭이 1㎛이고 깊이가 1㎛인 경우에는, 불순물의 주입 각도를 45도 이하로 하는 것이 바람직하다. 주입은 P형 불순물 이온을 사용하여, 기판(1)의 농도를 되돌리도록 주입한다. 예를 들어, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)의 농도가 1×1017/㎤이고, 기판(1)의 농도가 1×1018/㎤인 경우에는, 농도가 9×1017/㎤인 P형 불순물 이온을 주입하는 것이 바람직하다. 도 3c는, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성한 후의 단면 구조를 도시하고 있다.
이어서, 게이트 홈(8)의 내면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)을 형성하는 방법으로서 열산화법, 혹은 퇴적법을 사용할 수 있다. 열산화법의 일례로서, 산소 분위기 중에 기판(1)을 설치하고, 온도를 1100℃ 정도로 가열한다. 기판(1)이 산소에 접촉하는 모든 부분에 실리콘 산화막을 형성할 수 있다. 게이트 절연막(6)의 형성 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위해, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 어닐링을 행한다.
또한, 열산화법의 다른 예로서, 직접 NO(일산화질소), 혹은 N2O(일산화이질소)의 분위기 중에서 열산화하는 것도 가능하다. 그 경우의 온도는 1100℃ 내지 1400℃로 하는 것이 바람직하다. 형성되는 게이트 절연막(6)의 두께는 수십nm로 하는 것이 바람직하다.
그 후, 게이트 절연막(6)을 형성한 게이트 홈(8)의 내부에, 게이트 전극(7)을 형성한다. 게이트 전극(7)으로 되는 재료는 폴리실리콘이 일반적이며, 여기서는 폴리실리콘을 퇴적하는 예에 대하여 설명한다. 폴리실리콘의 퇴적 방법으로서, 감압 CVD법을 사용할 수 있다. 폴리실리콘을 퇴적할 때의 두께는, 게이트 홈(8)의 폭의 2분의 1보다 크게 한다. 이와 같이 함으로써, 게이트 홈(8)을 폴리실리콘으로 완전히 메울 수 있다. 예를 들어, 게이트 홈(8)의 폭이 2㎛인 경우에는 폴리실리콘의 두께는 1㎛보다 두껍게 한다. 폴리실리콘의 퇴적 후에, 950℃에서 POCl3 중에 어닐링함으로써, N형의 폴리실리콘을 형성하고, 게이트 전극(7)에 도전성을 갖게 한다.
이어서, 게이트 전극(7)의 폴리실리콘을 에칭한다. 에칭 방법으로서, 등방성 에칭, 혹은 이방성 에칭을 사용할 수 있다. 에칭양은, 폴리실리콘이 게이트 홈(8) 내에 남도록 설정된다. 예를 들어, 게이트 홈(8)의 폭이 2㎛이고, 폴리실리콘의 두께를 1.5㎛로서 퇴적하는 경우에는, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한, 에칭하는 데 있어서, 1.5㎛에 대하여 수％의 오버 에칭이어도 된다. 도 3d는, 에칭 후의 단면 구조를 도시하고 있다.
이어서, 층간 절연막(10)(도 3a 참조)을 형성한다. 층간 절연막(10)은 일반적으로 실리콘 산화막이 바람직하고, 형성 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 두께는 1㎛ 이상으로 하는 것이 바람직하다. 층간 절연막(10)을 형성한 후에, 소스 전극(15) 접속용 콘택트 홀(11a, 11b)을 형성한다.
그 후, 층간 절연막(10) 상에 레지스트(도시 생략)를 패터닝한다. 패터닝의 방법으로서, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 층간 절연막(10)을 에칭한다. 에칭 방법으로서, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다. 이어서, 레지스트를 산소 플라스마나 황산 등으로 제거한다.
웰 영역(2)과 소스 영역(3)을 동시에 노출시키도록, 소스 전극(15)용 콘택트 홀(11a, 11b)을 형성한다. 콘택트 홀(11a, 11b)을 형성한 후, 소스 전극(15)을 형성한다. 또한, 기판(1)의 제2 주면(도면 중, 하측의 면)에 드레인 전극(16)을 형성한다. 전극 재료로서 메탈이 일반적이다. 메탈은, 티타늄(Ti), 니켈(Ni), 혹은 몰리브덴(Mo)을 사용할 수 있다. 또한, Ti/Ni/Ag 등의 적층 메탈을 사용할 수도 있다. 본 실시 형태에서는, 티타늄(Ti)을 사용한다. 처음에, 스퍼터링법 등의 퇴적 방법을 사용하여 티타늄(Ti)을 퇴적한다. 퇴적된 티타늄을 레지스트 마스크에 의해 선택 에칭한다. 그 결과, 도 3a에 도시한 제3 실시 형태에 관한 반도체 장치(103)가 완성된다.
[제3 실시 형태의 동작 설명]
이어서, 제3 실시 형태에 관한 반도체 장치(103)의 동작에 대하여 설명한다. 도 3a에 도시하는 구성의 반도체 장치(103)는, 소스 전극(15)의 전압을 기준으로 하여, 드레인 전극(16)에 정의 전압을 인가한 상태에서 게이트 전극(7)의 전압을 제어함으로써, 트랜지스터로서 기능한다. 즉, 게이트 전극(7)과 소스 전극(15) 사이의 전압을 소정의 역치 전압 이상으로 하면, 게이트 전극(7)의 측면에 접하는 웰 영역(2)의 채널에 반전층이 형성되어, 온 상태로 된다. 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
구체적으로는, 전자는, 소스 전극(15)으로부터 소스 영역(3)으로 흐른다. 또한, 일부의 전자는, 소스 영역(3)으로부터 채널을 통하여 제2 드리프트 영역(41)으로 흐르고, 드레인 영역(5)(기판(1))으로 흐른다. 남은 전자는, 제1 드리프트 영역(4)으로 흐르고, 제1 드리프트 영역(4)으로부터 드레인 영역(5)으로 흐른다. 양쪽 전자는, 드레인 전극(16)으로 흐른다.
한편, 게이트 전극(7)과 소스 전극(15) 사이의 전압을 소정의 역치 전압 이하로 하면, 반전층이 소멸되고, 오프 상태로 되어 전류가 차단된다. 이때, 드레인 전극(16)과 소스 전극(15)의 사이에는 수백 내지 수천 볼트의 고전압이 인가되지만, 내압 성능이 높으므로 오프 상태를 유지할 수 있다.
제3 실시 형태에 있어서, 도통 시에는 게이트 홈(8) 부근의 제2 드리프트 영역(41)은 게이트 전극(7)의 전압으로 전자가 모여, 고농도의 N형 영역으로 된다. 제2 드리프트 영역(41)은 제1 드리프트 영역(4)보다 깊게 형성되고, 또한 드레인 영역(5)에 직접 접해 있으므로, 제1 드리프트 영역(4)으로 흐른 전자는 드레인 영역(5)으로 흐른다. 따라서, 온 저항을 저감할 수 있다.
또한, 본 실시 형태에서는, 기판(1)의 재료로서 탄화규소(SiC)를 사용하고 있다. 탄화규소는, 절연성이 높고, 또한 열전도율이 높으므로, 기판(1)의 이면을 도전 재료를 통하여 냉각기(도시 생략)에 직접 설치함으로써, 효율적으로 냉각할 수 있다. 즉, 반도체 장치(103)가 온으로 되었을 때 흐르는 전류에 의한 발열을 효율적으로 발산할 수 있다. 또한, 탄화규소의 밴드 갭 반도체에서 진성 캐리어 수가 적어, 절연성을 향상시킬 수 있다. 따라서, 높은 내압의 반도체 장치를 제공할 수 있다.
또한, 기판(1)에 이온 주입함으로써, 제1 드리프트 영역(4), 제2 드리프트 영역(41)을 형성하므로, 에피택셜 성장이 불필요하게 되어 제조 비용을 저감할 수 있다.
[제3 실시 형태의 변형예]
이어서, 제3 실시 형태의 변형예에 대하여 설명한다. 변형예에서는, 제2 드리프트 영역(41)의 불순물 농도를 제1 드리프트 영역(4)의 불순물 농도보다 낮춘다는 점에서 상이하다. 그 이외의 구성은, 도 3a에 도시한 제3 실시 형태와 마찬가지이다.
제조 방법은, 제3 실시 형태와 대비하여, 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)을 형성한 후에, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 이온 주입에 의해 형성하고, 제2 드리프트 영역(41)에 게이트 홈(8)을 형성한다는 점에서 상이하다.
이하, 변형예에 관한 반도체 장치의 동작에 대하여 설명한다. 온 시의 동작은, 전술한 제3 실시 형태와 마찬가지이다. 오프 시에는, 드레인 전극(16)의 전압이 상승함에 따라, 게이트 전극(7)으로부터 제1 드리프트 영역(4)으로 공핍층이 넓어지고, 드레인 전극(16)으로부터 게이트 전극(7)으로 전계가 발생한다. 제2 드리프트 영역(41)의 불순물 농도는 제1 드리프트 영역(4)의 불순물 농도보다 낮으므로, 게이트 전극(7)에 발생하는 전계 강도를 저감할 수 있다. 따라서, 내압을 향상시킬 수 있다. 즉, 내압이 높고, 또한 저항이 낮은 반도체 장치를 제공할 수 있다.
[제4 실시 형태의 설명]
이어서, 본 발명의 제4 실시 형태에 대하여 설명한다. 도 4a는, 제4 실시 형태에 관한 반도체 장치의 구성을 도시하는 사시도, 도 4b는, 도 4a에 있어서의 X-X' 단면도이다.
도 4a, 도 4b에 도시하는 바와 같이, 제4 실시 형태에 관한 반도체 장치(104)는, 절연성 반도체로 이루어지는 기판(1)을 구비한다. 기판(1)의 제1 주면에는, N형의 제1 드리프트 영역(4)이 형성되고, 또한 제1 드리프트 영역(4)과 접하여 P형의 웰 영역(2)이 형성되어 있다. 웰 영역(2)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있다.
제1 드리프트 영역(4)의, 웰 영역(2)과 접하는 위치의 근방에는, N형의 제2 드리프트 영역(41)이 형성되어 있다. 제2 드리프트 영역(41)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있다. 웰 영역(2)의 내부에, 해당 웰 영역(2)의 표면으로부터 수직 방향으로 연장 형성된 N+형의 소스 영역(3)이 형성되어 있다.
제2 드리프트 영역(41), 웰 영역(2) 및 소스 영역(3)의 일부를 넘는 영역에, 바로 위에서 보아 직사각 형상을 이루는 게이트 홈(8)(도 4b 참조)이 형성되어 있다. 즉, 게이트 홈(8)은, 웰 영역(2), 소스 영역(3) 및 제2 드리프트 영역(41)에 접해 있다. 또한, 게이트 홈(8)은, 제1 드리프트 영역(4)보다 깊게 형성되어 있다. 게이트 홈(8)의 내면에는, 게이트 절연막(6)이 형성되고, 또한 그 내측에는 게이트 전극(7)이 형성되어 있다.
웰 영역(2) 및 소스 영역(3)의 표면에 접하도록, 소스 전극(15)이 형성되어 있다. 즉, 웰 영역(2)과 소스 영역(3)은 동일 전위로 된다. 제1 드리프트 영역(4)의 단부에는, N+형의 드레인 영역(5)이 형성되고, 또한 해당 드레인 영역(5)의 표면에 접하도록, 드레인 전극(16)이 형성되어 있다. 또한, 도 4a, 도 4b에서는, 층간 절연막, 콘택트 홀의 기재를 생략하고 있다.
또한, 게이트 홈(8)의 측면에서 게이트 절연막(6)과 웰 영역(2)이 접해 있으므로, 게이트 홈(8)의 깊이가 깊을수록, 게이트 절연막(6)과 웰 영역(2)이 접하는 면적이 커진다.
기판(1)의 재료로서, 예를 들어 반절연성 기판이나 절연성 기판을 사용할 수 있다. 여기서 나타내는 절연성 기판은, 기판의 저항률이 수 kΩ/㎝ 이상이다. 기판(1)의 재료로서는, 탄화규소(SiC)를 사용할 수 있다. 제4 실시 형태에 있어서는, 기판(1)이 탄화규소로 이루어지는 절연성 기판인 경우를 예로 들어 설명한다. 탄화규소에는 몇 가지 폴리타입(결정 다형)이 존재한다. 여기서는 대표적인 4H 타입으로 한다.
[제4 실시 형태의 제조 방법]
이어서, 제4 실시 형태에 관한 반도체 장치(104)의 제조 방법에 대하여 설명한다. 처음에, 논 도프의 탄화규소 절연 반도체 기판(1) 상에, 마스크재(도시 생략)를 형성하고, 게이트 홈(8)에 맞추어 패터닝한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다.
패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
이어서, 마스크재를 마스크로 하여, 건식 에칭법에 의해 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성한 후, 마스크재를 제거한다. 예를 들어, 마스크재가 실리콘 산화막인 경우에는 불산 세정으로 제거한다. 도 4c는, 게이트 홈(8)을 형성한 후의 단면 구조를 도시하고 있다.
이어서, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)을 형성한다. 도 4c에 도시한 구조에서, N형 불순물을 경사 이온 주입함으로써, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성할 수 있다. 주입 농도는, 1×1014 내지 1×1018/㎤로 하는 것이 바람직하다. 주입 에너지는, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)의 깊이에 따라 설정된다. 예를 들어, 제1 드리프트 영역(4)의 깊이가 1㎛인 경우에는, MeV대의 주입 에너지로 N형 불순물을 주입한다. 주입 각도는, 게이트 홈(8)의 저부가 완전히 N형 영역으로 둘러싸이는 각도로 설정된다. 게이트 홈(8)의 폭이 1㎛이고 또한 깊이가 1㎛인 경우에는, 주입 각도를 45도 이하로 하는 것이 바람직하다. 도 4d는, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성한 후의 단면 구조를 도시하고 있다.
그 후, 기판(1) 상에 이온 주입에 의해 P형의 웰 영역(2), N+형의 소스 영역(3) 및 드레인 영역(5)을 형성한다. 형성하는 순서는, 특별히 한정되지 않지만, 우선 웰 영역(2)을 형성하는 것이 바람직하다. 그 후, 소스 영역(3) 및 드레인 영역(5)을 형성한다. 소스 영역(3)과 드레인 영역(5)을 동시에 형성해도 상관없다. 본 실시 형태에서는, 별개로 형성한다.
웰 영역(2), 소스 영역(3) 및 드레인 영역(5)의 이온 주입 영역을 패터닝하기 위해, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41) 상에 마스크재(도시 생략)를 형성한다. 마스크재로서 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다.
이어서, 마스크재의 표면에 레지스트(도시 생략)를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산(HF)을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
그 후, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 마스크재를 마스크로 하여, P형 불순물 및 N형 불순물을 이온 주입하고, P형의 웰 영역(2) 및 N+형의 소스 영역(3)을 형성한다. P형의 불순물로서는, 알루미늄이나 보론을 사용할 수 있다. 또한, N형의 불순물로서는 질소를 사용할 수 있다. 이때, 기체 온도를 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 생기는 것을 억제할 수 있다. 이온 주입 후, 불산을 사용한 에칭 등에 의해 마스크재를 제거한다.
웰 영역(2) 및 소스 영역(3)을 형성한 후의 단면 구조를 도 4e에 도시한다. 또한, 이 방법으로 형성된 소스 영역(3)과 드레인 영역(5)은, 불순물 농도가 1×1018/㎤ 내지 1×1021/㎤가 바람직하다. 또한, 웰 영역(2)은 불순물 농도가 1×1015/㎤ 내지 1×1019/㎤가 바람직하다. 웰 영역(2)의 깊이는, 게이트 홈(8)보다 깊은 것이 바람직하다.
이어서, 이온 주입한 불순물을 열처리함으로써 활성화한다. 열처리 온도는, 1700℃ 정도로 하는 것이 바람직하고, 분위기로서는, 아르곤이나 질소를 사용하는 것이 바람직하다.
그 후, 게이트 홈(8)의 내면 및 기판(1)의 제1 주면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)을 형성하는 방법으로서 열산화법, 혹은 퇴적법을 사용할 수 있다. 열산화법의 일례로서, 산소 분위기 중에 기판(1)을 설치하고, 온도를 1100℃ 정도로 가열한다. 기판(1)이 산소에 접촉하는 모든 부분에 실리콘 산화막을 형성할 수 있다. 게이트 절연막(6)의 형성 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위해, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 어닐링을 행한다.
또한, 열산화법의 다른 예로서, 직접 NO(일산화질소), 혹은 N2O(일산화이질소)의 분위기 중에서 열산화하는 것도 가능하다. 그 경우의 온도는 1100℃ 내지 1400℃로 하는 것이 바람직하다. 형성되는 게이트 절연막(6)의 두께는 수십nm로 하는 것이 바람직하다.
이어서, 게이트 전극(7)을 형성한다. 게이트 전극(7)으로 되는 재료는 폴리실리콘이 일반적이며, 여기서는 폴리실리콘을 퇴적하는 예에 대하여 설명한다. 폴리실리콘의 퇴적 방법으로서는, 감압 CVD법을 사용할 수 있다. 퇴적할 폴리실리콘의 두께는 게이트 홈(8)의 폭의 2분의 1보다 크게 한다. 이와 같이 함으로써, 게이트 홈(8)을 폴리실리콘으로 완전히 메운다. 예를 들어, 게이트 홈(8)의 폭이 2㎛인 경우에는, 폴리실리콘의 두께는 1㎛보다 두껍게 한다.
폴리실리콘을 퇴적한 후에, 950℃에서 POCl3 중에 어닐링함으로써, N형의 폴리실리콘을 형성하고, 게이트 전극(7)에 도전성을 갖게 한다. 그 후, 게이트 전극(7)의 폴리실리콘을 에칭한다.
에칭 방법은, 등방성 에칭 및 이방성 에칭을 채용할 수 있다. 에칭양은, 폴리실리콘이 게이트 홈(8) 내에 남도록 설정된다. 예를 들어, 게이트 홈(8)의 폭이 2㎛이고, 폴리실리콘의 두께를 1.5㎛로서 퇴적하는 경우에는, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한, 에칭하는 데 있어서, 1.5㎛에 대하여 수％의 오버 에칭이어도 된다. 도 4f는, 게이트 전극(7)을 에칭한 후의 단면 구조를 도시하고 있다.
이어서, 층간 절연막(도시 생략)을 형성한다. 층간 절연막은, 일반적으로 실리콘 산화막을 사용하는 것이 바람직하고, 퇴적 방법으로서 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 두께는 1㎛ 이상으로 하는 것이 바람직하다. 층간 절연막을 퇴적한 후, 전극용 콘택트 홀(도시 생략)을 형성한다. 층간 절연막 상에 레지스트(도시 생략)를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 층간 절연막을 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
이어서, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 소스 전극(15)용 콘택트 홀은, 웰 영역(2)과 소스 영역(3)을 동시에 노출시키도록 형성한다.
콘택트 홀을 형성한 후에, 도 4a에 도시한 바와 같이, 웰 영역(2) 및 소스 영역(3)의 표면에 소스 전극(15)을 형성하고, 또한 드레인 영역(5)에 드레인 전극(16)을 형성한다. 전극 재료로서는 메탈이 일반적이다. 메탈로서, 티타늄(Ti), 니켈(Ni), 혹은 몰리브덴(Mo)을 사용할 수 있다. 또한, Ti/Ni/Ag 등의 적층 메탈이어도 된다. 여기서는 티타늄(Ti)을 사용하는 예에 대하여 설명한다. 처음에, 스퍼터링법 등의 퇴적 방법을 사용하여, 티타늄(Ti)을 퇴적한다. 이어서, 퇴적된 티타늄에 대하여, 레지스트 마스크에 의한 선택 에칭을 행한다. 그 결과, 도 4a에 도시한 제4 실시 형태의 반도체 장치(104)가 완성된다.
[제4 실시 형태의 동작 설명]
이어서, 도 4a에 도시한 제4 실시 형태에 관한 반도체 장치(104)의 동작에 대하여 설명한다. 도 4a에 도시하는 반도체 장치(104)는, 소스 전극(15)의 전압을 기준으로 하여, 드레인 전극(16)에 정의 전압을 인가한 상태에서 게이트 전극(7)의 전압을 제어함으로써, 트랜지스터로서 기능한다.
즉, 게이트 전극(7)과 소스 전극(15) 사이의 전압을 소정의 역치 전압 이상으로 하면, 게이트 전극(7)의 측면에 접하는 웰 영역(2)의 채널에 반전층이 형성되어, 온 상태로 된다. 그리고, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
구체적으로는, 전자는, 소스 전극(15)으로부터 소스 영역(3)으로 흐른다. 또한, 일부의 전자는, 소스 영역(3)으로부터 채널을 통하여 제2 드리프트 영역(41)으로 흐르고, 드레인 영역(5)으로 흐른다. 남은 전자는, 제1 드리프트 영역(4)으로 흐르고, 제1 드리프트 영역(4)으로부터 드레인 영역(5)으로 흐른다. 양쪽 전자는, 드레인 전극(16)으로 흐른다.
한편, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이하로 하면, 반전층이 소멸되고, 오프 상태로 되어 전류가 차단된다. 이때, 드레인 전극(16)과 소스 전극(15)의 사이에는 수백 내지 수천 볼트의 고전압이 인가되지만, 내압 성능이 높으므로 오프 상태를 유지할 수 있다.
본 실시 형태에서는, 게이트 홈(8)이 깊을수록, 게이트 홈(8)과 웰 영역(2)이 접하는 면적이 커지도록 설정된다. 따라서, 게이트 홈(8)이 깊을수록 채널 폭이 넓어져, 전류가 흐르는 경로의 폭이 넓어지므로, 채널에 흐르는 전류 저항을 저감할 수 있다. 또한, 제2 드리프트 영역(41)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있으므로, 채널에서의 전류 경로를 넓힐 수 있어, 저항을 저감할 수 있다.
즉, 본 실시 형태에 관한 반도체 장치(104)는, 종래의 반도체 장치와 대비하여, 저항의 면적 의존성 이외에, 게이트 전극(7)의 깊이 의존성을 갖고 있다. 동일한 면적에서는, 게이트 홈(8)을 깊게 하여, 게이트 전극(7)을 깊숙이 형성함으로써, 저항을 저감하는 효과가 얻어진다. 따라서, 소형의 칩이라도, 대전류를 흘릴 수 있어, 칩 비용의 저감화를 도모할 수 있다.
또한, 본 실시 형태에서는, 기판(1)의 재료로서 탄화규소(SiC)를 사용하고 있다. 탄화규소는 절연성이 높고, 또한 열전도율이 높으므로, 기판(1)의 이면을 도전 재료를 통하여 냉각기(도시 생략)에 직접 설치함으로써, 효율적으로 냉각할 수 있다. 즉, 반도체 장치(104)가 온으로 되었을 때 흐르는 전류에 의한 발열을 효율적으로 발산할 수 있다. 또한, 탄화규소의 밴드 갭 반도체에서 진성 캐리어 수가 적어, 절연성을 향상시킬 수 있다. 따라서, 높은 내압의 반도체 장치를 제공할 수 있다.
또한, 웰 영역(2)이 게이트 홈(8)보다 깊음으로써, 웰 영역(2)이 게이트 전극(7)의 저부에 접한다. 따라서, 게이트 절연막(6)을 통하여, 웰 영역(2)과 게이트 전극(7)의 사이에 정전 용량이 생기게 된다. 이 정전 용량은 게이트ㆍ소스간 용량에 병렬적으로 존재하여, 게이트ㆍ소스간 용량의 증가로 된다.
탄화규소(SiC) 등의 와이드 밴드 갭의 디바이스는 실리콘 소자와 비교하여, 게이트ㆍ드레인 용량이 크고, 스위칭 동작 시에 게이트ㆍ소스간 용량과 게이트ㆍ드레인간 용량의 언밸런스로, 순간적으로 게이트ㆍ소스간에 역치를 초과하는 전압이 인가되는 경우가 있어, 반도체 장치가 오동작하여 온 상태로 되는 경우가 있다. 제4 실시 형태에서는, 상기와 같이 게이트ㆍ소스간 용량이 증가하므로, 스위칭 동작 시의 게이트ㆍ소스간의 순간 전압이 저감된다. 따라서, 오동작을 방지할 수 있다.
[제4 실시 형태의 제1 변형예]
이어서, 제4 실시 형태의 제1 변형예에 대하여 설명한다. 제1 변형예에서는, 제2 드리프트 영역(41)의 불순물 농도를 제1 드리프트 영역(4)의 불순물 농도보다 낮춘다는 점에서 상이하다. 그 이외의 구성은, 도 4a에 도시한 제4 실시 형태와 마찬가지이다.
이하, 제조 방법의 상위점에 대하여 설명한다. 제1 변형예에서는, 웰 영역(2), 소스 영역(3) 및 드레인 영역(5)을 형성한 후에, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 이온 주입에 의해 형성한다. 그 후, 제2 드리프트 영역(41)에 게이트 홈(8)을 형성한다. 그 이외의 제조 방법은, 제4 실시 형태와 마찬가지이다.
이하, 제1 변형예의 동작에 대하여 설명한다. 도통 시의 동작은, 전술한 제4 실시 형태와 마찬가지이다. 오프 상태의 전류 차단 시에는, 드레인 전극(16)의 전압이 상승함에 따라, 게이트 전극(7)으로부터 제2 드리프트 영역(41) 및 제1 드리프트 영역(4)으로 공핍층이 넓어지고, 드레인 전극(16)으로부터 웰 영역(2)으로 전계가 가해진다. 제1 변형예에서는, 제2 드리프트 영역(41)의 농도를 제1 드리프트 영역(4)의 농도보다 낮췄으므로, 게이트 전극(7)에 가해지는 전계를 저감할 수 있다. 즉, 내압을 향상시킬 수 있고, 내압이 높고, 또한 저저항의 반도체 장치를 제공할 수 있다.
[제4 실시 형태의 제2 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제2 변형예에 대하여 설명한다. 도 4g는, 제2 변형예에 관한 반도체 장치의 단면도이다. 도 4a에 도시한 반도체 장치(104)와 대비하여, 게이트 홈(8)이 제2 드리프트 영역(41)보다 깊숙이 형성되고, 절연 기판에 접해 있다는 점에서 상이하다.
제조 방법은, 도 4a에 도시한 반도체 장치(104)와 대비하여, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성할 때의, 불순물의 경사 주입의 각도가 상이하다. 구체적으로는, 도 4g에 도시하는 반도체 장치(104a)의 경우에는, 게이트 홈(8)의 저부에 불순물이 주입되지 않도록 각도를 설정한다. 예를 들어, 게이트 홈의 폭이 1㎛, 깊이가 1㎛인 경우에는, 주입 각도를 45도 이상으로 설정하는 것이 바람직하다.
이하, 제2 변형예에 관한 반도체 장치(104a)의 동작에 대하여 설명한다. 온 상태에서의 동작은 전술한 제4 실시 형태와 마찬가지이다. 오프 상태의 전류 차단 시에는, 게이트 전극(7)의 에지부, 즉 게이트 홈(8)의 저부의 구석부가 절연 기판에 접해 있음으로써, 구석부에 생기는 전계 집중을 억제할 수 있다. 이 때문에, 고내압을 실현할 수 있다.
또한, 게이트 전극(7)과 제2 드리프트 영역(41)의 사이에서, 게이트 홈(8)의 저부에 생기는 정전 용량을 저감할 수 있다. 이 때문에, 반도체 장치(104a)의 게이트ㆍ드레인간의 정전 용량(Cgd)을 저감할 수 있으므로, 고속 동작이 가능한 반도체 장치를 제공할 수 있다.
[제4 실시 형태의 제3 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제3 변형예에 대하여 설명한다. 장치 구성은, 도 4a와 마찬가지이다. 상위점은, 소스 전극(15), 게이트 전극(7) 및 드레인 전극(16)이 모두 동일 전압일 때에는, 제2 드리프트 영역(41)이 완전 공핍화되는 것이다. 예를 들어, 제2 드리프트 영역(41)의 농도가 1×1014/㎤이고, 게이트 전극(7)에서 제2 드리프트 영역(41)까지의 거리가 0.1㎛ 정도라면, 게이트 전극(7)과 제2 드리프트 영역(41)의 일함수의 차에 의해 생기는 에너지 밴드의 굴곡에 기인하여, 제2 드리프트 영역(41)이 완전 공핍화된다. 즉, 제1 드리프트 영역(4)보다 깊은 영역에서, 제2 드리프트 영역(41)과 게이트 전극(7)에 게이트 절연막(6)을 통하여 생기는 정전 용량은 거의 없게 된다. 그 결과, 게이트ㆍ드레인간의 정전 용량(Cgd)을 저감할 수 있고, 고속 동작을 가능하게 하고, 스위칭 손실을 저감할 수 있다.
[제4 실시 형태의 제4 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제4 변형예에 대하여 설명한다. 도 4h는, 제4 변형예에 관한 반도체 장치의 단면도이다. 도 4h에 도시하는 바와 같이, 제4 변형예에 관한 반도체 장치(104b)는, 드레인 영역(5)을, 소스 영역(3)과 동일한 깊이로 형성하고 있다는 점에서, 도 4a에 도시한 제4 실시 형태와 상이하다.
이러한 구성으로 함으로써, 드레인 영역(5)과 소스 영역(3)을 동시에 이온 주입으로 형성할 수 있고, 제조 공정을 간소화하여, 제조 비용을 저감할 수 있다.
[제4 실시 형태의 제5 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제5 변형예에 대하여 설명한다. 도 4i는, 제5 변형예에 관한 반도체 장치의 단면도이다. 제5 변형예에 관한 반도체 장치(104c)는, 도 4a에 도시한 반도체 장치(104)와 대비하여, 기판(1)의 표면으로부터 깊은 위치에서 소스 영역(3)의 폭이 좁고, 기판(1)의 표면 부근에서 소스 영역(3)의 폭이 넓게 형성되어 있다는 점에서 상이하다.
제조 방법의 상위점은, 소스 영역(3) 및 웰 영역(2)은, 게이트 홈(8)의 측벽에 경사 이온 주입에 의해 형성된다는 점이다. 이러한 제조 방법을 채용함으로써, 주입 에너지가 낮아도, 깊은 웰 영역(2) 및 소스 영역(3)을 형성할 수 있다. 이 때문에, 이온 주입의 비용을 저감할 수 있다. 동작에 대해서는, 제4 실시 형태와 마찬가지이므로 설명을 생략한다.
[제4 실시 형태의 제6 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제6 변형예에 대하여 설명한다. 도 4j는, 제6 변형예에 관한 반도체 장치의 사시도이다. 제6 변형예에 관한 반도체 장치(104d)는, 전술한 도 4a에 도시한 반도체 장치(104)와 대비하여, 장치 전체의 주위가 절연 기판으로 되어 있다는 점이다. 또한, 제조 방법은, 제4 실시 형태와 대비하여, 제1 드리프트 영역(4)을 형성하기 위해 마스크를 사용하여 선택적으로 이온 주입을 행한다는 점에서 상이하다.
그리고, 이러한 구성으로 함으로써, 반도체 장치(104d)의 오프 시에 외주부에서의 전계 집중을 완화할 수 있다. 종래에는, 전계 집중을 완화하기 위해, 예를 들어 반도체 장치의 주위에 가드 링을 형성하는 방법을 채용하였다. 그러나, 가드 링을 형성하면, 그 만큼의 면적이 필요하게 되어, 온 동작 시의 면적 효율이 저하되어 버린다. 제6 변형예에 관한 반도체 장치(104d)에서는, 전계 집중을 완화할 수 있고, 또한 면적 효율을 향상시킬 수 있다. 그 결과, 작은 칩 사이즈로 소요 전류를 흘릴 수 있어, 칩 비용을 저감할 수 있다.
또한, 온 동작 시에 있어서는 제1 드리프트 영역(4)이 존재하지 않는 영역에는 전류가 흐르지 않으므로, 이 영역에서는 발열하지 않는다. 이 때문에, 제1 드리프트 영역(4)에서 발생한 열은, 제1 드리프트 영역(4)이 존재하지 않는 영역으로 전달되므로, 냉각 효율을 향상시킬 수 있다.
[제4 실시 형태의 제7 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제7 변형예에 대하여 설명한다. 도 4k는, 제7 변형예에 관한 반도체 장치의 사시도이다.
제7 변형예에 관한 반도체 장치(104e)는, 전술한 도 4a에 도시한 반도체 장치(104)와 대비하여, 장치 전체의 주위가 절연 기판으로 되어 있다는 점, 및 인접하는 반도체 장치가 게이트 홈 및 게이트 전극(7)을 공유하고 있다는 점이다. 제조 방법은, 제4 실시 형태와 마찬가지이다.
제7 변형예에 따르면, 서로 인접하는 반도체 장치에서, 동일한 게이트 전극(7)을 이용함으로써, 복수의 반도체 장치의 특성의 변동을 저감할 수 있다. 또한, 면적 효율을 향상시킬 수 있어 신뢰성을 향상시킬 수 있다.
[제4 실시 형태의 제8 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제8 변형예에 대하여 설명한다. 도 4l은, 제8 변형예에 관한 반도체 장치의 사시도이다. 도 4l에 도시하는 바와 같이, 제8 변형예에 관한 반도체 장치(104f)는, 도 4a에 도시한 반도체 장치(104)와 대비하여, 게이트 홈(8)에 대하여 직교하는 방향으로, 게이트 홈(8)과 동일한 깊이의 소스 홈(17)이 형성되어 있다는 점에서 상이하다. 또한, 소스 홈(17)의 내부에, 웰 영역(2), 소스 영역(3) 및 소스 전극(15)이 형성되어 있다. 소스 홈(17)은, 바로 위에서 보았을 때, 게이트 홈(8)과 직교하는 방향으로 형성되어 있다. 소스 홈(17)의 측벽은 소스 영역(3)과 접하고, 소스 홈(17)의 저부는 웰 영역(2)과 접해 있다.
도 4에 도시한 반도체 장치(104)와의 제조 방법의 상위점은, 게이트 홈(8)과 소스 홈(17)을 동시에 형성하고, 그 후 이온 주입으로 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성한다. 그 후, 마스크로 선택적으로 소스 영역(3)과 드레인 영역(5)과 웰 영역(2)을 형성한다는 점이다. 소스 영역(3)과 웰 영역(2)은, 소스 홈(17)의 측벽에 경사 주입으로 형성한다.
그리고, 제8 변형예에 관한 반도체 장치(104f)에서는, 소스 전극(15)과 소스 영역(3)이 소스 홈(17)의 측면에서 접촉하므로, 접촉하는 면적을 보다 넓힐 수 있다. 이 때문에, 소스 전극(15)과 소스 영역(3)의 접촉 저항을 저감할 수 있다.
또한, 도 4a에 도시한 반도체 장치(104)에서는, 소스 영역(3)의 표면에 소스 전극(15)이 접하는 구성이므로, 반도체 장치(104)가 온 동작 시에는, 전자가 소스 영역(3) 내의 긴 경로를 이동하게 된다. 또한, 소스 영역(3)의 저항률은 일반적으로 메탈 전극보다 높다. 이에 비해, 제8 변형예에 관한 반도체 장치(104f)에서는, 소스 영역(3) 내에 소스 홈(17)을 형성하므로, 전자가 소스 영역(3)을 통과하는 경로가 짧아져, 저항을 저감할 수 있다.
[제4 실시 형태의 제9 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제9 변형예에 대하여 설명한다. 도 4m은, 제9 변형예에 관한 반도체 장치의 사시도이다. 도 4m에 도시하는 바와 같이, 제9 변형예에 관한 반도체 장치(104g)는, 전술한 도 4a에 도시한 반도체 장치(104)와 대비하여, 장치 전체의 주위가 절연 기판으로 되어 있다는 점에서 상이하다. 또한, 제9 변형예에서는, 게이트 홈(8)(도 4b 등을 참조)의 깊이를, 반도체 장치의 반복 피치 P1의 1/2 이상으로 하고 있다는 점에서 상이하다.
제조 방법 및 동작은, 도 4a에서 도시한 반도체 장치(104)와 마찬가지이다. 제9 변형예에 관한 반도체 장치(104g)에서는, 게이트 홈(8)의 깊이를 반도체 장치의 반복 피치 P1의 1/2 이상으로 함으로써, 채널 폭을 보다 확장할 수 있어, 온 동작 시에 채널에 대전류를 흘릴 수 있다.
[제4 실시 형태의 제10 변형예]
이어서, 제4 실시 형태에 관한 반도체 장치의 제10 변형예에 대하여 설명한다. 제10 변형예에서는, 도 4a에 도시한 제4 실시 형태와 대비하여, 제1 드리프트 영역(4)의 표면 근방의 불순물 농도를 낮춘다는 점에서 상이하다. 제조 방법은, 이온을 주입하여 제1 드리프트 영역(4)을 형성할 때, 저에너지일 때에는, 고에너지일 때보다 도우즈량을 낮추면 된다.
제10 변형예에 관한 반도체 장치의 동작은, 전술한 제4 실시 형태와 대비하여, 제1 드리프트 영역(4)의 표면의 불순물 농도가 낮으므로, 도통 시에 있어서의 표면에서의 전자의 흐름이 적다. 따라서, 제조 공정에 있어서, 기판(1)의 제1 주면에 프로세스 손상이 생긴 경우에도, 그 영향을 저감할 수 있다. 또한, 오프 동작에서는 제1 드리프트 영역(4)의 표면의 공핍층이 넓기 때문에, 프로세스 손상에 기인하는 공핍층 폭의 저감을 개선할 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
[제5 실시 형태의 설명]
이어서, 본 발명의 제5 실시 형태에 대하여 설명한다. 도 5a는, 제5 실시 형태에 관한 반도체 장치의 구성을 도시하는 사시도, 도 5b는, 도 5a에 도시하는 X-X' 단면도이다. 도 5a, 도 5b에서는, 번잡함을 피하기 위해, 층간 절연막 및 콘택트 홀의 기재를 생략하고 있다.
도 5a, 도 5b에 도시하는 바와 같이, 제5 실시 형태에 관한 반도체 장치(105)는, 절연성 반도체 기판(기판(1))과, 해당 기판(1)의 제1 주면에 형성된, N형의 제1 드리프트 영역(4), 제2 드리프트 영역(41) 및 P형의 웰 영역(2)을 구비한다. 제1 드리프트 영역(4)과 제2 드리프트 영역(41)은 접해 있고, 제2 드리프트 영역(41) 쪽이 깊숙이 형성되어 있다. 웰 영역(2)은, 제2 드리프트 영역(41)에 접해 있다.
웰 영역(2)의 내부에, 해당 웰 영역(2)의 표면으로부터 수직 방향으로 연장 형성된 N+형의 소스 영역(3)을 구비한다. 제1 드리프트 영역(4)의 내부에, 해당 제1 드리프트 영역(4)의 표면으로부터 연장 형성되고, 또한 웰 영역(2)과 이격하여 마련된 N형의 드레인 영역(5)을 구비한다.
제2 드리프트 영역(41), 웰 영역(2) 및 소스 영역(3)의 일부에는, 제1 드리프트 영역(4)보다 깊은 게이트 홈(8)이 형성되어 있다. 게이트 홈(8)은, 제2 드리프트 영역(41), 웰 영역(2) 및 소스 영역(3)과 접해 있다.
게이트 홈(8)의 내면에는, 게이트 절연막(6)이 형성되고, 또한 그 내측에는 게이트 전극(7)이 형성되어 있다. 게이트 전극(7)은, 게이트 절연막(6)을 통하여, 제2 드리프트 영역(41), 웰 영역(2) 및 소스 영역(3)과 접해 있다.
제1 드리프트 영역(4)의 일부 및 제2 드리프트 영역(41)의 일부의 표면에는, P형의 컬럼 영역(21)이 형성되어 있다. 컬럼 영역(21)은, 게이트 홈(8)의 측면에 접하고, 또한 수직 방향의 하방으로 연장 형성되어, 게이트 홈(8)의 저부까지 형성되어 있다. 컬럼 영역(21)은, 게이트 홈(8)의 저부에서 웰 영역(2)과 접해 있다. 제1 드리프트 영역(4) 내에 형성되는 컬럼 영역(21)은, 제1 드리프트 영역(4)보다 얕다. 즉, 컬럼 영역(21)은, 일부가 제1 드리프트 영역(4)의 내부에서, 제1 드리프트 영역(4)보다 얕은 위치까지 형성되고, 다른 일부가 게이트 홈(8)의 저부까지 형성되어 있다. 또한, 컬럼 영역(21)은, 소스 전극과 동전위이다. 컬럼 영역(21)은, 게이트 홈(8)에 형성된 게이트 절연막(6)의, 드레인 영역(5)과 대향하는 면(도면 중 우측의 측면)의 일부에 접하여 형성된다.
웰 영역(2)은 게이트 홈(8)의 측면과 접해 있으므로, 게이트 홈(8)이 깊어질수록, 게이트 홈(8)과 웰 영역(2)이 접하는 면적이 증가한다. 소스 영역(3) 및 웰 영역(2)의 표면과 접하여 소스 전극(도시 생략)이 마련된다. 따라서, 소스 영역(3)과 웰 영역(2)은 동일 전위로 된다. 또한, 드레인 영역(5)의 표면과 접하여 드레인 전극(도시 생략)이 마련된다.
또한, 제5 실시 형태에서는, 절연성 반도체 기판(기판(1))으로서 탄화규소(SiC)를 사용한다. 여기서 나타내는 절연성 기판은 기판의 저항률이 수 kΩ/㎝ 이상인 것을 말한다. 탄화규소에는 몇 가지 폴리타입(결정 다형)이 존재하지만, 여기서는 대표적인 4H로서 설명한다.
[제5 실시 형태의 제조 방법]
이어서, 제5 실시 형태에 관한 반도체 장치(105)의 제조 방법에 대하여 설명한다. 우선, 논 도프의 탄화규소 절연 반도체 기판(기판(1)) 상에 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성하기 위해, 기판(1)의 제1 주면에 마스크재(도시 생략)를 퇴적하고, 그 후 패터닝한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다.
에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다. 그리고, 마스크재를 마스크로 하여, 건식 에칭에 의해 게이트 홈(8)을 형성한다. 게이트 홈(8)을 형성한 후, 마스크를 제거한다. 예를 들어, 마스크재가 실리콘 산화막인 경우에는, 불산 세정으로 제거한다. 그 결과, 전술한 도 4c와 마찬가지의 단면 구조가 얻어진다.
이어서, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 형성한다. N형 불순물의 경사 이온 주입으로, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41)을 동시에 형성할 수 있다. 주입 농도는 1×1014 내지 1×1018/㎤가 바람직하다. 주입 에너지는, 제1 드리프트 영역(4)과 제2 드리프트 영역(41)의 깊이에 따라 설정할 수 있다.
주입 각도는, 게이트 홈(8)의 저부가 완전히 N형 영역으로 둘러싸이는 각도로 설정된다. 예를 들어, 제1 드리프트 영역(4)의 깊이가 1㎛인 경우에는, MeV대에서의 N형 불순물의 주입이 필요하게 된다. 게이트 홈(8)의 폭이 1㎛이고, 또한 깊이도 1㎛인 경우에는, 주입 각도를 45도 이하로 하는 것이 바람직하다. 그 결과, 전술한 도 4d와 마찬가지의 단면 구조를 얻을 수 있다.
그 후, 기판(1) 상에 이온 주입에 의해 P형의 웰 영역(2), N+형의 소스 영역(3), 드레인 영역(5) 및 컬럼 영역(21)을 형성한다. 형성하는 순서는 특별히 한정되지 않지만, 우선 웰 영역(2)을 형성하는 것이 바람직하다. 소스 영역(3)과 드레인 영역(5)은 동시 형성이어도 상관없지만, 본 실시 형태에서는 각각을 개별적으로 형성한다.
이온 주입 영역을 패터닝하기 위한 방법으로서, 제1 드리프트 영역(4) 및 제2 드리프트 영역(41) 상에 마스크재를 퇴적한다. 마스크재로서는 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라스마 CVD법을 사용할 수 있다.
그 후, 마스크재 상에 레지스트를 패터닝한다.
패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
그 후, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 마스크재를 마스크로 하여, P형 불순물 및 N형 불순물을 이온 주입하고, P형의 웰 영역(2), N+형의 소스 영역(3), N+형의 드레인 영역(5) 및 P형의 컬럼 영역(21)을 형성한다.
P형 불순물로서는, 알루미늄이나 보론을 사용할 수 있다. N형 불순물로서는, 질소를 사용할 수 있다. 이때, 기체 온도를 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 생기는 것을 억제할 수 있다. 이온을 주입한 후, 마스크재를, 예를 들어 불산을 사용한 에칭에 의해 제거한다.
도 5c는, 웰 영역(2), 소스 영역(3), 드레인 영역 및 컬럼 영역(21)을 형성한 후의 단면 구조를 도시하고 있다. 상기 방법으로 형성된 소스 영역(3) 및 드레인 영역(5)은 불순물 농도를 1×1018/㎤ 내지 1×1021/㎤로 하는 것이 바람직하다. 또한, 컬럼 영역(21)과 웰 영역(2)은 불순물 농도를 1×1015/㎤ 내지 1×1019/㎤로 하는 것이 바람직하다. 또한, 웰 영역(2), 소스 영역(3) 및 P형의 컬럼 영역(21)의 깊이는, 게이트 홈(8)의 저면보다 깊게 한다. 이어서, 이온 주입한 불순물을 열처리함으로써 활성화한다. 열처리 온도는, 1700℃ 정도로 하는 것이 바람직하다. 또한, 분위기로서 아르곤이나 질소를 사용하는 것이 바람직하다.
게이트 홈(8)의 내면에 게이트 절연막(6)을 형성한다. 게이트 절연막(6)의 형성 방법은, 열산화법 혹은 퇴적법을 사용할 수 있다. 열산화법의 일례로서, 산소 분위기 중에 기판(1)을 설치하고, 온도를 1100℃ 정도로 가열한다. 기판(1)이 산소에 접촉하는 모든 부분에 실리콘 산화막을 형성할 수 있다. 게이트 절연막(6)의 형성 후, 웰 영역(2)과 게이트 절연막(6)의 계면의 계면 준위를 저감하기 위해, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 어닐링을 행한다.
또한, 열산화법의 다른 예로서, 직접 NO(일산화질소), 혹은 N2O(일산화이질소)의 분위기 중에서 열산화하는 것도 가능하다. 그 경우의 온도는 1100℃ 내지 1400℃로 하는 것이 바람직하다. 형성되는 게이트 절연막(6)의 두께는 수십nm로 하는 것이 바람직하다.
이어서, 게이트 절연막(6)의 내면에, 게이트 전극(7)을 형성한다. 게이트 전극(7)의 재료로서 폴리실리콘을 사용하는 것이 일반적이므로, 본 실시 형태에서는 폴리실리콘을 퇴적하는 예에 대하여 설명한다. 폴리실리콘의 퇴적 방법으로서, 감압 CVD법을 사용할 수 있다. 폴리실리콘을 퇴적하는 두께는, 게이트 홈(8)의 폭의 2분의 1보다 크게 한다.
그 후, 게이트 홈(8)의 내부를 폴리실리콘으로 완전히 메운다. 예를 들어, 게이트 홈(8)의 폭이 2㎛인 경우에는, 폴리실리콘의 두께는 1㎛보다 두껍게 한다. 폴리실리콘의 퇴적 후에, 950℃에서 POCl3 중에 어닐링함으로써, N형의 폴리실리콘을 형성하고, 게이트 전극(7)에 도전성을 갖게 한다.
이어서, 게이트 전극(7)의 폴리실리콘을 에칭한다. 에칭 방법은, 등방성 에칭이어도 되고 이방성 에칭이어도 된다. 에칭양은 게이트 홈(8) 내에 폴리실리콘이 남도록 설정된다. 예를 들어, 게이트 홈(8)의 폭이 2㎛이고, 폴리실리콘의 두께를 1.5㎛로서 퇴적하는 경우에는, 에칭양은 1.5㎛로 하는 것이 바람직하다. 또한, 에칭하는 데 있어서, 1.5㎛에 대하여 수％의 오버 에칭이어도 된다.
그 후, 층간 절연막(도시 생략)을 형성한다. 층간 절연막은 일반적으로 실리콘 산화막을 사용하는 것이 바람직하다. 퇴적 방법으로서는, 열 CVD법이나 플라스마 CVD법을 사용할 수 있다. 두께는 1㎛ 이상이 바람직하다.
층간 절연막의 퇴적 후에, 콘택트 홀(도시 생략)을 형성한다. 층간 절연막 상에 레지스트(도시 생략)를 패터닝한다. 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 층간 절연막을 에칭한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
이어서, 레지스트를 산소 플라스마나 황산 등으로 제거한다. 소스 전극(도시 생략)을 형성하기 위한 콘택트 홀은, 웰 영역(2)과 소스 영역(3)을 동시에 노출시키도록 형성한다.
콘택트 홀을 형성한 후, 소스 전극(도시 생략), 드레인 전극(도시 생략)을 형성한다. 전극 재료로서는 메탈이 일반적이다. 메탈로서 Ti, Ni, Mo 등을 사용할 수 있다. 또한, Ti/Ni/Ag 등의 적층 메탈을 사용해도 된다. 여기서는 티타늄(Ti)을 사용하는 예에 대하여 설명한다. 처음에, 스퍼터링법 등의 퇴적 방법을 사용하여, 티타늄(Ti)을 퇴적한다. 이어서, 퇴적된 티타늄에 대하여, 레지스트 마스크에 의한 선택 에칭을 행한다. 그 결과, 도 5a에 도시한 제5 실시 형태에 관한 반도체 장치(105)가 완성된다.
[제5 실시 형태의 동작 설명]
이어서, 제5 실시 형태에 관한 반도체 장치(105)의 동작에 대하여 설명한다. 도 5a에 도시하는 반도체 장치(105)는, 소스 전극(15)의 전압을 기준으로 하여, 드레인 전극(16)에 정의 전압을 인가한 상태에서 게이트 전극(7)의 전압을 제어함으로써, 트랜지스터로서 기능한다.
즉, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이상으로 하면, 게이트 전극(7) 측면의 웰 영역(2)의 채널에 반전층이 형성되므로 온 상태로 된다. 그리고, 드레인 전극(16)으로부터 소스 전극(15)으로 전류가 흐른다.
구체적으로는, 전자는, 소스 전극(15)으로부터 소스 영역(3)으로 흐르고, 또한 소스 영역(3)으로부터 채널을 통하여, 제2 드리프트 영역(41)으로 유입된다. 이어서, 제1 드리프트 영역(4), 제1 드리프트 영역(4)으로부터 드레인 영역(5)을 경유하여 드레인 전극으로 흐른다. 즉, 드레인 전극으로부터 소스 전극으로 전류가 흐른다.
한편, 게이트 전극(7)과 소스 전극(15)의 사이의 전압을 소정의 역치 전압 이하로 하면, 반전층이 소멸되고, 오프 상태로 되어 전류가 차단된다. 이때, 드레인 전극과 소스 전극의 사이에는, 수백 내지 수천 볼트의 고전압이 인가된다.
이때, 본 실시 형태의 반도체 장치(105)에서는, 제1 드리프트 영역(4)과 컬럼 영역(21)의 PN 접합부로부터 공핍층이 신장한다. 드레인 전극(16)에 소정의 전압이 인가되면, 제1 드리프트 영역(4)과 컬럼 영역(21)이 완전 공핍화된다.
공핍층 내의 전계 강도는, 이상적으로는 균일하게 되어 있다. 전계 강도가 임계에 도달하면 애벌란시 항복이 생겨, 이때의 전압이 내압으로 된다. 이와 같이, 제1 드리프트 영역(4)과 컬럼 영역(21)이 교대로 형성된 SJ(슈퍼 정션) 구조를 이용한 본 실시 형태의 반도체 장치(105)는, 컬럼 영역(21)의 양측으로부터 공핍층을 신장시킴으로써, 종방향의 전계 강도를 균일하게 할 수 있고, 높은 내압을 얻을 수 있다.
여기서, 제1 드리프트 영역(4)의 도너 농도를 Nd, 컬럼 영역(21)의 억셉터 농도를 Na, 컬럼 영역(21)의 간격을 Wn, 컬럼 영역(21)의 폭을 Wp라고 한다. 또한, 도 5d에 도시하는 바와 같이, Wp는 컬럼(21)의 폭을 나타내고, Wn은 복수의 반도체 장치를 병설하였을 때의, 컬럼(21)의 간격을 나타낸다.
그리고, 제1 드리프트 영역(4)과 컬럼 영역(21)을 완전 공핍화시키기 위해서는, 일반적으로 하기 식 (1)을 충족할 필요가 있다.
Figure 112019090417634-pct00001
도너 농도 Nd는 반도체 장치의 온 저항에 영향을 미치며, Nd가 큰 쪽이 온 저항이 작다. 식 (1)을 유지하면서, 온 저항을 저감하기 위해서는, Nd를 크게, Wn을 작게 할 필요가 있다. 예를 들어, 제1 드리프트 영역(4)과 컬럼 영역(21)의 농도는 양쪽 모두 2×1017/㎤이며, 제1 드리프트 영역(4)의 두께가 4㎛이고, 컬럼 영역(21)의 간격과 컬럼 영역(21)의 폭이 1㎛인 경우, 내압 700V대에서, 제1 드리프트 영역(4)의 저항은 수십μΩㆍ㎠로 된다.
즉, 드레인 전극(16)에 소정의 전압을 인가하였을 때, 컬럼 영역(21) 및 제1 드리프트 영역(4)이 완전 공핍화되게 된다. 따라서, 본 실시 형태에 관한 반도체 장치(105)에서는, 낮은 온 저항을 실현할 수 있다.
또한, 컬럼 영역(21)은, 게이트 홈(8)의 드레인 영역(5)과 대향하는 측면(도면 중 우측의 측면)에 접하여 형성되므로, 반도체 장치의 피치를 작게 할 수 있다. 따라서, 기판(1)의 면적 효율이 향상되고, 소형의 칩이라도, 대전류를 흘릴 수 있어, 칩 비용의 저감화를 도모할 수 있다.
또한, 제1 드리프트 영역(4)에 존재하는 컬럼 영역(21)은, 제1 드리프트 영역(4)보다 얕게 형성되어 있으므로, 이온 주입에 의해 컬럼 영역(21)을 형성할 때의 에너지를 저감할 수 있다. 그 결과, 이온 주입의 비용을 저감할 수 있다.
또한, 본 실시 형태에서는, 게이트 홈(8)의 저부에서 컬럼 영역(21)과 웰 영역(2)이 접해 있으며, 양쪽을 동전위로 하고 있다. 따라서, 종래와 같이 컬럼 영역(21) 및 웰 영역(2)에 접속부를 형성하여 배선에 의해 접속할 필요가 없어져, 면적 효율을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 게이트 홈(8)이 깊을수록, 게이트 홈(8)과 웰 영역(2)이 접하는 면적이 커지도록 설정된다. 따라서, 게이트 홈(8)이 깊을수록 채널 폭이 넓어져, 전류가 흐르는 경로의 폭이 넓어지므로, 채널에 흐르는 전류 저항을 저감할 수 있다. 또한, 제2 드리프트 영역(41)은, 제1 드리프트 영역(4)보다 깊숙이 형성되어 있으므로, 채널에서의 전류 경로를 넓힐 수 있어, 저항을 저감할 수 있다.
또한, 본 실시 형태에서는, 기판(1)의 재료로서 탄화규소(SiC)를 사용하고 있다. 탄화규소는, 절연성이 높고, 또한 열전도율이 높으므로, 기판(1)의 이면을 도전 재료를 통하여 냉각기(도시 생략)에 직접 설치함으로써, 효율적으로 냉각할 수 있다. 즉, 반도체 장치(105)가 온으로 되었을 때 흐르는 전류에 의한 발열을 효율적으로 발산할 수 있다. 또한, 탄화규소의 밴드 갭 반도체에서 진성 캐리어 수가 적어, 절연성을 향상시킬 수 있다. 따라서, 높은 내압의 반도체 장치를 제공할 수 있다.
이상, 본 발명의 반도체 장치 및 그 제조 방법을 도시된 실시 형태에 기초하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니며, 각 부의 구성은, 마찬가지의 기능을 갖는 임의의 구성의 것으로 치환할 수 있다.
예를 들어, 상기한 각 실시 형태에서는, 기판(1)으로서 탄화규소 기판을 사용하는 예에 대하여 설명하였지만, 본 발명은 탄화규소 기판에 한하지 않고, GaN, 다이아몬드, ZnO, AlGaN 등의 밴드 갭이 넓은 반도체 재료의 기판을 사용하는 것이 가능하다.
또한, 상기한 각 실시 형태에서는, 게이트 전극으로서 N형의 폴리실리콘을 사용하는 예에 대하여 설명하였지만, P형의 폴리실리콘이어도 된다. 또한, P형 폴리탄화규소, SiGe, Al 등의 도전성 재료를 사용해도 된다.
또한, 상기한 각 실시 형태에서는, 게이트 절연막으로서 실리콘 산화막을 사용하는 예에 대하여 설명하였지만, 실리콘 질화막을 사용할 수도 있다. 또한, 실리콘 산화막과 실리콘 질화막을 적층한 막을 사용해도 된다.
1: 기판
2: 웰 영역
3: 소스 영역
4: 제1 드리프트 영역
5: 드레인 영역
6: 게이트 절연막
7: 게이트 전극
8: 게이트 홈
9: 마스크재
10: 층간 절연막
11a: 콘택트 홀
11b: 콘택트 홀
15: 소스 전극
16: 드레인 전극
17: 소스 홈
21: 컬럼 영역
41: 제2 드리프트 영역
101: 반도체 장치
102: 반도체 장치
102a: 반도체 장치
102b: 반도체 장치
103: 반도체 장치
104: 반도체 장치
104a: 반도체 장치
104b: 반도체 장치
104c: 반도체 장치
104d: 반도체 장치
104e: 반도체 장치
104f: 반도체 장치
104g: 반도체 장치
105: 반도체 장치

Claims (17)

  1. 기판과,
    상기 기판의 제1 주면에 형성된 제1 도전형의 제1 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제1 드리프트 영역과 접하고, 또한 상기 제1 드리프트 영역보다 상기 기판의 깊은 위치까지 형성되고, 상기 제1 드리프트 영역과 동일한 불순물 농도인 제1 도전형의 제2 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제2 드리프트 영역에 접하는 제2 도전형의 웰 영역과,
    상기 웰 영역 내에서, 해당 웰 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 소스 영역과,
    상기 제1 드리프트 영역 내에서, 상기 웰 영역과 이격되고, 제1 드리프트 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 드레인 영역과,
    상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하고, 상기 게이트 절연막을 통하여 상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하도록 형성된 게이트 전극과,
    상기 소스 영역 및 상기 웰 영역에 접속된 소스 전극과,
    상기 드레인 영역에 접속된 드레인 전극
    을 구비한 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 기판은, 반절연성 기판, 혹은 절연 기판인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 기판은, 와이드 밴드 갭 반도체인 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제3항에 있어서,
    상기 제2 드리프트 영역에 접하여 형성되는 게이트 홈을 갖고, 상기 게이트 절연막 및 상기 게이트 전극은, 상기 게이트 홈의 내면에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 게이트 절연막과 상기 웰 영역이 접하는 면적은, 상기 게이트 홈의 깊이가 깊을수록 커지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서,
    상기 게이트 홈은, 상기 제2 드리프트 영역보다 깊숙이 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제5항에 있어서,
    상기 웰 영역은, 상기 게이트 홈보다 깊은 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제3항에 있어서,
    상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은, 모두가 동일 전압일 때, 상기 제2 드리프트 영역이 완전 공핍화되는 것을 특징으로 하는 반도체 장치.
  10. 제1항 또는 제3항에 있어서,
    상기 제1 드리프트 영역은, 표면 근방의 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  11. 제5항에 있어서,
    일부가 상기 제1 드리프트 영역 내에서, 해당 제1 드리프트 영역보다 얕은 위치까지 형성되고, 다른 일부가 상기 게이트 홈의 저부까지 형성되어 상기 소스 영역과 접하는 제2 도전형의 컬럼 영역을 더 구비하고,
    상기 컬럼 영역은, 상기 소스 전극과 동전위인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 컬럼 영역은, 상기 게이트 절연막의, 상기 드레인 전극과 대향하는 면의 적어도 일부에 접하는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 드레인 전극에 소정의 전압을 인가하였을 때, 상기 컬럼 영역 및 상기 제1 드리프트 영역은 완전 공핍화되는 것을 특징으로 하는 반도체 장치.
  14. 기판과,
    상기 기판의 제1 주면에 형성된 제1 도전형의 제1 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제1 드리프트 영역과 접하고, 또한 상기 제1 드리프트 영역보다 상기 기판의 깊은 위치까지 형성되고, 상기 제1 드리프트 영역과 동일한 불순물 농도인 제1 도전형의 제2 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제2 드리프트 영역에 접하는 제2 도전형의 웰 영역과,
    상기 웰 영역 내에서, 해당 웰 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 소스 영역과,
    상기 제1 드리프트 영역 내에서, 상기 웰 영역과 이격되고, 제1 드리프트 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 드레인 영역과,
    상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하고, 상기 게이트 절연막을 통하여 상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하도록 형성된 게이트 전극과,
    상기 소스 영역 및 상기 웰 영역에 접속된 소스 전극과,
    상기 드레인 영역에 접속된 드레인 전극
    을 구비한 반도체 장치를 제조하는 반도체 장치의 제조 방법이며,
    상기 제1 드리프트 영역 및 상기 제2 드리프트 영역을, 불순물의 주입 및 활성화로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 불순물의 주입은, 이온 주입법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 제1 드리프트 영역과, 상기 제2 드리프트 영역을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판과,
    상기 기판의 제1 주면에 형성된 제1 도전형의 제1 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제1 드리프트 영역과 접하고, 또한 상기 제1 드리프트 영역보다 상기 기판의 깊은 위치까지 형성된 제1 도전형의 제2 드리프트 영역과,
    상기 기판의 제1 주면에 형성되고, 상기 제2 드리프트 영역에 접하는 제2 도전형의 웰 영역과,
    상기 웰 영역 내에서, 해당 웰 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 소스 영역과,
    상기 제1 드리프트 영역 내에서, 상기 웰 영역과 이격되고, 제1 드리프트 영역의 표면으로부터 수직 방향으로 연장 형성된 제1 도전형의 드레인 영역과,
    상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하여 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하고, 상기 게이트 절연막을 통하여 상기 제2 드리프트 영역, 상기 웰 영역, 상기 소스 영역에 접하도록 형성된 게이트 전극과,
    상기 소스 영역 및 상기 웰 영역에 접속된 소스 전극과,
    상기 드레인 영역에 접속된 드레인 전극과,
    상기 제2 드리프트 영역에 형성되는 게이트 홈
    을 구비한 반도체 장치의 제조 방법이며,
    상기 게이트 홈을 형성한 후에, 상기 제2 드리프트 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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