CN114078707A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体结构及其形成方法，所述形成方法包括：提供基底；在所述基底上形成沟槽，所述沟槽的底面和侧壁形成有第一介质层；形成导体层，所述导体层覆盖所述沟槽的底面的所述第一介质层；在所述导体层上方的所述沟槽内形成第二介质层；在所述基底的具有所述沟槽的一侧形成漂移区。所述形成方法可以提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻，从而提高LDMOS器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
横向扩散金属氧化物半导体晶体管(Lateral Diffusion MetalOxideSemiconductor，LDMOS)在集成电路涉及以及制造中有着重要的地位，例如高压横向扩散金属氧化物半导体晶体管(HV LDMOS)便被广泛使用在薄膜晶体管液晶显示屏的驱动芯片中。一般而言，LDMOS晶体管在使用上需要具有较高的源漏击穿电压(BreakdownVoltagebetween Drain and Source，BVDS)与低的开启电阻，以提高元件的效能。
现有的LDMOS与常规晶体管相比，在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，而且LDMOS由于更容易与CMOS工艺兼容而被广泛采用。但是也仍然存在源漏击穿电压(Breakdown Voltage between Drain andSource，BVDS)仍然较低，导通电阻较高(On-Resistance，Ron)的问题，不能满足进一步的需要。
所以，如何提高LDMOS器件的器件性能，就成为本领域技术人员急需解决的技术问题。
发明内容
本发明实施例解决的技术问题是如何提高LDMOS器件的器件性能。
为解决上述问题，本发明实施例提供了一种半导体结构的形成方法，包括：
提供基底；
在所述基底上形成沟槽，所述沟槽的底面和侧壁形成有第一介质层；
形成导体层，所述导体层覆盖所述沟槽的底面的所述第一介质层；
在所述导体层上方的所述沟槽内形成第二介质层；
在所述基底的具有所述沟槽的一侧形成漂移区。
可选的，所述导体层的材料为多晶硅。
可选的，所述导体层的厚度范围为
Figure BDA0002644356460000021
可选的，所述形成导体层的步骤包括：
形成导体材料层，所述导体材料层覆盖所述沟槽的底面的所述第一介质层和所述基底未形成所述沟槽的上表面；
去除所述基底未形成所述沟槽的上表面的所述导体材料层，以剩余的所述导体材料层为所述导体层。
可选的，所述去除所述基底未形成所述沟槽的上表面的所述导体层的工艺包括化学机械抛光工艺。
可选的，所述基底的材料为单晶硅，所述第一介质层的材料为氧化硅，所述第一介质层的形成工艺包括热氧化生长工艺。
可选的，所述沟槽的底面的所述第一介质层的厚度范围为
Figure BDA0002644356460000022
可选的，所述第二介质层的材料为氧化硅。
可选的，所述在所述导体层上方的所述沟槽内形成第二介质层的步骤包括：
在所述导体层上方的所述沟槽内形成第二介质材料层，所述第二介质材料层的上表面高于所述基底的上表面；
去除高于所述基底的上表面的所述第二介质材料层，以剩余所述材料层为第二介质层。
可选的，所述在所述基底上形成沟槽的步骤之前，还包括：
形成第一保护层，所述第一保护层覆盖所述基底；
所述在所述基底上形成沟槽的步骤包括：
图形化所述第一保护层和所述基底，形成沟槽；
所述在所述基底的具有所述沟槽的一侧形成漂移区的步骤之前，还包括：
去除所述第一保护层。
可选的，所述第一保护层的材料为氮化硅。
可选的，所述提供基底之后，形成第一保护层之前，还包括：
形成第二保护层，所述第二保护层覆盖所述基底；
所述形成第一保护层，所述第一保护层覆盖所述基底的步骤包括：
形成第一保护层，所述第一保护层覆盖所述第二保护层；
所述在所述基底上形成沟槽的步骤包括：
图形化所述第一保护层、第二保护层和所述基底，形成沟槽；
所述在所述基底的具有所述沟槽的一侧形成漂移区的步骤之前，还包括：
去除所述第二保护层和所述第一保护层。
可选的，所述第第二保护层的材料为氧化硅。
可选的，在所述基底的具有所述沟槽的一侧形成漂移区的步骤包括：
在所述具有所述沟槽的一侧的所述基底中掺杂所述第一型离子，形成所述漂移区。
可选的，还包括：
在所述基底的下方形成第一深阱层和第二深阱层，所述第二深阱层位于所述第一深阱层的上方，所述第一深阱层掺杂有所述第一型离子，所述第二深阱层掺杂有第二型离子。
可选的，所述在所述基底的下方形成第一深阱层和第二深阱层在所述具有所述沟槽的一侧的所述基底中掺杂所述第一型离子，形成所述漂移区之前进行。
可选的，所述第一型离子为N型离子，所述第二型离子为P型离子。
本发明实施例还提供了一种半导体结构，包括：
基底，所述基底包括漂移区，所述漂移区形成有沟槽；
第一介质层，位于所述沟槽内，且覆盖所述沟槽的底面和侧壁；
导体层，位于沟槽内，且覆盖位于所述沟槽的底面的第一介质层；
第二介质层，位于所述沟槽内，覆盖所述导体层，且至少填充部分所述沟槽。
可选的，所述导体层的材料为多晶硅。
可选的，所述导体层的厚度范围为
Figure BDA0002644356460000031
可选的，所述第一介质层和所述第二介质层的材料均为氧化硅。
可选的，所述导体层与所述沟槽的底面之间的所述第一介质层的厚度范围为
Figure BDA0002644356460000032
可选的，所述漂移区中掺杂有所述第一型离子；
所述半导体结构还包括：
第一深阱层，所述第一深阱层位于所述漂移区下方，所述第一深阱层掺杂有所述第一型离子；
第二深阱层，所述第二深阱层位于所述漂移区下方，且位于所述第一深阱层上方，所述第二深阱层掺杂有第二型离子。
可选的，所述第一型离子为N型离子，所述第二型离子为P型离子
与现有技术相比，本发明实施例的技术方案具有如下优点：
本发明实施例所提供的半导体结构的形成方法，包括在基底的沟槽内形成第一介质层和导体层，并在沟槽一侧形成漂移区，从而所得到半导体结构中，位于漂移区一侧形成有导体层以及位于导体层和漂移区之间的第一介质层，所述导体层与下方的漂移区之间设置有所述第一介质层，从而所述导体层与下方的漂移区的基底材料可以形成电容结构，优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而而降低所述半导体结构表面的电场，并且可以辅助漂移区耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1-图9为本发明实施例所提供的半导体结构的形成方法各步骤的结构示意图。
图例：100.基底；110.第一保护层；120.第二保护层；130.漂移区；140.阱区；150.源区；160.漏区；200.沟槽；210.第一介质层；220.导体材料层；221.导体层；230.第二介质材料层；231.第二介质层；310.栅极层；320.栅介质层；330.侧墙；410.第一深阱层；420.第二深阱层。
具体实施方式
由背景技术可知，现有的LDMOS器件的器件性能不佳。
解决上述问题，本发明实施例提供了一种半导体结构的形成方法，包括：
提供基底；
在所述基底上形成沟槽，所述沟槽的底面和侧壁形成有第一介质层；
形成导体层，所述导体层覆盖所述沟槽的底面的所述第一介质层；
在所述导体层上方的所述沟槽内形成第二介质层；
在所述基底的具有所述沟槽的一侧形成漂移区。
本发明实施例所提供的半导体结构的形成方法，包括在基底的沟槽内形成第一介质层和导体层，并在沟槽一侧形成漂移区，从而所得到半导体结构中，位于漂移区一侧形成有导体层以及位于导体层和漂移区之间的第一介质层，所述导体层与下方的漂移区之间设置有所述第一介质层，从而所述导体层与下方的漂移区的基底材料可以形成电容结构，优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而降低所述半导体结构表面的电场，并且可以辅助漂移区耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1-图9，图1-图9为本发明实施例所提供的半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100。
所述基底100，所述基底100可以为后续半导体结构的加工提供加工基础和支撑平台。
本实施例中，所述基底100的表面为平面，从而可以方便后续的加工。
本实施例中，所述基底100的材料为硅。在其他实施例中，所述基底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底100还能够为绝缘体上硅或者绝缘体上锗等其他类型的基底。所述基底100的材料可以是适宜于工艺需要或易于集成的材料。
在后续半导体结构的加工过程中，还需要在基底100的表面形成导体材料层并去除导体材料层，为了防止导体层的去除对基底100造成损伤，请继续参考图1，本发明所提供的半导体结构的形成方法，还可以包括：形成第一保护层110，所述第一保护层110覆盖所述基底100。
第一保护层110可以在后续加工过程中对基底100形成保护，防止后续的加工工艺损害基底100，影响形成的半导体结构的性能。
为了提高保护的效果，第一保护层110的材料为具有较高的耐磨损性能，在本实施例中，所述第一保护层110的材料可以为氮化硅；在其他实施例中，第一保护层110的材料可以为三氧化二铝、氧化锆、碳化硅。
由于氮化硅的机械强度较高，本实施例中，所述第一保护层110的材料为氮化硅，可以在后续加工工艺中，很好的保护下方覆盖的结构。
由于第一保护层110主要实现在去除导体材料层时对基底100的保护，需要具有较高的机械强度，因此需要采用机械强度较高、具有较高耐磨性的材料，而在后续加工工艺中，还需去除第一保护层110，第一保护层110的去除仍有可能对基底100造成损伤，为此，请继续参考图1，本发明所提供的半导体结构的形成方法，在形成第一保护层110之前，还可以形成第二保护层120，所述第二保护层120覆盖所述基底100。
这样，形成第二保护层120后，在第二保护层120的上方形成第一保护层110。
第二保护层120可以在去除第一保护层110时，为基底100提供保护，防止在去除第一保护层110的过程中，受到去除第一保护层110的加工工艺的损害
由于第一保护层110的材料与导体层的材料不同，第一保护层110的去除工艺与导体材料层的去除工艺不同，第二保护层120的材料无需为机械强度较高的材料，可以选择去除第二保护层120的过程对基底100损伤较小或基本无损伤的材料。
为了提高保护的效果，在本实施例中，所述第二保护层120的材料可以为氧化硅，在其他实施例中，所述第二保护层120的材料还可以根据需要选择。
当所述第二保护层120为氧化硅，所述基底100的材料为硅时，可以采用热氧化生长的工艺形成所述第二保护层120，当然也可以采用淀积的工艺形成所述第二保护层120。
在本实施例中，当第一保护层110为氮化硅时，所述第二保护层120的材料可以为氧化硅，氧化硅不会与所述去除氮化硅所用化学试剂相互反应。这样，所述第二保护层120可以防止所述基底100在去掉氮化硅的过程中，免受去除氮化硅所用化学试剂的腐蚀，很好地保护基底100，并且氧化硅的去除所用的工艺不会损伤所述基底100，从而第二保护层120的去除也不会对基底100造成损伤。
请参考图2，在所述基底100上形成沟槽200。
形成沟槽200，在后续的工艺中，可以进一步在所述沟槽200中形成第一介质层、导体层和第二介质层。
可以理解的是，可以采用干法刻蚀、湿法刻蚀等方法在所述基底100上形成沟槽200。
本实施例中，所述基底100上方覆盖有所述第一保护层110或同时覆盖有所述第二保护层120时，可以同时图形化所述第一保护层110或所述第二保护层120，以形成所述沟槽200。
请参考图3，在所述沟槽200的底面和侧壁形成第一介质层210。
所述沟槽200的底面的所述第一介质层210可以与后续形成的导体层221、所述沟槽200下方的漂移区130形成电容结构。
所述第一介质层210的材料可以根据需要选择，在一种具体实施方式中，所述第一介质层210的材料为氧化硅。当所述第一介质层210为氧化硅时，所述基底100的材料为硅时，可以采用热氧化生长的工艺形成所述第一介质层210。在其他实施例中，所述第一介质层210的材料还可以根据需要选择。在其他实施例中，也可以在后续步骤中去除覆盖于基底100上的第一介质材料层，仅以沟槽200的底面和侧壁上剩余的第一介质材料层作为所述第一介质层210。
当所述基底100上方覆盖有所述第一保护层110时，第一介质材料层形成于所述第一保护层110未形成所述沟槽200的上表面和在所述沟槽200的底面上。
当然，所述沟槽200的底面的所述第一介质层210的厚度可以根据需要设置。然而，当所述沟槽200的底面的所述第一介质层210的厚度较小时，所述第一介质层210的形成难度较大。当所述沟槽200的底面的所述第一介质层210的厚度较大时，由于器件的尺寸限制，相当于减小了所述导体层的埋藏深度，所得半导体结构的击穿电压的效果较差，所以，在本实施例中，所述沟槽200的底面的所述第一介质层210的厚度范围为
Figure BDA0002644356460000081
这样，所述导体层的与所述漂移区的垂直距离比较适中，既可以很好地使所述导体层辅助漂移区130耗尽，也可以防止所述导体层处发生击穿。
请参考图4，形成导体层，所述导体层覆盖所述沟槽200的底面的所述第一介质层210。
当然，在一种具体实施方式中，为了降低加工难度，可以在所述沟槽200的底面的所述介质层和所述基底100未形成所述沟槽200的上表面形成导体材料层220，然后，在后续步骤中，去除所述基底100未形成所述沟槽200的上表面的所述导体材料层220，以剩余的所述导体材料层220为所述导体层221。
当然，也可以在后续步骤中去除所述基底100未形成所述沟槽200的上表面的所述导体材料层220，仅以覆盖所述沟槽200的底面的所述第一介质层210的导体材料层220作为导体层221。
当所述基底100上方覆盖有所述第一保护层110时，所述导体材料层220形成于所述第一保护层110未形成所述沟槽200的上表面和在所述沟槽200的底面的所述第一介质层210上。
由于所述沟槽200的侧壁与所述沟槽200的底面的夹角较大，在采用淀积工艺时，所述导体层221的材料难以在所述沟槽200的侧壁上淀积，在所述沟槽200的侧壁上淀积的所述导体层221的材料可以忽略不计。
可以理解的是，所述导体层221的材料可以根据需要选择，在本实施例中，所述导体层221的材料为多晶硅；在其他实施例中，所述导体层221的材料还可以为所述导体层221也可以采用铝、铝合金或其他导体。
当所述导体层221的材料为多晶硅时，淀积难度小，而且加工成本低。
所述导体层221与下方的漂移区之间设置有所述第一介质层210，所述导体层221与下方的漂移区130的基底材料可以形成电容结构，从而可以优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而降低所述半导体结构表面的电场，从而减小表面发生击穿的可能并且所形成的电容结构可以辅助漂移区耗尽，当漂移区耗尽时，可以提高所得半导体结构的击穿电压。
所述导体层221的厚度可以根据需要设置。
当所述导体层221的厚度较小时，所述导体层221的形成难度较大；当所述导体层221的厚度较大时，由于器件的尺寸限制，相当于减小了所述导体层221的埋藏深度，提高所得半导体结构的击穿电压的效果较差，因此，在一种具体实施方式中，所述导体层221的厚度为
Figure BDA0002644356460000091
提高所得半导体结构的击穿电压的效果的同时，降低导体层221的形成难度。
请参考图5，形成导体层221后，在所述导体层221上方的所述沟槽200内形成第二介质层。
第二介质层覆盖导体层221，实现对所述导体层221的绝缘。
所述第二介质层的材料可以根据需要选择，在一种具体实施方式中，所述第二介质层的材料为氧化硅，在其他实施方式中，所述第二介质层的材料还可以根据需要选择，第一介质层210和第二介质层的材料可以相同，也可以不同。
所述第二介质层可以采用淀积的工艺形成，当然也可以采用其他工艺形成。
在一种具体实施方式中，所述在所述导体层221上方的所述沟槽200内形成第二介质层的步骤可以包括：
在所述导体层221上方的所述沟槽200内形成第二介质材料层230，所述第二介质材料层230的上表面高于所述基底100的上表面；
去除高于所述基底100的上表面的所述第二介质材料层230，以剩余所述材料层为第二介质层。
其中仅在所述导体层221上方的所述沟槽200内形成第二介质材料层230的方法为在利用阻挡结构，使所述第二介质材料层23仅淀积在所述导体层221上方的所述沟槽200内。
当然也可以在所述基底100未形成所述沟槽200的部分所覆盖的所述导体材料层220上方形成所述第二介质材料层230，然后再除去。
其中去除高于所述基底100的上表面的所述第二介质材料层230时，可以与后续所述导体层221、所述第一保护层110、所述第二保护层120对应的部分的去除同时进行。
为了方便后续结构的形成，并在后续形成过程中提供好的支撑平台，在形成覆盖于所述第二介质层的结构时，所述第二介质层的上表面可以与所述基底100的上表面平齐。
请参考图6，本实施例中在形成第二介质材料层230后，去除所述基底100未形成所述沟槽200的上表面的所述导体材料层220，以形成所述导体层221。
当所述导体材料层220的多晶硅时，可以采用利用化学机械抛光工艺去除所述沟槽200的上表面的所述导体材料层220。
当所述第二介质材料层230包括位于所述导体层221的底面水平以上的部分时，通过化学机械研磨工艺可以同时去除导体层221和位于所述导体层221的底面水平以上的部分所述第二介质材料层230。
由于所述沟槽200的上表面的所述导体材料层220下方可以设置有所述第一保护层110，可以在化学机械抛光的过程中，保护所述第一保护层110下方覆盖的结构。在一种具体实施方式中，所述第一保护层110的材料为氮化硅。
请参考图7，去除所述第一保护层110。
当所述基底100的上方形成有第一保护层110时，在得到导体层221后，需要去除所述第一保护层110。
具体地，在一种具体实施方式中，当所述第一保护层110的材料为氮化硅时，可以用化学机械研磨工艺去除所述第一保护层110，所用的研磨液可以含有磷酸。
如图7所示，当所述第二介质材料层230包括位于所述第一介质层210的底面水平以上的部分时，通过化学机械研磨工艺可以同时去除第一介质层210和位于所述第一介质层210的底面水平以上的部分所述第二介质材料层230。
请参考图8，去除所述第二保护层120。
如前所述，为了防止磷酸腐蚀所述第一保护层110下方的所述基底100，可以在所述第一保护层110和所述基底100之间设置有第二保护层120。
在本实施例中，所述第二保护层120的材料为氧化硅。由于所述第二保护层120的材料为氧化硅，氧化硅不会与磷酸发生反应，从而可以保护基底100免受磷酸的腐蚀。
当所述第一保护层110和所述基底100之间设置有第二保护层120时，为了后续的结构的形成，需要去除所述第二保护层120。
当所述第二保护层120的材料为氧化硅时，可以采用化学机械研磨工艺去除所述第二保护层120，所用的研磨液可以含有氢氟酸。
如图8所示，当所述第二介质材料层230包括位于所述第二保护层120的底面水平以上的部分时，通过化学机械研磨工艺可以同时去除第二保护层120和位于所述第二保护层120的底面水平以上的部分所述第二介质材料层230。
请参考图9，在所述具有所述沟槽的一侧的所述基底100中形成漂移区130，所述漂移区130中掺杂所述第一型离子。
所述漂移区130可以采用离子注入的方式形成。
从而所述导体层221与下方的漂移区130的基底100材料可以形成电容结构，可以优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而降低所述半导体结构表面的电场，并且可以辅助漂移区130耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区130掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
请继续参考图9，还可以在所述漂移区130的下方形成第一深阱层410和第二深阱层420，所述第二深阱层420位于所述第一深阱层410上方，所述第二深阱层420位于所述漂移区130下方，所述第一深阱层410掺杂有所述第一型离子，所述第二深阱层420掺杂有第二型离子。
其中所述第一深阱层410和第二深阱层420，可以通过在所述基底100的下方的部分进行离子注入形成。
当然，也可以在于所述基底100的不同的衬底上进行离子注入，然后再将所述基底100和所述第一深阱层410和第二深阱层420键合。
而且，所述漂移区130中离子掺杂与所述第一深阱层410和第二深阱层420的形成的相互顺序不限制。
当通过在所述基底100的下方的部分进行离子注入形成所述第一深阱层410和第二深阱层420和所述漂移区130时。在一种具体实施方式中，所述第一深阱层410可以在所述第二深阱层420的之前形成。先形成所述第二深阱层420，再形成所述第一深阱层410时，由于离子注入会破坏所述第二深阱层420的晶型，再形成所述第一深阱层410时，离子注入难度大，不易进入到所需位置，所得结构的掺杂离子纯度也比较低。而所述第一深阱层410在所述第二深阱层420的之前形成时，可以避免上述问题。
同理所述漂移区130可以在所述第一深阱层410和所述第二深阱层420的形成之后形成，相比于所述漂移区130在所述第一深阱层410和所述第二深阱层420的形成之前形成的方法，加工难度小，所得结构中的掺杂离子纯度高。
由于所述第一深阱层410和所述第二深阱层420位于所述漂移区130下方，且所述第二深阱层420位于所述第一深阱层410上方，其中所述第一深阱层410掺杂有离子类型与漂移区130相同，所述第二深阱层420掺杂有离子与所述漂移区130、所述第一深阱层410相反，所述第一深阱层410和所述第二深阱层420形成的纵向结能够辅助所述第二深阱层420与所述漂移区130之间的纵向结的形成，从而辅助所述漂移区130能够进一步耗尽，进一步提高所得半导体结构的击穿电压。
为了便于加工和提升所得半导体结构的性能，在一种具体实施方式中，所述第一型离子为N型离子，所述N型离子包括磷离子、砷离子和锑离子中的一种或多种，所述第二型离子为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。当所述第一型离子为N型离子，所述第二型离子为P型离子时，所述半导体结构的噪声性能更好，而且加工难度较小，成本更低。
当然，在另一种具体实施方式中，所述第一型离子可以为P型离子，所述第二型离子则为N型离子。
当然，所述半导体器件还可以包括阱区140、源区150、漏区160和栅极结构。其中所述阱区140位于所述基底100的所述漂移区130的另一侧，所述源区150位于所述漂移区130的相对于所述沟槽200更远离所述阱区140的一侧，所述漏区160位于所述阱区140的远离所述漂移区130的一侧。所述栅极结构包括栅介质层320，位于所述栅介质层320上的栅极层310，以及覆盖所述栅介质层320和栅极层310侧壁的侧墙330。侧墙330分别位于所述栅介质层320和栅极层310的两个相对的侧壁上。在所述半导体结构的形成过程中，所述侧墙330对栅介质层320和栅极层310的侧壁起到保护作用，所述侧墙330还用于定义源区150的形成区域。在本实施例中，所述栅介质层320为氧化硅，所述栅极层310为多晶硅。在本发明的其他实施例中，所述栅介质层320也可以为氮化硅、氮氧化硅、碳氧化硅或高k栅介质材料。所述栅极层310也可以为Al、Cu、Ag、Au、Pt、Ni、Ti、Co或者W等金属栅极材料。在本实施例中，所述侧墙330为氧化硅。在本发明的其他实施例中，所述侧墙330也可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。当然，所述阱区140、源区150、漏区160和栅极结构可以根据需要选择设置，也可以包括其他结构。
这样，本发明实施例所提供的半导体结构的形成方法，所得到半导体结构中的位于漂移区130一侧的沟槽200中形成导体层221，且导体层221的周围形成有所述第一介质层210和所述第二介质层231，所述导体层221可以与下方的漂移区130之间设置有所述第一介质层210，所述导体层221与下方的漂移区130的基底100材料可以形成电容结构，可以优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而降低所述半导体结构表面的电场，并且可以辅助漂移区130耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区130掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
请继续参考图9，本发明实施例还提供了一种半导体结构，包括：
基底，所述基底包括漂移区130，所述漂移区130形成有沟槽；
第一介质层，位于所述沟槽内，且覆盖所述沟槽的底面和侧壁；
导体层，位于沟槽内，且覆盖位于所述沟槽的底面的第一介质层；
第二介质层，位于所述沟槽内，覆盖所述导体层，且至少填充部分所述沟槽。
这样，本发明实施例所提供的半导体结构中，位于漂移区130一侧形成有导体层以及位于导体层和漂移区130之间的第一介质层，所述导体层与下方的漂移区130之间设置有所述第一介质层，从而所述导体层与下方的漂移区130的基底材料可以形成电容结构，优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而而降低所述半导体结构表面的电场，并且可以辅助漂移区130耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区130掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
在一种具体实施方式中，所述导体层的材料为多晶硅。在其他实施例中，所述导体层的材料还可以为所述导体层也可以采用铝、铝合金或其他导体。当所述导体层的材料为多晶硅时，淀积难度小，而且加工成本低。
在一种具体实施方式中，所述导体层的厚度为
Figure BDA0002644356460000141
可以在提高所得半导体结构的击穿电压的效果的同时，降低导体层的形成难度。
在一种具体实施方式中，所述第一介质层和所述第二介质层的材料为氧化硅。所述沟槽的底面的所述第一介质层可以与后续形成的导体层、所述沟槽下方的漂移区130形成电容结构。可以优化所述半导体结构导通时的电力线分布，使得电流导通时，器件中的电力线向下方移动，从而降低所述半导体结构表面的电场，并且可以辅助漂移区130耗尽，从而可以提高整个器件的耐压程度，当所述整个器件的耐压程度提高之后，就可以通过提高漂移区130掺杂程度的办法，适当降低所述整个器件的导通电阻，从而可以达到提高LDMOS器件的击穿电压的同时，降低LDMOS器件的导通电阻的目的，提高器件的性能。
在一种具体实施方式中，所述导体层与所述沟槽的底面之间的所述第一介质层210的厚度范围为
Figure BDA0002644356460000151
这样，所述导体层的与所述漂移区的垂直距离比较适中，既可以很好地使所述导体层辅助漂移区130耗尽，也可以防止所述导体层处发生击穿。
在一种具体实施方式中，所述漂移区130中掺杂有所述第一型离子；所述半导体结构还包括：
第一深阱层410，所述第一深阱层410位于所述漂移区130下方，所述第一深阱层410掺杂有所述第一型离子；
所述第二深阱层420，所述第二深阱层420位于所述第一深阱层410与所述漂移区130之间，所述第二深阱层420掺杂有第二型离子。由于所述第一深阱层410和所述第二深阱层420位于所述漂移区130下方，且所述第二深阱层420位于所述第一深阱层410上方，其中所述第一深阱层410掺杂有离子类型与漂移区130相同，所述第二深阱层420掺杂有离子与所述漂移区130、所述第一深阱层410相反，所述第一深阱层410和所述第二深阱层420形成的纵向结能够辅助所述第二深阱层420与所述漂移区130之间的纵向结的形成，从而辅助所述漂移区130能够进一步耗尽，进一步提高所得半导体结构的击穿电压。
在一种具体实施方式中，所述第一型离子为N型离子，所述第二型离子为P型离子，便于加工和提升所得半导体结构的性能。
对所公开的实施例的上述说明，使本领域技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是符合与本文所公开的原理和新颖特点相一致的最宽的范围。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成沟槽，所述沟槽的底面和侧壁形成有第一介质层；
形成导体层，所述导体层覆盖所述沟槽的底面的所述第一介质层；
在所述导体层上方的所述沟槽内形成第二介质层；
在所述基底的具有所述沟槽的一侧形成漂移区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导体层的材料为多晶硅。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述导体层的厚度范围为
Figure FDA0002644356450000011
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成导体层的步骤包括：
形成导体材料层，所述导体材料层覆盖所述沟槽的底面的所述第一介质层和所述基底未形成所述沟槽的上表面；
去除所述基底未形成所述沟槽的上表面的所述导体材料层，以剩余的所述导体材料层为所述导体层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述去除所述基底未形成所述沟槽的上表面的所述导体层的工艺包括化学机械抛光工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底的材料为单晶硅，所述第一介质层的材料为氧化硅，所述第一介质层的形成工艺包括热氧化生长工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述沟槽的底面的所述第一介质层的厚度范围为
Figure FDA0002644356450000012
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述导体层上方的所述沟槽内形成第二介质层的步骤包括：
在所述导体层上方的所述沟槽内形成第二介质材料层，所述第二介质材料层的上表面高于所述基底的上表面；
去除高于所述基底的上表面的所述第二介质材料层，以剩余所述材料层为第二介质层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述基底上形成沟槽的步骤之前，还包括：
形成第一保护层，所述第一保护层覆盖所述基底；
所述在所述基底上形成沟槽的步骤包括：
图形化所述第一保护层和所述基底，形成沟槽；
所述在所述基底的具有所述沟槽的一侧形成漂移区的步骤之前，还包括：
去除所述第一保护层。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一保护层的材料为氮化硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述提供基底之后，形成第一保护层之前，还包括：
形成第二保护层，所述第二保护层覆盖所述基底；
所述形成第一保护层，所述第一保护层覆盖所述基底的步骤包括：
形成第一保护层，所述第一保护层覆盖所述第二保护层；
所述在所述基底上形成沟槽的步骤包括：
图形化所述第一保护层、第二保护层和所述基底，形成沟槽；
所述在所述基底的具有所述沟槽的一侧形成漂移区的步骤之前，还包括：
去除所述第二保护层和所述第一保护层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第第二保护层的材料为氧化硅。
14.如权利要求1-13任一项所述的半导体结构的形成方法，其特征在于，在所述基底的具有所述沟槽的一侧形成漂移区的步骤包括：
在所述具有所述沟槽的一侧的所述基底中掺杂所述第一型离子，形成所述漂移区。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，还包括：
在所述基底的下方形成第一深阱层和第二深阱层，所述第二深阱层位于所述第一深阱层的上方，所述第一深阱层掺杂有所述第一型离子，所述第二深阱层掺杂有第二型离子。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述在所述基底的下方形成第一深阱层和第二深阱层在所述具有所述沟槽的一侧的所述基底中掺杂所述第一型离子，形成所述漂移区之前进行。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一型离子为N型离子，所述第二型离子为P型离子。
18.一种半导体结构，其特征在于，包括：
基底，所述基底包括漂移区，所述漂移区形成有沟槽；
第一介质层，位于所述沟槽内，且覆盖所述沟槽的底面和侧壁；
导体层，位于沟槽内，且覆盖位于所述沟槽的底面的第一介质层；
第二介质层，位于所述沟槽内，覆盖所述导体层，且至少填充部分所述沟槽。
19.如权利要求18所述的半导体结构，其特征在于，所述导体层的材料为多晶硅。
20.如权利要求19所述的半导体结构，其特征在于，所述导体层的厚度范围为
Figure FDA0002644356450000041
21.如权利要求18所述的半导体结构，其特征在于，所述第一介质层和所述第二介质层的材料均为氧化硅。
22.如权利要求21所述的半导体结构，其特征在于，所述导体层与所述沟槽的底面之间的所述第一介质层的厚度范围为
Figure FDA0002644356450000042
23.如权利要求22所述的半导体结构，其特征在于，
所述漂移区中掺杂有所述第一型离子；
所述半导体结构还包括：
第一深阱层，所述第一深阱层位于所述漂移区下方，所述第一深阱层掺杂有所述第一型离子；
第二深阱层，所述第二深阱层位于所述漂移区下方，且位于所述第一深阱层上方，所述第二深阱层掺杂有第二型离子。
24.如权利要求23所述的半导体结构，所述第一型离子为N型离子，所述第二型离子为P型离子。
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