JP2011029263A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】素子破壊を低減し、高耐圧で信頼性の高い横型ＭＯＳＦＥＴ法を提供する。
【解決手段】半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように形成されるとともに、前記ゲート電極が乗り上げた厚い絶縁膜下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成される。
【選択図】図１

Description

本発明は半導体装置およびその製造方法にかかり、特にＳＯＩパワー半導体素子の高速化、高耐圧化および破壊防止に関する。

近年、低消費電力化、高速スイッチング特性、高集積化を求めて、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いたＳＯＩパワー半導体素子が注目されている。ＳＯＩパワー半導体素子としては、一例を特許文献１に示すように、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）がある。図９は、ＳＯＩ基板を利用した横型二重拡散ＭＯＳＦＥＴの概略断面図である。このＬＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）は、ｎ型またはｐ型のシリコン基板１等の半導体基板上に酸化シリコン膜等の埋め込み絶縁層２を介して第１導電型半導体層としてｎ型シリコン層３等のｎ型半導体層が形成されてＳＯＩ基板を構成している。

そして、ｎ型シリコン層３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型ドレイン領域であるｎ+型ドレイン領域８とが離間して形成され、さらに高濃度第１導電型ソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁層２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度の第２導電型ボディコンタクト領域であるｐ+型ボディコンタクト領域(図示せず)が形成されている。
また、ｎ+型ドレイン領域８と電気的に接続されるようにドレイン電極(図示せず)が形成され、ｐ型ウェル領域４及びｎ+型ソース領域５と電気的に接続されるようにソース電極が形成され、ｎ型シリコン層３表面の、ｎ+型ドレイン領域８とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート絶縁膜を介して導電性を有するポリシリコンより成るゲート電極１０が形成されている。ここで、ｎ型シリコン層３は、ドリフト領域を形成している。また、ｎ+型ドレイン領域８内には高濃度のｎ+型シリコンからなるドレインコンタクト領域６が形成されている。

ところで、近年、ラッチアップ現象の抑制と寄生容量の低減を目的とし、ＬＯＣＯＳ絶縁膜で絶縁分離する構造が提案されている。このような構造において、図１０に一例を示すように、ゲート電極１０をＬＯＣＯＳ絶縁膜である厚い絶縁膜１２上に乗り上げることによって、ドレイン−ソース間耐圧を向上するようにした構造が提案されている（特許文献１）。この乗り上げ部分はフィールドプレートともよばれ、このゲート電極の乗り上げ部分を高濃度のｎ+型ドレイン領域８上に十分重なる位置まで伸長させている。この構成により、ＳＯＩ基板上のｎ型シリコン層３の比抵抗が変動し、ｎ型シリコン層３とｐ型ウェル領域４とのｐｎ接合から広がる空乏層の拡がり速度がばらついても、空乏層はいったん高濃度のｎ+型ドレイン領域８にぶつかってから、ｎ型シリコン層３の比抵抗の影響を受けることなく、一定の濃度勾配を持つｎ+型ドレイン領域中を拡がっていくため、ｎ+型ドレイン領域とソース領域間の耐圧ばらつきが抑制され、デバイスの相対特性を向上させることができる。
また、絶縁耐圧特性の向上のためにフィールドプレートを、誘電体層を介して、厚い絶縁膜上に乗り上げた構造も提案されている（特許文献２）。
さらにまた、ゲート電極を、厚い絶縁膜上に２μｍ以上乗り上げた構造も提案されている（特許文献３）。

特開２００５-０４５０８０号公報 特表２００３-５０４８５４号公報 特開２０００-２５２３４６７号公報

このように、ＳＯＩ構造型のＬＤＭＯＳＦＥＴにおいては、ゲート電極を厚いＬＯＣＯＳ絶縁膜上に乗り上げるように形成し、耐圧向上をはかることはできるものの、さまざまな要因によって素子が破壊されやすいという問題があった。横型ＭＯＳＦＥＴは縦型ＭＯＳＦＥＴに比べて破壊されやすく、性能を維持したまま、素子を破壊されにくくするのは困難であった。
本発明は、前記実情に鑑みて成されたものであり、その目的とするところは、素子破壊を低減し、高耐圧で信頼性の高い横型ＭＯＳＦＥＴを提供することにある。

そこで本発明の半導体装置は、半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように形成されるとともに、前記ゲート電極が乗り上げた厚い絶縁膜下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成されたことを特徴とする。
この構成によれば、空乏層がドリフト領域である活性領域内に伸び、電界集中を緩和することができる。すなわち、表面の不純物濃度が高濃度であるため表面近傍では空乏層がのびにくく、埋め込み酸化膜の近くでは空乏層が伸びやすいため、ウェルの形状の影響を受けて球面上に広がる空乏層の曲率が大きくなり、電界集中が緩和されるため、ＭＯＳＦＥＴの高耐圧化をはかることができる。

また、本発明は、上記半導体装置において、前記厚い絶縁膜はＬＯＣＯＳ絶縁膜であるものを含む。
この構成により、高耐圧化を図ることができる。

また、本発明は、上記半導体装置において、前記ドレイン領域の不純物濃度をｎ２、前記ドレイン領域内に形成されるドレインコンタクト領域の不純物濃度をｎ１、前記拡散領域の濃度をｎ３、前記活性領域の濃度をｎ４としたとき、
以下の濃度関係が成り立つようにしたものを含む。
ｎ１＞ｎ２＞ｎ３＞ｎ４
この構成によれば、ドレイン側からソース側に徐徐に濃度が小さくなるため、より確実に電界を緩和することが可能となる。

また、本発明は、上記半導体装置において、前記チャネル領域上では第１導電型のポリシリコン層、前記乗り上げた領域上では第２導電型のポリシリコン層を構成するものを含む。
この構成によれば、ゲート電極とその延長部であるフィールドプレートとが一体形成されている構造であるにもかかわらず、ｐｎ接合を形成することで、ゲート電極によって形成される容量を直列接続とすることができ、これにより、ゲートーソース間容量を大幅に低減することができる。

また、本発明は、上記半導体装置において、前記ゲート電極が、ゲート絶縁膜上から前記厚い絶縁膜上に乗り上げるように伸長してフィールドプレート電極を形成しており、前記厚い絶縁膜上への突出長Ｌｇが前記ソース・ドレイン間距離Ｌｄｓの２分の１以上であるものを含む。
この構成によれば、空乏層がドリフト領域である活性領域内に伸び、電界集中を緩和することができる。

また、本発明は、上記半導体装置において、前記第１導電型の拡散領域は、前記活性領域表面から前記ＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成する。
この構成によれば、表面から埋め込み絶縁膜に向かって徐々に濃度が小さくなっているため、第２導電型のウェルの形状の影響をうけて球面状に広がる空乏層の曲率が大きくなり、電界集中が緩和されるためＭＯＳＦＥＴの高耐圧化を実現できる。

また、本発明は、半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて、前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように伸長してフィールドプレート電極を形成しており、前記厚い絶縁膜上への突出長Ｌｇが、前記ソース・ドレイン間距離Ｌｄｓの２分の１以上であるものを含む。
この構成によれば、突出長Ｌｇが、前記ソース・ドレイン間距離Ｌｄｓの２分の１以上となるようにすることで、空乏層の伸びにより、電界集中を抑制することができる。また望ましくはゲート電極が、ドレイン領域を構成する不純物拡散領域上には到達していないようにすることで、大電圧の印加されるドレイン領域との短絡を防ぐことができ、高電界による破壊を防止することができる。また、ドレイン電極とゲート電極との間で寄生容量が発生するのを抑制することができ、駆動速度の低下を防ぐことが可能となる。

また、本発明は、上記半導体装置において、前記第１導電型の拡散領域は、前記活性領域表面から前記ＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成する。
この構成によれば、表面から埋め込み絶縁膜に向かって徐々に濃度が小さくなっているため、第２導電型のウェルの形状の影響をうけて球面状に広がる空乏層の曲率が大きくなり、電界集中が緩和されるためＭＯＳＦＥＴの高耐圧化を実現できる。

また、本発明は、半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、前記前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程を含む横型ＭＯＳＦＥＴの製造方法において、前記ソース・ドレイン領域を形成する工程に先立ち、前記活性領域表面に、前記活性領域よりも高濃度の第１導電型の拡散領域を形成する工程と、前記ドレイン領域の側方の少なくとも一部に、選択酸化により、絶縁分離領域を構成する厚い絶縁膜を形成する工程と、前記厚い絶縁膜上に乗り上げるようにゲート電極を形成する工程とを含み、ゲート電極が乗り上げた下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成されたことを特徴とする。
この方法によれば、高濃度の第１導電型の拡散領域の存在により、電界集中を緩和することができ、高耐圧化および信頼性の向上を図ることができる。

また、本発明は、上記半導体装置の製造方法において、前記ドレイン領域の不純物濃度をｎ２、ドレインコンタクト領域の不純物濃度をｎ１、前記拡散領域の濃度をｎ３、前記活性領域の濃度をｎ４としたとき、以下の濃度関係が成り立つようにしている。
ｎ１＞ｎ２＞ｎ３＞ｎ４

また、本発明は、上記半導体装置の製造方法において、前記ゲート電極を形成する工程は、第１導電型のポリシリコン層を形成し、これをパターニングする工程と、レジストを塗布し、エッチバックにより、高い部分の第１導電型のポリシリコン層を露呈せしめ、レジストマスクを形成する工程と、前記レジストマスクを介して第２導電型の不純物を注入し、第２導電型のポリシリコン層を形成する工程とを含む。
この構成によれば、ゲート電極の導電型を部分的に変えるに際し、突出領域であることを利用し、マスクなしでエッチバックにより、レジストから選択的に露呈する領域を形成し、この露呈する領域に選択的に第２の導電型の不純物を注入することで、容易に形成することが可能となる。

以上説明してきたように、本発明によれば、活性領域の表面に高濃度の拡散領域を形成しているため、ドリフト領域に形成されている空乏層の形状がさらになめらかな形状となることによって電界集中を抑制し耐圧を上昇させることができる。
また、厚い絶縁膜上に乗り上げるフィールドプレートをポリシリコンで構成し、ゲート電極となる部分はｎ層、厚い絶縁膜上に乗り上げるフィールドプレート電極はｐ層で構成することで、ゲート電極とフィールドプレートとを一体形成しながらも、これらによって形成される寄生容量は直列となり、寄生容量の大幅な低減を図ることができ、高速駆動を実現することができる。

本発明の実施の形態１に係る半導体装置の概略構成を示す断面図 本発明の実施の形態１に係る半導体装置の概略構成を示す断面図 本発明の実施の形態１に係る半導体装置の破壊率と乗り上げ長との関係を示す図 本発明の実施の形態１に係る半導体装置の製造工程図、（ａ）乃至（ｄ）は各工程を示す図 本発明の実施の形態２に係る半導体装置の概略構成を示す断面図 本発明の実施の形態２に係る半導体装置の概略構成を示す断面図 本発明の実施の形態２に係る半導体装置の製造工程図、（ａ）乃至（ｃ）は各工程を示す図 本発明の実施の形態３に係る半導体装置の概略構成を示す断面図 従来例の半導体装置の概略構成を示す断面図 従来例の半導体装置の概略構成を示す断面図

以下、本発明の実施の形態に係る半導体装置について、図面を参照しつつ詳細に説明する。

（実施の形態１）
図１および２は、本発明の実施の形態１に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略断面図である。図１は、本発明の実施の形態１に係る半導体装置の概略構成を示す図であり、説明の簡略化のために、ソースおよびドレイン電極を省略し、ゲート電極１０を示している。
なお、以下に示す実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型である場合にも適用可能である。

本実施の形態に係るＬＤＭＯＳＦＥＴは、活性領域のうちチャネル領域となる表面にゲート絶縁膜１１を介して形成されるゲート電極１０が、厚い絶縁膜であるＬＯＣＯＳ絶縁膜１２上に乗り上げるように形成されるとともに、ゲート電極１０が乗り上げたＬＯＣＯＳ絶縁膜１２下には、活性領域としての第１導電型の半導体層であるｎ型シリコン層３の濃度よりも高濃度の第１導電型の拡散領域３ｓが形成されたことを特徴とする。

また、ここで、ｎ+型ドレイン領域８の不純物濃度をｎ２、ｎ+型ドレイン領域８内に形成されるドレインコンタクト領域６の不純物濃度をｎ１、拡散領域すなわち高濃度のｎ型シリコン層３ｓの濃度をｎ３、前記活性領域すなわちｎ型シリコン層３の濃度をｎ４としたとき、
以下の濃度関係が成り立つように構成している。
ｎ１＞ｎ２＞ｎ３＞ｎ４

すなわち本発明では、半導体基板１としてのシリコン基板と、前記シリコン基板上に埋め込み絶縁層２を介して形成された第１導電型の半導体層としてのｎ型シリコン層（活性領域）３とを有するＳＯＩ基板と、この活性領域３内に、第２導電型の半導体層としてｐ＋型シリコン層からなるｐ型ウエル４を形成し、このｐ型ウエル４とｎ型シリコン層（活性領域）３とにそれぞれ第１導電型の半導体層としてのｎ型シリコン層からなるソース・ドレイン領域５，８を形成した横型ＭＯＳＦＥＴにおいて、ｎ+型ドレイン領域８を囲むように、ＬＯＣＯＳ絶縁膜１２からなる絶縁分離領域を形成したことを特徴とする。ここでは、ｎ型シリコン層３内に第２導電型ウェル領域であるｐ型ウェル領域４と、高濃度第１導電型のドレイン領域であるｎ+型ドレイン領域８とが離間して形成され、高濃度第１導電型のソース領域であるｎ+型ソース領域５がｐ型ウェル領域４内に形成されている。このとき、ｐ型ウェル領域４は、埋め込み絶縁層２に達する深さまで形成されており、ｐ型ウェル領域４内には、高濃度第２導電型のボディコンタクト領域であるｐ+型ボディコンタクトが形成されているがここでは図示しない。７はソース電極、９はドレイン電極、１０はゲート電極である。１１はゲート絶縁膜である。

また、ｎ+型ドレイン領域８と電気的に接続されるようにドレイン電極９が形成され、ｐ型ウェル領域及びｎ+型ソース領域５と電気的に接続されるようにソース電極７が形成され、ｎ型シリコン層３表面の、ｎ+型ドレイン領域８とｎ+型ソース領域５との間に介在するｐ型ウェル領域４上には、ゲート絶縁膜を介して導電性を有するポリシリコンより成るゲート電極が形成されている。ここで、ｎ型シリコン層３は、ドリフト領域を形成している。なおゲート絶縁膜１１の膜厚ｔ_２は５０から６０ｎｍ望ましくは５５から６０ｎｍ、ＬＯＣＯＳ絶縁膜１２の膜厚ｔ１は６００から７００ｎｍ、ゲート電極の膜厚ｔ_３は５００から６００ｎｍ、ソース領域５の拡散深さｔ_ａは、０．１μｍ、活性層の膜厚ｔ_ｓは、０．５から２．０μｍ望ましくは、１から１．７μｍ、埋め込み絶縁膜２の膜厚ｔ_ｉは、４μｍ、ＳＯＩ基板の膜厚ｔは５３０μｍであった。

またここで、ゲート電極１０が、ゲート絶縁膜上から厚い絶縁膜上に乗り上げるように伸長してフィールドプレート電極を形成しており、厚い絶縁膜上への突出長Ｌｇが、ソース・ドレイン間距離Ｌｄｓの２分の１以上となるようにしている。

次に、このゲート乗りあげ長さを変化させ、破壊率とゲート乗りあげ長との関係について、測定した。ここでは、ゲート乗りあげ長がソース・ドレイン間距離の何倍に相当し、その時の高電圧の印加による破壊率を測定した。
その結果を図３に示す。図３では縦軸を破壊率、横軸を突出長Ｌｇをソース・ドレイン間距離Ｌｄｓで割ったものとした。この図から、ゲート乗りあげ長がソースドレイン間距離の２分の１を超えるとき、高電圧を印加したときの破壊率が低下していることがわかる。

また、本実施の形態では、このゲート電極１０は、ｎ+ドレイン領域を構成する不純物拡散領域上には到達しないようにするのが望ましい。このように、突出長Ｌｇをソース・ドレイン間距離Ｌｄｓで割った値が２分の１を超える一方で、ｎ+ドレイン領域を構成する不純物拡散領域上には到達しないようにすることで、大電圧の印加されるｎ+ドレイン領域８との短絡を防ぐことができ、高電圧による破壊を防止することができる。また、ドレイン電極とゲート電極との間で寄生容量が増大するのを抑制することができ、駆動速度の低下を防ぐことが可能となる。

次に、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程について説明する。
図４は、本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程の一部を示す概略断面図である。本実施の形態に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程は、通例のＳＯＩ構造型のＬＤＭＯＳＦＥＴの製造工程と略同様であるが、ＬＯＣＯＳ絶縁膜の形成に先立ち、拡散領域を形成する点が異なる。

本実施の形態では、まず図４（ａ）に示すように、ＳＯＩ基板を用意し、このｎ型シリコン層３に対し窒化シリコン膜などのマスクパターンを形成する。

そして、高エネルギーイオン注入法によりボロン（Ｂ）等のｐ型不純物を導入を行い、ｐ型ウェル領域４を形成する。マスクパターンを介して選択的にイオン注入を行い、ｎ型シリコン層３、拡散領域３ｓ、ｎ+型ドレイン領域８を形成する。この後、マスクパターンを除去し、図４（ｂ）に示すように、ゲート絶縁膜１１を形成するとともに、ＬＯＣＯＳ法により酸化シリコン膜を形成し、ＬＯＣＯＳ絶縁膜１２とする。

そしてこの後、図４（ｃ）に示すように、ｎ＋型ソース領域５形成のためのｎ型不純物の導入を行い、さらにｎ型不純物の導入を行い、ｎ＋型ドレインコンタクト領域６を形成する。

そして最後に、図４（ｄ）に示すように、ポリシリコン層を形成し、これをパターニングすることで、ＬＯＣＯＳ絶縁膜１２上に乗り上げるようにフィールドプレートを構成する伸長部を有するゲート電極１０を形成する。こののち、ソースおよびドレイン電極７，９を形成し、図２に示したＬＤＭＯＳＦＥＴが形成される。

この方法によれば、通例の工程に拡散工程を追加するとともに、ゲート電極のパターンを変更するだけでよいので、比較的容易に製造することができる。

なお、本実施の形態においては、埋め込み絶縁層２として酸化シリコン膜を用いたが、窒化アルミニウム（ＡｌＮ）または、酸化シリコン膜よりも誘電率が低く、かつ、熱伝導率が高い材料を用いるようにすれば、ドレイン・基板間容量を低減できるとともに、オン抵抗とドレイン電流によってドリフト領域内に発生する熱を効率良く半導体基板（シリコン基板１）側に逃がして発熱を抑制することができ、熱破壊を防止することができるという効果もある。

また、ドリフト領域をＳｉに比べて移動度が高く、熱伝導度が高く、高電界強度を有するＳｉＣまたは、同様の特性を有し、Ｓｉよりも広いバンドギャップを有する材料により形成すれば、さらにオン抵抗が低くなり、耐圧が高くなるとともに、ドリフト領域内で発生する熱を効率良く半導体基板（シリコン基板）１側に逃がして発熱を抑制することができ、熱破壊を防止することもできる。

また、上記実施の形態において、表面に高濃度の第１導電型拡散領域３ｓの形成された第１導電型の拡散領域であるｎ型シリコン層３を、表面からＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成するようにしてもよい。
この構成によれば、上記効果に加え、表面から埋め込み絶縁膜に向かって徐々に濃度が小さくなっているため、第２導電型のウェルの形状の影響をうけて球面状に広がる空乏層の曲率が大きくなり、さらに確実に電界集中が緩和されるためＭＯＳＦＥＴの高耐圧化を実現できる。

（実施の形態２）
次に本発明の実施の形態２について説明する。
図５および６は、本発明の実施の形態２に係るＳＯＩ構造型のＬＤＭＯＳＦＥＴを示す概略断面図である。図５は、本発明の実施の形態２に係る半導体装置の概略構成を示す図であり、説明の簡略化のために、ソースおよびドレイン電極を省略し、ゲート電極１０を示している。
図５は本発明の実施の形態２のＬＤＭＯＳＦＥＴを示す概略断面図である。
本実施の形態では、ゲート電極１０をポリシリコンで構成しこの導電型を、ゲート絶縁膜上ではｎ＋型ソース領域５と同じ導電型であるｎ型ポリシリコン層１０ｎとし、厚いＬＯＣＯＳ絶縁膜１２上に乗り上げる領域では第２導電型であるｐ型ポリシリコン層１０ｐとしてなることを特徴とする。
他の構成については前記実施の形態１と同様である。

この構成によれば、マスク数を増大することなく、効率よく異なる導電型領域を有するゲート電極を形成することが可能となる。

なお、本実施の形態では、ゲート電極１０の導電型を部分的に異なるもので構成したことを特徴とする。ここでは、ゲート絶縁膜上ではｎ＋型ソース領域５と同じ導電型であるｎ型ポリシリコン層１０ｎとし、厚いＬＯＣＯＳ絶縁膜１２上に乗り上げる領域では第２導電型であるｐ型ポリシリコン層１０ｐとしている。

このように、ゲート電極１０をゲート絶縁膜１１とＬＯＣＯＳ絶縁膜１２上との境界を境目とし、異なる導電型で構成しｐｎ接合を形成するようにしているため、ＬＯＣＯＳ絶縁膜１２上に乗り上げてフィールドプレートを構成するｐ型ポリシリコン層１０ｐと基板との間に形成される容量Ｃ１と、ゲート絶縁膜１１上の本来のゲート電極１０ｎとの間に形成される容量Ｃ２とに分かれることになり、これら容量Ｃ１、Ｃ２およびｐｎ接合による接合容量とが直列接続されることになり１/（１/Ｃ１＋１/Ｃｐｎ）＋Ｃ２となり、容量の低減をはかることができる。
ゲート電極中にｐｎ接合が形成されることによってゲート電極と基板間との間に発生する寄生容量は小さくなり、これによりトータルの寄生容量を小さくすることができる。

製造に際しては、ゲート電極を形成する工程を、第１導電型のポリシリコン層を形成し、これをパターニングする工程と、レジストを塗布し、エッチバックにより、高い部分の第１導電型のポリシリコン層を露呈せしめ、レジストマスクを形成する工程と、前記レジストマスクを介して第２導電型の不純物を注入し、第２導電型のポリシリコン層を形成する工程とで構成することを特徴とする。

すなわち、前記実施の形態２の製造工程において、図４（ｄ）に示すように、電極形成を行った後、図７（ａ）に示すように、表面の段差全体を被覆するようにレジストＲを塗布する。
こののち、レジストエッチバックを行い、図７（ｂ）に示すように、ＬＯＣＯＳ絶縁膜１２上に乗り上げたポリシリコン層１０の表面のみを露呈させる。
この状態でボロンなどのｐ型不純物をポリシリコン層１０ｎに選択的に注入し、ｐ型ポリシリコン層１０ｐを形成する。

このようにしてｐ型ポリシリコン層１０ｐとｎ型ポリシリコン層１０ｎとからなるゲート電極１０（フィールドプレートとなる伸長部を含む）を形成し、図６に示したＬＤＭＯＳＦＥＴが完成する。

（実施の形態３）
次に本発明の実施の形態３について説明する。
図８は本発明の実施の形態３のＬＤＭＯＳＦＥＴを示す概略断面図である。
前記実施の形態１では、ｎ型シリコン層３の表面に拡散領域３ｓを形成したが、本実施の形態では、拡散領域３ｓを形成していない。そして、活性領域のうちチャネル領域となる表面にゲート絶縁膜１１を介して形成されるゲート電極１０が、厚い絶縁膜であるＬＯＣＯＳ絶縁膜１２上に乗り上げるように形成され、ＬＯＣＯＳ絶縁膜１２上へのゲート電極の突出長Ｌｇが前記ソース・ドレイン間距離Ｌｄｓの２分の１以上である。一方、このゲート電極１０は、ドレイン領域を構成する不純物拡散領域上には到達していない。

他の構成については前記実施の形態１と同様である。
この構成によっても、破壊率は低減し、信頼性の高いＬＤＭＯＳＦＥＴを形成することが可能となる。
この構成によれば、厚い絶縁膜であるＬＯＣＯＳ絶縁膜１２上へのゲート電極の突出長Ｌｇが前記ソース・ドレイン間距離Ｌｄｓの２分の１以上であることで、空乏層の伸びを制御し、ドリフト領域における電界集中を抑制し、素子の破壊を防ぐことができる。

なお、本実施の形態では、このゲート電極１０は、ドレイン領域を構成する不純物拡散領域上には到達していないため、大電圧の印加されるｎ+型ドレイン領域８との短絡を防ぐことができ、高電界による破壊を防止することができる。また、ドレイン電極とゲート電極との間で寄生容量が発生するのを抑制することができ、駆動速度の低下を防ぐことが可能となる。

また、上記実施の形態において、第１導電型の拡散領域であるｎ型シリコン層を、表面からＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成するようにしてもよい。
この構成によれば、上記効果に加え、表面から埋め込み絶縁膜に向かって徐々に濃度が小さくなっているため、第２導電型のウェルの形状の影響をうけて球面状に広がる空乏層の曲率が大きくなり、さらに確実に電界集中が緩和されるためＭＯＳＦＥＴの高耐圧化を実現できる。

１ シリコン基板
２ 埋め込み絶縁層
３ ｎ型シリコン層
４ ｐ型ウェル領域
５ ｎ＋型ソース領域
６ ｎ＋型ドレインコンタクト領域
７ ソース電極
８ ｎ＋型ドレイン領域
９ ドレイン電極
１０ ゲート電極
１１ ゲート絶縁膜
１２ ＬＯＣＯＳ絶縁膜

Claims (11)

1. 半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、
   前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて
   前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように形成されるとともに、
   前記ゲート電極が乗り上げた厚い絶縁膜下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成された半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記厚い絶縁膜はＬＯＣＯＳ絶縁膜である半導体装置。
3. 請求項１または２に記載の半導体装置であって、
   前記ドレイン領域の不純物濃度をｎ２、前記ドレイン領域内に形成されるドレインコンタクト領域の不純物濃度をｎ１、前記拡散領域の濃度をｎ３、前記活性領域の濃度をｎ４としたとき、
   以下の濃度関係が成り立つようにした半導体装置。
   ｎ１＞ｎ２＞ｎ３＞ｎ４
4. 請求項１乃至３のいずれかに記載に半導体装置であって、
   前記ゲート電極がポリシリコン層で形成されており、
   前記チャネル領域上では第１導電型のポリシリコン層、前記乗り上げた領域上では第２導電型のポリシリコン層を構成する半導体装置。
5. 請求項１乃至４のいずれかに記載に半導体装置であって、
   前記ゲート電極が、ゲート絶縁膜上から前記厚い絶縁膜上に乗り上げるように伸長してフィールドプレート電極を形成しており、
   前記厚い絶縁膜上への突出長Ｌｇが
   前記ソース・ドレイン間距離Ｌｄｓの２分の１以上である半導体装置。
6. 請求項１乃至５のいずれかに記載に半導体装置であって、
   前記第１導電型の拡散領域は、前記活性領域表面から前記ＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成する半導体装置。
7. 半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板に形成され、
   前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるソース・ドレイン領域を形成した横型ＭＯＳＦＥＴにおいて
   前記活性領域のうちチャネル領域となる表面にゲート絶縁膜を介して形成されるゲート電極が、厚い絶縁膜上に乗り上げるように伸長してフィールドプレート電極を形成しており、
   前記厚い絶縁膜上への突出長Ｌｇが
   前記ソース・ドレイン間距離Ｌｄｓの２分の１以上である半導体装置。
8. 請求項７に記載に半導体装置であって、
   前記第１導電型の拡散領域は、前記活性層表面から前記ＳＯＩ基板の埋め込み絶縁膜にむかって徐々に濃度が小さくなる濃度傾斜領域を構成する半導体装置。
9. 半導体基板と前記半導体基板上に絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板を用意する工程と、
   前記前記第１導電型の半導体層からなる活性領域内に、第２導電型の半導体層からなるウェルを形成するとともに、前記ウェル内および前記第１導電型の前記活性領域内に、第１導電型の半導体層からなるソース・ドレイン領域を形成する工程を含む横型ＭＯＳＦＥＴの製造方法において、
   前記ソース・ドレイン領域を形成する工程に先立ち、
   前記活性領域表面に、前記活性領域よりも高濃度の第１導電型の拡散領域を形成する工程と、
   前記ドレイン領域の側方の少なくとも一部に、選択酸化により、絶縁分離領域を構成する厚い絶縁膜を形成する工程と、
   前記厚い絶縁膜上に乗り上げるようにゲート電極を形成する工程とを含み、
   ゲート電極が乗り上げた下には、前記活性領域の濃度よりも高濃度の第１導電型の拡散領域が形成された半導体装置の製造方法。
10. 請求項９に記載の半導体装置の製造方法であって、
    前記ドレイン領域の不純物濃度をｎ２、ドレインコンタクト領域の不純物濃度をｎ１、前記拡散領域の濃度をｎ３、前記活性領域の濃度をｎ４としたとき、
    以下の濃度関係が成り立つようにした半導体装置の製造方法。
    ｎ１＞ｎ２＞ｎ３＞ｎ４
11. 請求項９または１０に記載に半導体装置の製造方法であって、
    前記ゲート電極を形成する工程は、第１導電型のポリシリコン層を形成し、これをパターニングする工程と、
    レジストを塗布し、エッチバックにより、高い部分の第１導電型のポリシリコン層を露呈せしめ、レジストマスクを形成する工程と、
    前記レジストマスクを介して第２導電型の不純物を注入し、第２導電型のポリシリコン層を形成する工程とを含む半導体装置の製造方法。

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