TW575989B - NPN Darlington ESD protection circuit - Google Patents

Description

575989 五、發明說明（1) 發明之領域： 本發明提供一種靜電放電保護電路，尤指一種NPN達 靈頓靜電放電保護電路。 背景說明：

靜電（Static Electricity)可以說是無所不在的，任 何兩個不同材質的物體摩擦，都有可能產生靜電。而當帶 有靜電的物體接觸到1C的金屬接腳時所產生的禱間高壓放 電，會經由金屬接腳影響内部電路（int ernal circuit)， 所以說經由靜電放電（electrostatic discharge，ESD)所 引起的損害，很可能造成電子系統的失效。靜電放電保護 電路的主要功能是當有靜電放電發生時，在靜電放電的用 衝（pulse)未到達内部電路之前先行啟動，以迅速地消除 過高的電壓，進而減少靜電放電現象所導致的破壞，同 該保護電路也必須能承受靜電放電脈衝的 成損害。另外就是該靜電放電以 二ΐ ί ί ί Ϊ發生時才會動•，其它的時間則是不動子 的以免影響電子系統的正常運作。

請參考圖一，圖一為習知雙載子電晶體 護電路之電路圖。如圖一所示，在雙載子互 半導體電晶體（BiCM0S)製程中，以一個ΝΡΝ雙載i子金電屬晶%

575989 五、發明說明（2) (NPN BJT)作為靜電放電保護電路，該載子電晶體的 基極（base)浮接，射極（emitter)接地，集極（c〇iieClt〇r) 則接至一内部電路的輸入緩衝墊（input pad)或者是電壓 源緩衝墊（VDD pad)，當該内部電路的輸入緩衝墊或電壓 源，衝墊受一靜電放電脈衝干擾時，該NPN雙載子電晶體 即崩潰導通，將靜電放電電流接地。使用基極開路NBpa· 載子電晶體作為靜電放電保護電路的優點為NpN雙載子電 晶體的輸入電容較小，所以NPN雙載子電晶體能快 通，但是NPN雙載子電晶體所能汲取的電流有限，所以 電放電保護的效果不佳，是使用基極浮接NpN雙子 體作為靜電放竜保護電路的缺點。 曰曰 請參考 電保護 體電晶 體電晶 其汲極 壓源緩 受一靜 通使靜 的優點 靜電放 體的輸 度較慢 電放 半導 半導 地， 是電 衝墊 將導 晶體 對於 電晶 作速 圖二，圖二為習知金屬氧化半導體電晶體之靜 電路之電路圖。如圖二所示，以_個金屬氧化 體（M0S)作為靜電放電保護電路，該金屬氧化 體的閘極（gate)連接於其源極（s〇urce)後接 (drain)連接至一内部電路的輸入緩衝墊或者 衝墊，當該内部電路的輸入緩衝墊或電壓源緩 電放電脈衝干擾時，該金屬氧化半導體電晶體 電電流接地。使用閘極接地金屬氧化半導體 為金屬氧化半導體電晶體能汲取較大的電流， 電保4的效果較佳，但是由於金屬氧化半導體 入電谷較大，所以金屬氧化半導體電晶體的操 ，可能無法提供内部電子系統完整的保護，是

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使用閘極接地金屬氧化半導體電 路的缺點。 曰曰體作為靜電放電保護電 =上述可知，使用基極浮接Np 電放電保護電路，操作速度雖快但載子電曰曰體作為靜 卻不佳；而使用問極接地金屬氧化半果 放電保護電路可以改善基極浮接NPN雙載子03曰_ ·、、、靜電 點，得到較好的靜電放電保護的效果，卻因為33 、缺 入電容使得操作速度受到限制。 x 的輪 其他相關的技術可以參考美國專利5，5 3 〇，6 專利5, 986, 863、美國專利6, 028, 758、美國專利 美國 6，320，735、美國專利6，400，540、美國專利申於索 2 0 0 2 0 0 2 775 5A1，以及歐洲專利651，49〇、歐 ^朱、 4 77, 42 9。 〜 發明概述： 因此本發明之主要目的係提供一 NPN達靈頓靜φ 保護電路，以解決上述問題。 电放電 本發明提供一種靜電放電保護電路，其包含一 靈頓電路，以及一 Ν型金屬氧化半導體電晶體。該Ν Ν達 氧化半導體電晶體之汲極係連接於該ΝΡΝ達靈頓電路金屬 之輪

575989 發明說明（4)

達=祜ί N型金屬氧化半導體電晶體之源極係連接於該NPN irLl路之控制端，型金屬氧化半導體電晶體之'間 技係連接於該NPN達靈頓電路之輸出端。 發明之詳細說明： =參考圖二’圖三為本發明靜電放電保護電路之電路 遂辦+發明之靜電放電保護電路10包含一 N型金屬氧化半 ^體電晶體（NM0SM2,一第一 NpN雙載子電晶體（NpN BJT) u，一第二NPN雙載子電晶體i 6，一第一電阻丨8以及一第 一電阻20。其中兩個NPN雙載子電晶體14、16的集極 Collector)相連在一起，第一 NPN雙載子電晶體'14的射極 (emi tter)連接於第二NPN雙載子電晶體η的基極（base)， 形成一 NPN達靈頓電路（NPN Darlington circuit)，第一 N P N雙載子電晶體1 4的基極為該n P N達靈頓電路的控制端， 其集極為該NPN達靈頓電路的輸入端，第二NpN雙&子電晶 體16的射極為該NPN達靈頓電路的輸出端。n型金屬氧化半 導體電晶體12的汲極（化3丨11)連接於該—_靈頓電路的輸 入端’ N型金屬氧化半導體電晶體1 2的閘極（g a f e )連接於1 該NPN達靈頓電路的輸出端，源極（source)連接於該NPN達 靈頓電路的控制端。該N P N達靈頓電路的輸入端連接於一 内部電路的輸入緩衝墊（I/P)22，其輸出端連接於接地 點，而第一電阻18連接於第一 NPN雙載子電晶體14的基極 與接地點之間，第二電阻20連接於第二NPN雙載子電晶體

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1 6的基極與 一靜電放電 : = = =2。當該内部電路的輸人緩衝蟄22受 脈ίΓ擾時，賊金屬氧化半導體電晶體12立 J传：部分的靜電電流流過第一電阻18在其 =壓降驅動第-ΝΡΝ雙載子電晶體14導 一:二的靜電電流過第二電阻2〇並在其兩端形 沾=壓降驅動第二ΝΡΝ雙載子電晶體16導通， =J電流經由此通路接地，達到靜電放電保 在f貫施例中’第二ΝΡΝ雙載子電晶體16的射 一 ΝΡΝ雙載子電晶體14的兩倍，主要是為了達 ，放電效果，而第一電阻i 8及第二電阻2〇只是 壓降以驅動NPN雙載子電晶體導通，在此選用 5 0 0歐姆。第一 NPN雙載子電晶體14及第二NpN 體16的射極寬度與第一電阻18及電二電阻2〇的 依據實際需要選用合適之值，皆應屬於本發明 圍0 即觸 兩端 通， 成另 使得 護的 極寬 到更 用來 的電 雙載 電阻 所涵 發導通 形成一 再使得 一壓降 大部分 功效。 度為第

好的靜 形成一 阻值為 子電晶 值亦可 蓋之範 請參考圖四A及圖四B，圖四級圖四鳩本發明靜電放 電保護電路在雙載子互補型金屬氧化半導體電晶體 (BiCMOS)製程中元件結構之示意圖。如圖四示，在雙 載子互補型金屬氧化半導體電晶體製程中，先在一 ρ型= 底（P-SUbStrate)30上生成一 Ρ型磊晶層（p —epi layer)^ 一 N型蠢晶層（N-epi layer)32,接著再植入一 N+深埋層 (N+ buried layer)34於蠢晶層32上，於N+深埋層以上曰形 成一P井（Pwell)38，而P井38的四周則注入一Ni(NW +

575989 五、發明說明（6) s i n k ) 3 6以環繞p井3 8的方式形成於N +深埋層3 4之上側將P 井38與P型基底30隔離，最後於？井38内植入“極（N+ 、 n〇de)40。在上述的結構中，一個NpN雙載子電晶體是以斜 極40作為射極，P井38作為基極，及N+深埋層34作為集 極，如圖四A所示。而一個N型金屬氧化半導體電晶體 以兩個N+極40為沒極及源極，並在兩個_ 4〇的通道上方 形成一絕緣層42作為閘極，如圖四β 中金屬氧化半導 m，始π u _ I s ^ 例採用上述特殊的隔離結 構，故此以N型金屬氧化半導體電晶體作 trigger)來驅動NPN達靈頓雷踗 ^ / 驅動子 護的功效。 運靈頓電路，達到較好的靜電放電保 請參考圖五A及圖五b, jsjt 電保護電路應用在互補型金屬急圖五8為本發明靜電放 程中元件結構之示意Hi:化”體電晶體_製 體電晶體製程中，也可以利用j在互f型金屬氧化半導 隔離一 P井54盥一 P型美麻N冰井（deep N we 11)52來 5〇上植入N深；，接基著底在5:深=二所/，先謂基底 於P井54内植人N+極56。-個NPN雔P井54’最後 作為射極，P井54作為基極， =載子電0日體是以N+極56 A所示。而一個n型金屬氧化半/罙井5 2作為集極，如圖五 5 6為汲極及源極，並在兩 體電晶體則是以兩個N+極 極的通道上方形成一絕緣層 575989

58作為閘極，如圖五B所示。在p井5钟 導體電晶體被N深井5 2所隔絕，如圖二中一 圍N型金屬氧化半導體電晶體12表；：：所不的以圓圈、包 晴參考圖六’圖六為本發明靜雷妨 壓源緩衝墊24之電路圖。為使說明更簡 同的元件有著相同的功能且丄 ：：

:二之中，該NPN達靈頓電路的輸入端連接於内部電路的 =入緩衝墊22,當該内部電路的輪入緩衝墊22為一靜 電脈衝干擾時，本發明靜電放電保護 = 本發明靜電放電保護電路1。中之 24達/^員電路的輸入端也可以連接於—電壓源緩衝墊 4，虽電壓源緩衝墊24受一靜電放電脈衝干擾時，本發明 2電保護電路1 〇會立即啟動將靜電電流導人接地點。

般常用人體放電模型（Human-Body Model，ΗΒΜ)及機器 放電模型（Machine Model, MM)這兩種型來模擬靜電放電 ，生的情況，由測量HBM值或MM值可以得知一靜電放電保 護電路對於靜電放電保護的效果，HBM值或題值愈大表示 其靜電放電保護的效果愈好。當一靜電放電保護電路連接 於一内部電路的輸入緩衝墊時，習知靜電放電保護電路的 HBM值約為2·5KV，MM值約為 200V，而本發明靜電放電保護 電^ 10的HBM值可達5. 5KV，MM值可達500V。當一靜電放電 保護電路連接於一電壓源緩衝墊時，習知靜電放電保護電 路的HBM值約為5KV，MM值約為2 0 0 V，而本發明靜電放電保

第10頁 575989 五、發明說明（8)

護電路10的HBM值可達8KV，MM值可達400V。由以上的數據 可知，本發明靜電放電保護電路丨〇可以有效的達 電保護。 砰电敌 Μ參考圖七，圖七為本發明互補式靜電放電保護電路 之電路圖。在圖三之中，若靜電放電脈衝由電壓源進入， 靜電放電電流透過接地點經過靜電放電保護電路到達内 電路之^入緩衝墊2 2，則靜電放電保護的效果可能不足以 j足^咼的需求。如圖七所示，若在電壓源及内部電路 =^緩衝墊22間以互補的概念加入一由pNp雙載 型金屬氧化半導體電晶體所組成的電路26，其匕J 衝Πίίϊ電ΐ護電路10完全互補，則當-靜電放電脈 ^ . ^ ^ 入時，即經由電路2 6直接到達該内部電路之 輸入緩衝墊22,提高靜電放電保護的效果。 %路之 相 子互補 層3 4隔 金屬氧 型金屬 金屬氧 載子電 能快速 不論本 平父於習知技術，本發 型金屬氧化半導體電 離ρ井3 8中的Ν型金屬 =半導體電晶體製程 氧化半導體電晶體， 化半導體電晶體12作 ^體14、16所組成的 欲通過達到靜電放電 發明靜電放電保護電 明靜電放電保護電路1 〇在雙載 晶體製程中以Ν井36及Ν+深埋 氧化半導體電晶體，在互補型 中以_井52隔離Ρ井5 4中的Ν 利用這種隔離的技術製作Ν型 為驅動子來驅動由兩個ΝΡΝ雙 ΝΡΝ達靈頓電路，使靜電電流 保護的效果。由實驗值可知， 路1 0連接於内部電路的輸入緩

575989 五、發明說明（9) 衝墊2 2或是電壓源緩衝墊2 4，都能比習知技術更有效的達 到靜電放電的保護。 、 以上所述僅為本發明之較佳實施例，凡依本發明之精 神所做之均等變化與修飾，皆應屬本發明專利的涵蓋範 圍0

第12頁 575989 圖式簡單說明 圖式之簡單說明： 圖一為習知雙載子電晶體之靜電放電保護電路之電路 圖。 圖二為習知金屬氧化半導體電晶體之靜電放電保護電 路之電路圖。 圖二為本發明靜電放電保護電路之電路圖。 圖四A及圖四B為本發明靜電放電保護電路在雙載子互 補電晶體製程中元件結構之示意圖。 圖五A及圖五B為本發明靜電放電保護電路在互補電晶 體製程中元件結構之示意圖。 圖六為本發明靜電放電保護電路連接電壓源緩衝墊之 電路圖。 圖七為本發明互補式靜電放電保護電路之電路圖。 圖式之符號說明： 10 本 發 明靜電放電保護電 路 12 N型金屬氧化半導體 電晶體 14 第 一 NPN雙載子電晶 體 16 第 二 NPN雙載子電晶 體 18 第 一 電阻 2 0 第 二電 阻 22 輸 入 緩衝墊 24 電 壓源 緩 衝 墊 26 本 發 明靜電放電保護電 路之 互 補 電路

第13頁 575989 圖式簡單說明 30 P型基底 32 P型蠢晶層或N型蠢晶層 34 N +深埋層 36 N井 38 P井 40 N +極 42 絕緣層 50 P型基底 52 N深井 54 P井 56 N +極 58 絕緣層

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Claims (1)

1. 575989 六、申請專利範圍 1· 一種靜電放電保護電路（electrostatic discharge protection circuit)，其包含： 一 ηpn達靈頓電路（npn Darlington circuit)，其具 有一輸入端及一輸出端，該npn達靈頓電路之輸出端係接 地；以及 一 N型金屬氧化半導體電晶體（NM0S)，其沒極（drain) 係連接於該npn達靈頓電路之輸入端，該n型金屬氧化半導 體電晶體之源極（s 〇 u r c e )係連接於該η ρ η達靈頓電路之控 制端’該Ν型金屬氧化半導體電晶體之閘極（g a f e )係連接 於該npn達靈頓電路之輸出端。 2 ·如申請專利範圍第1項所述之靜電放電保護電路，其 中該npn達靈頓電路包含二npn雙載子電晶體，每一 npn雙 載子電晶體包含一 N+深埋層（N+ buried layer)，一 P井（ρ wel 1 )，形成於該N+深埋層之上側，一 N井（N wel 1 )，以環 繞該P井的方式形成於該N+深埋層之上側，以及一 N+極（N + node)，形成於該P井之上側；而該N型金屬氧化半導體電 晶體包含一 N +深埋層，一 P井，形成於該n +深埋層之上 側，一 N井，以環繞該ρ井的方式形成於該N+深埋層之上 側’以及二N +極（N + η 〇 d e )，形成於該ρ井之上側。 3 ·如申請專利範圍第2項所述之靜電放電保護電路，其 中該二雙載子電晶體及該N型金屬氧化半導體電晶體係形 成於一 P型基底（p-substrate)上，而該二npn雙載子電晶

   第15頁 575989 六、申請專利範圍 體及該N型金屬氧化半導體電晶體之N井係用來將其P井與 該P型基底隔離。 、 4. 如申請專利範圍第3項所述之靜電放電保護電路，其 中該P型基底上形成有一 P型蟲晶層（P-epi layer)，而該 二雙載子電晶體及該N型金屬氧化半導體電晶體係形成於 該P型蠢晶層上。 5. 如申請專利範圍第3項所述之靜電放電保護電路，其 中該P型基底上形成有一 N型磊晶層（N-epi layer)，而該 二雙載子電晶體及該N型金屬氧化半導體電晶體係形成於 該N型蠢晶層上。 f 6. 如申請專利範圍第3項所述之靜電放電保護電路，其 係經由一雙載子互補型金屬氧化半導體電晶體（BiCMOS)製 程來形成。 7. 如申請專利範圍第1項所述之靜電放電保護電路，其 中該ηρ η達靈頓電路包含二ηρ η雙載子電晶體，每一 ηρ η雙 載子電晶體包含一 Ν深井（deep N well)，一 Ρ井（Ρ . well)，形成於該N深井之上側，以及一 N+極（N+ node)， 形成於該P井之上側；而該N型金屬氧化半導體電晶體包含 一 N深井，一 P井，形成於該N深井之上側，以及二N +極（N + node)，形成於該P井之上側。

   第16頁 575989 六、申請專利範圍 8. 如申請專利範圍第7項所述之靜電放電保護電路，、其 中該二雙載子電晶體及該N型金屬氧化半導體電晶體係形 成於一 P型基底（P-substrate)上，而該二ηρ η雙載子電晶 體及該Ν型金屬氧化半導體電晶體之Ν深井會將其Ρ井與該Ρ 型基底隔離。 9. 如申請專利範圍第8項所述之靜電放電保護電路，其 係經由一互補型金屬氧化半導體電晶體（CMOS)製程來形 成。 1 0.如申請專利範圍第1項所述之靜電放電保護電路，其 中該npn達靈頓電路之輸入端係連接於一電路之輸入端。 1 1.如申請專利範圍第1項所述之靜電放電保護電路，其 中該npn達靈頓電路之輸入端係連接於一電壓源。 1 2.如申請專利範圍第1項所述之靜電放電保護電路，其 另包含： 一 ρ η ρ達靈頓電路（pnp Darlington circuit)，其輸入端 係連接於該npn達靈頓電路之輸入端，該pnp達靈頓電路之 輸出端係連接於一電壓源；以及 一 P型金屬氧化半導體電晶體（PM0S)，其汲極（drain)係連 接於該pnp達靈頓電路之輸入端，該P型金屬氧化半導體電

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