CN113345883A - 瞬时电压抑制装置 - Google Patents
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Abstract
本发明公开了一种瞬时电压抑制装置，包括至少一个二极管串行、一电源箝位装置、至少一个第一旁路二极管与至少两个第二旁路二极管。二极管串行耦接于一电源端与一共同总线之间，并耦接于一输入输出埠。电源箝位装置耦接于电源端与共同总线之间。第一旁路二极管耦接于共同总线与一接地端之间。第二旁路二极管串联耦接，并耦接于共同总线与接地端之间。第二旁路二极管与第一旁路二极管以反向并联方式耦接。或者，第二旁路二极管与第一旁路二极管以至少一个双向静电放电装置来取代。
Description
技术领域
本发明涉及一种抑制装置，且特别涉及一种瞬时电压抑制装置。
背景技术
静电放电(ESD)损坏已成为以纳米级互补式金氧半(CMOS)工艺制造的CMOS集成电路(IC)产品的主要可靠性问题。静电放电保护装置通常设计为用于释放静电放电能量，因此可以防止集成电路芯片受到静电放电损坏。
在传统技术领域中，瞬时电压抑制器经常用于静电放电保护。请参照图1，图1为现有技术的低电容瞬时电压抑制器的电路示意图。瞬时电压抑制器1包括一电源箝位装置10、多个第一二极管12与多个第二二极管14。为了降低瞬时电压抑制器所提供的电流释放路径上的等效电容，现有技术领域经常设置一个或更多二极管在输入输出埠I/O1或I/O2及电源端PWR之间，同时亦设置一个或更多二极管在输入输出埠I/O1或I/O2及接地端GND之间，因此电流释放路径上的等效电容经由二极管串联所构成的寄生电容而降低。然而，随着瞬时电压抑制器的通道数量增加，设置在每一通道的额外二极管可造成瞬时电压抑制器所需的电路面积大量增加，进而显著地增加电路成本。
因此，本发明针对上述的困扰，提出一种瞬时电压抑制装置，以解决现有技术所产生的问题。
发明内容
本发明提供一种瞬时电压抑制装置，其在节省电路面积的前提下，弹性地调整与降低静电放电路径的寄生电容，并调整静电放电路径的持有(holding)电压。
在本发明的一实施例中，提供一种瞬时电压抑制装置，其包括至少一个二极管串行、一电源箝位装置、至少一个第一旁路二极管与至少两个第二旁路二极管。二极管串行耦接于一电源端与一共同总线之间，并耦接一输入输出(I/O)埠。电源箝位装置耦接于电源端与共同总线之间，第一旁路二极管耦接于共同总线与一接地端之间。第二旁路二极管彼此串联耦接，并耦接于共同总线与接地端之间，且第二旁路二极管与第一旁路二极管以反向并联方式耦接。
在本发明的一实施例中，第一旁路二极管的阳极耦接共同总线，第一旁路二极管的阴极耦接接地端，第二旁路二极管的阴极耦接共同总线，第二旁路二极管的阳极耦接接地端。
在本发明的一实施例中，二极管串行包括一第一二极管与一第二二极管。第一二极管的阳极耦接输入输出埠，其中第一二极管的阴极耦接电源端。第二二极管的阳极耦接共同总线，其中第二二极管的阴极耦接输入输出端口。
在本发明的一实施例中，至少一个二极管串行的数量为多个。
在本发明的一实施例中，至少一个第一旁路二极管的数量为多个，且多个第一旁路二极管串联耦接。
在本发明的一实施例中，第一旁路二极管的其中两个之间的节点耦接第二旁路二极管之间的节点。
在本发明的一实施例中，第一旁路二极管的阴极耦接共同总线，第一旁路二极管的阳极耦接接地端，第二旁路二极管的阳极耦接共同总线，第二旁路二极管的阴极耦接接地端。
在本发明的一实施例中，瞬时电压抑制装置包括至少一个二极管串行、一电源箝位装置与至少一个双向静电放电装置。二极管串行耦接于一电源端与一共同总线之间，并耦接一输入输出(I/O)埠。电源箝位装置耦接于电源端与共同总线之间，双向静电放电装置耦接于共同总线与一接地端之间。
在本发明的一实施例中，二极管串行包括一第一二极管与一第二二极管。第一二极管的阳极耦接输入输出埠，其中第一二极管的阴极耦接电源端。第二二极管的阳极耦接共同总线，其中第二二极管的阴极耦接输入输出端口。
在本发明的一实施例中，双向静电放电装置为金氧半场效晶体管、双载子接面晶体管或硅控整流器。
在本发明的一实施例中，至少一个二极管串行的数量为多个。
在本发明的一实施例中，至少一个双向静电放电装置的数量为多个，且多个双向静电放电装置串联耦接。
在本发明的一实施例中，二极管串行与电源箝位装置形成于一半导体基板中，半导体基板具有第一导电型，双向静电放电装置包括一第一掺杂井区、一第二掺杂井区、一第一重掺杂区、一第二重掺杂区、一第三重掺杂区与一第四重掺杂区。第一掺杂井区具有第二导电型，第二导电型与第一导电型相对，第一掺杂井区设于半导体基板中。第二掺杂井区具有第二导电型，第二掺杂井区设于半导体基板中。第一重掺杂区具有第二导电型，第一重掺杂区设于第一掺杂井区中，并耦接共同总线。第二重掺杂区具有第一导电型，第二重掺杂区设于第一掺杂井区中，并耦接共同总线。第三重掺杂区具有第二导电型，第三重掺杂区设于第二掺杂井区中，并耦接接地端。第四重掺杂区具有第一导电型，第四重掺杂区设于第二掺杂井区中，并耦接接地端。
在本发明的一实施例中，第一导电型为N型，第二导电型为P型。
在本发明的一实施例中，第一导电型为P型，第二导电型为N型。
在本发明的一实施例中，二极管串行与电源箝位装置设于一半导体基板中，半导体基板具有第一导电型，双向静电放电装置包括一掺杂井区、一第一重掺杂区与一第二重掺杂区。掺杂井区具有第二导电型，第二导电型与第一导电型相对，掺杂井区设于半导体基板中，掺杂井区为浮接。第一重掺杂区具有第一导电型，第一重掺杂区设于掺杂井区中，并耦接接地端。第二重掺杂区具有第一导电型，第二重掺杂区设于掺杂井区中，并耦接共同总线。
在本发明的一实施例中，双向静电放电装置更包括一绝缘层与一电极层，绝缘层与电极层依序设于掺杂井区上，电极层为浮接。
在本发明的一实施例中，第一导电型为N型，第二导电型为P型。
在本发明的一实施例中，第一导电型为P型，第二导电型为N型。
基于上述，瞬时电压抑制装置连接至少一个第一旁路二极管与至少两个第二旁路二极管，或至少一个双向静电放电装置，以在节省电路面积的前提下，弹性地调整与降低静电放电路径的寄生电容，并调整静电放电路径的持有(holding)电压。
附图说明
图1为现有技术的瞬时电压抑制器的示意图。
图2为本发明的瞬时电压抑制装置的第一实施例的示意图。
图3为本发明的瞬时电压抑制装置的第二实施例的示意图。
图4为本发明的瞬时电压抑制装置的第三实施例的示意图。
图5为本发明的瞬时电压抑制装置的第四实施例的示意图。
图6为本发明的瞬时电压抑制装置的第五实施例的示意图。
图7为本发明的瞬时电压抑制装置的第六实施例的示意图。
图8为本发明的瞬时电压抑制装置的第七实施例的示意图。
图9为本发明的瞬时电压抑制装置的第六实施例的第一实施态样的结构剖视图。
图10为本发明的瞬时电压抑制装置的第六实施例的第二实施态样的结构剖视图。
图11为本发明的瞬时电压抑制装置的第六实施例的第三实施态样的结构剖视图。
图12为本发明的瞬时电压抑制装置的第六实施例的第四实施态样的结构剖视图。
图13为本发明的瞬时电压抑制装置的第六实施例的第五实施态样的结构剖视图。
图14为本发明的瞬时电压抑制装置的第六实施例的第六实施态样的结构剖视图。
图15为本发明的第一实施例、第三实施例与第六实施例的正规化电容值与电压曲线图。
附图标记说明：1-瞬时电压抑制器；10-电源箝位装置；12-第一二极管；14-第二二极管；2-瞬时电压抑制装置；20-二极管串行；201-第一二极管；202-第二二极管；21-电源箝位装置；22-第一旁路二极管；23-第二旁路二极管；24-共同总线；3-瞬时电压抑制装置；30-二极管串行；301-第一二极管；302-第二二极管；31-电源箝位装置；32-双向静电放电装置；320-第一掺杂井区；321-第一重掺杂区；322-第二重掺杂区；323-第三重掺杂区；324-第四重掺杂区；320’-第二掺杂井区；325-掺杂井区；326-第一重掺杂区；327-第二重掺杂区；328-绝缘层；329-电极层；33-共同总线；34-半导体基板；I/O1、I/O2-输入输出埠；PWR-电源端；GND-接地端。
具体实施方式
本发明的实施例将通过下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的元件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。
在说明书及申请专利范围中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及申请专利范围并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及申请专利范围所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」在此包括任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至所述第二元件。
于下文中关于“一个实施例”或“一实施例”的描述指关于至少一实施例内所相关连的一特定元件、结构或特征。因此，于下文中多处所出现的“一个实施例”或“一实施例”的多个描述并非针对同一实施例。再者，于一或多个实施例中的特定构件、结构与特征可依照一适当方式而结合。
除非特别说明，一些条件句或字词，例如「可以(can)」、「可能(could)」、「也许(might)」，或「可(may)」，通常是试图表达本案实施例具有，但是也可以解释成可能不需要的特征、元件，或步骤。在其他实施例中，这些特征、元件，或步骤可能是不需要的。
为了达到在节省电路面积的前提下，弹性地调整与降低静电放电路径的寄生电容，并调整静电放电路径的持有(holding)电压的目的，以下提供一种瞬时电压抑制装置。
图2为本发明的瞬时电压抑制装置的第一实施例的示意图。请参照图2，瞬时电压抑制装置2包括至少一个二极管串行20、一电源箝位装置21、至少一个第一旁路二极管22与至少两个第二旁路二极管23。电源箝位装置21可为齐纳(Zener)二极管、双载子接面晶体管、硅控整流器或金氧半场效晶体管。二极管串行20耦接于一电源端PWR与一共同总线24之间，并耦接一输入输出(I/O)埠。电源箝位装置21耦接于电源端PWR与共同总线24之间。第一旁路二极管22耦接于共同总线24与一接地端GND之间。第二旁路二极管23彼此串联耦接，并耦接于共同总线24与接地端GND之间，且至少两个第二旁路二极管23与至少一个第一旁路二极管22以反向并联方式耦接。具体而言，第一旁路二极管22的阳极耦接共同总线24，第一旁路二极管22的阴极耦接接地端GND。最靠近共同总线24的第二旁路二极管23的阴极耦接共同总线24，最靠近接地端GND的第二旁路二极管23的阳极耦接接地端GND。
在本发明的某些实施例中，二极管串行20可包括一第一二极管201与一第二二极管202。第一二极管201的阳极耦接输入输出埠，其中第一二极管201的阴极耦接电源端PWR。第二二极管202的阳极耦接共同总线24，其中第二二极管202的阴极耦接输入输出端口。
瞬时电压抑制装置2的操作过程介绍如下。在高于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从输入输出埠经由第一二极管201、电源箝位装置21、共同总线24与第一旁路二极管22流至接地端GND。在低于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从接地端GND经由第二旁路二极管23、共同总线24与第二二极管202流至输入输出埠。
由以上描述可知，在本发明的第一实施例中，一电流释放路径可通过设置第一二极管201于输入输出埠与电源端PWR之间，并配合第一旁路二极管22来产生。另一电流释放路径可通过设置第二二极管202于输入输出端口与共同总线24之间，并配合第二旁路二极管23来产生。因此，通过静电放电现象的不同条件来产生的静电放电电流可一起被释放，以达到静电放电保护的有效性。也就是说，电流释放路径上的等效电容值可一起被有效降低，且经由第一旁路二极管22与第一二极管201的串联耦接，或经由第二旁路二极管23与第二二极管202的串联耦接，得以增进静电放电保护的有效性。此外，因为第一旁路二极管22与第二旁路二极管23的存在，电流释放路径的持有电压可以弹性地调整。
通过设置本发明的第一实施例中的第一旁路二极管22与第二旁路二极管23，不论瞬时电压抑制装置2设置多少个通道，电流释放路径的等效电容值皆可以在不用对应设置多余二极管的前提下而有效降低，可有效节省瞬时电压抑制装置2的布局面积。
图3为本发明的瞬时电压抑制装置的第二实施例的示意图。请参照图3，第二实施例与第一实施例差别在于二极管串行20的数量。第二实施例以多个二极管串行20为例，每一二极管串行20耦接一输入输出埠。第一旁路二极管22的阳极与第二旁路二极管23的阴极耦接共同总线24。
图4为本发明的瞬时电压抑制装置的第三实施例的示意图。请参照图4，瞬时电压抑制装置2的第三实施例介绍如下。第三实施例与第一实施例差别在于第一旁路二极管22与第二旁路二极管23。第三实施例以多个耦接串联的第一旁路二极管22为例。为了调整电流释放路径的等效电容值，第一旁路二极管22的其中两个之间的节点可耦接第二旁路二极管23之间的节点。假设有多个位于第一旁路二极管22之间的第一节点，且有多个位于第二旁路二极管23之间的第二节点。在一较佳实施例中，第一节点分别耦接第二节点。
图5为本发明的瞬时电压抑制装置的第四实施例的示意图。请参照图5，瞬时电压抑制装置2包括至少一个二极管串行20、一电源箝位装置21、至少一个第一旁路二极管22与至少两个第二旁路二极管23。二极管串行20耦接于一电源端PWR与一共同总线24之间，并耦接一输入输出(I/O)埠。电源箝位装置21耦接于电源端PWR与共同总线24之间。第一旁路二极管22耦接于共同总线24与一接地端GND之间。第二旁路二极管23彼此串联耦接，并耦接于共同总线24与接地端GND之间，且至少两个第二旁路二极管23与至少一个第一旁路二极管22以反向并联方式耦接。具体而言，第一旁路二极管22的阴极耦接共同总线24，第一旁路二极管22的阳极耦接接地端GND。最靠近共同总线24的第二旁路二极管23的阳极耦接共同总线24，最靠近接地端GND的第二旁路二极管23的阴极耦接接地端GND。
在本发明的某些实施例中，二极管串行20可包括一第一二极管201与一第二二极管202。第一二极管201的阳极耦接输入输出埠，其中第一二极管201的阴极耦接电源端PWR。第二二极管202的阳极耦接共同总线24，其中第二二极管202的阴极耦接输入输出端口。
瞬时电压抑制装置2的操作过程介绍如下。在高于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从输入输出埠经由第一二极管201、电源箝位装置21、共同总线24与第二旁路二极管23流至接地端GND。在低于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从接地端GND经由第一旁路二极管22、共同总线24与第二二极管202流至输入输出埠。
由以上描述可知，在本发明的第四实施例中，一电流释放路径可通过设置第一二极管201于输入输出埠与电源端PWR之间，并配合第二旁路二极管23来产生。另一电流释放路径可通过设置第二二极管202于输入输出端口与共同总线24之间，并配合第一旁路二极管22来产生。因此，通过静电放电现象的不同条件来产生的静电放电电流可一起被释放，以达到静电放电保护的有效性。也就是说，电流释放路径上的等效电容值可一起被有效降低，且经由第二旁路二极管23与第一二极管201的串联耦接，或经由第一旁路二极管22与第二二极管202的串联耦接，得以增进静电放电保护的有效性。此外，因为第一旁路二极管22与第二旁路二极管23的存在，电流释放路径的持有电压可以弹性地调整。
通过设置本发明的第四实施例中的第一旁路二极管22与第二旁路二极管23，不论瞬时电压抑制装置2设置多少个通道，电流释放路径的等效电容值皆可以在不用对应设置多余二极管的前提下而有效降低，可有效节省瞬时电压抑制装置2的布局面积。
图6为本发明的瞬时电压抑制装置的第五实施例的示意图。请参照图6，第五实施例与第四实施例差别在于二极管串行20的数量。第五实施例以多个二极管串行20为例，每一二极管串行20耦接一输入输出埠。第一旁路二极管22的阴极与第二旁路二极管23的阳极耦接共同总线24。图7为本发明的瞬时电压抑制装置的第六实施例的示意图。瞬时电压抑制装置3包括至少一个二极管串行30、一电源箝位装置31与至少一个双向静电放电装置32。二极管串行30耦接于一电源端PWR与一共同总线33之间，并耦接一输入输出(I/O)埠。电源箝位装置31耦接于电源端PWR与共同总线33之间。双向静电放电装置32，例如为金氧半场效晶体管、双载子接面晶体管或硅控整流器，其耦接于共同总线33与一接地端GND之间。在本发明的某些实施例中，可使用串联耦接的多个双向静电放电装置32。相较于第一与第四实施例，双向静电放电装置32取代第一旁路二极管与第二旁路二极管，以降低更多布局面积。此外，双向静电放电装置32具有电流增益与较低持有电压。因此，在相同布局面积下，双向静电放电装置32具有比二极管更好的静电放电性能。一般来说，在静电放电元件具有更高的崩溃电压时，因为静电放电元件较容易烧毁，故静电放电元件的静电放电耐受度较低。在具有较高崩溃电压的双向静电放电装置32与介于总线之间的静电放电箝位元件来维持内部电路的操作电压时，静电放电箝位元件可以被设计为具有较低崩溃电压。因此，整个静电放电保护电路具有较高静电放电耐受度。
在本发明的某些实施例中，二极管串行30可包括一第一二极管301与一第二二极管302。第一二极管301的阳极耦接输入输出埠，其中第一二极管301的阴极耦接电源端PWR。第二二极管302的阳极耦接共同总线33，其中第二二极管302的阴极耦接输入输出端口。
瞬时电压抑制装置3的操作过程介绍如下。在高于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从输入输出埠经由第一二极管301、电源箝位装置31、共同总线33与双向静电放电装置32流至接地端GND。在低于接地端GND的接地电压的静电放电电压出现在输入输出端口时，静电放电电流从接地端GND经由双向静电放电装置32、共同总线33与第二二极管302流至输入输出埠。
由以上描述可知，在本发明的第六实施例中，一电流释放路径可通过设置第一二极管301于输入输出埠与电源端PWR之间，并配合双向静电放电装置32来产生。另一电流释放路径可通过设置第二二极管302于输入输出端口与共同总线33之间，并配合双向静电放电装置32来产生。因此，通过静电放电现象的不同条件来产生的静电放电电流可一起被释放，以达到静电放电保护的有效性。也就是说，电流释放路径上的等效电容值可一起被有效降低，且经由双向静电放电装置32与第一二极管301的串联耦接，或经由双向静电放电装置32与第二二极管302的串联耦接，得以增进静电放电保护的有效性。此外，因为双向静电放电装置32的存在，电流释放路径的持有电压可以弹性地调整。
通过设置本发明的第六实施例中的双向静电放电装置32，不论瞬时电压抑制装置3设置多少个通道，电流释放路径的等效电容值皆可以在不用对应设置多余二极管的前提下而有效降低，可有效节省瞬时电压抑制装置3的布局面积。
图8为本发明的瞬时电压抑制装置的第七实施例的示意图。请参照图8，第七实施例与第六实施例差别在于二极管串行30的数量。第七实施例以多个二极管串行30为例，每一二极管串行30耦接一输入输出埠。双向静电放电装置32耦接共同总线33。图9为本发明的瞬时电压抑制装置的第六实施例的第一实施态样的结构剖视图。请参照图9，二极管串行30与电源箝位装置31形成于一半导体基板34中，半导体基板34具有第一导电型，双向静电放电装置32以硅控整流器为例，双向静电放电装置32可包括一第一掺杂井区320、一第一重掺杂区321、一第二重掺杂区322、一第三重掺杂区323、一第四重掺杂区324与一第二掺杂井区320’。第一掺杂井区320具有第二导电型，第二导电型与第一导电型相对，第一掺杂井区320设于半导体基板34中。在第一实施态样中，第一导电型为N型，第二导电型为P型。第二掺杂井区320’具有第二导电型，第二掺杂井区320’设于半导体基板34中。第一重掺杂区321具有第二导电型，第一重掺杂区321设于第一掺杂井区320中，并耦接共同总线33。第二重掺杂区322具有第一导电型，第二重掺杂区322设于第一掺杂井区320中，并耦接共同总线33。第三重掺杂区323具有第二导电型，第三重掺杂区323设于第二掺杂井区320’中，并耦接接地端GND。第四重掺杂区324具有第一导电型，第四重掺杂区324设于第二掺杂井区320’中，并耦接接地端GND。
图10为本发明的瞬时电压抑制装置的第六实施例的第二实施态样的结构剖视图。第二实施态样与第一实施态样差别在于导电型态。在第二实施态样中，第一导电型为P型，第二导电型为N型。其余结构已于第一实施态样描述过，故不再赘述。
图11为本发明的瞬时电压抑制装置的第六实施例的第三实施态样的结构剖视图。请参照图11，二极管串行30与电源箝位装置31设于一半导体基板34中，半导体基板34具有第一导电型，双向静电放电装置32以双载子接面晶体管为例。双向静电放电装置32可包括一掺杂井区325、一第一重掺杂区326与一第二重掺杂区327。掺杂井区325具有第二导电型，第二导电型与第一导电型相对，掺杂井区325设于半导体基板34中，掺杂井区325为浮接。在第三实施态样中，第一导电型为N型，第二导电型为P型。第一重掺杂区326具有第一导电型，第一重掺杂区326设于掺杂井区325中，并耦接接地端GND。第二重掺杂区327具有第一导电型，第二重掺杂区327设于掺杂井区325中，并耦接共同总线33。相较于第一实施态样或第二实施态样，第三实施态样缺少两个重掺杂区，故具有较小布局面积。
图12为本发明的瞬时电压抑制装置的第六实施例的第四实施态样的结构剖视图。第四实施态样与第三实施态样差别在于导电型态。在第四实施态样中，第一导电型为P型，第二导电型为N型。其余结构已于第三实施态样描述过，故不再赘述。
图13为本发明的瞬时电压抑制装置的第六实施例的第五实施态样的结构剖视图。如图13所示，相较第三实施态样，第五实施态样更包括一绝缘层328与一电极层329，绝缘层328与电极层329依序设于掺杂井区325上，电极层329为浮接。在第五实施态样中，双向静电放电装置32以金氧半场效晶体管为例。
图14为本发明的瞬时电压抑制装置的第六实施例的第六实施态样的结构剖视图。如图14所示，相较第四实施态样，第六实施态样更包括一绝缘层328与一电极层329，绝缘层328与电极层329依序设于掺杂井区325上，电极层329为浮接。在第六实施态样中，双向静电放电装置32以金氧半场效晶体管为例。
图15为本发明的第一实施例、第三实施例与第六实施例的正规化电容值与电压曲线图。请参照图15，第一实施例或第三实施例的电流释放路径上的电容值高于第六实施例的电流释放路径上的电容值。
根据上述实施例，电流释放路径上的等效电容值可以降低。因此，不论瞬时电压抑制装置中的通道有多少个，在不增加电路面积的前提下，瞬时电压抑制装置的电容值与持有电压可以调整或降低，以增进静电放电保护的有效性。
以上所述仅为本发明一优选实施例而已，并非用来限定本发明实施的范围，故举凡依本发明所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求保护的范围内。
Claims (19)
1.一种瞬时电压抑制装置，其特征在于，包括：
至少一个二极管串行，耦接于电源端与共同总线之间，并耦接输入输出埠；
电源箝位装置，耦接于所述电源端与所述共同总线之间；
至少一个第一旁路二极管，耦接于所述共同总线与接地端之间；以及
至少两个第二旁路二极管，其彼此串联耦接，并耦接于所述共同总线与所述接地端之间，且所述至少两个第二旁路二极管与所述至少一个第一旁路二极管以反向并联方式耦接。
2.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述至少一个第一旁路二极管的阳极耦接所述共同总线，所述至少一个第一旁路二极管的阴极耦接所述接地端，所述至少两个第二旁路二极管的阴极耦接所述共同总线，所述至少两个第二旁路二极管的阳极耦接所述接地端。
3.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行包括：
第一二极管，其阳极耦接所述输入输出埠，其中所述第一二极管的阴极耦接所述电源端；以及
第二二极管，其阳极耦接所述共同总线，其中所述第二二极管的阴极耦接所述输入输出埠。
4.如权利要求2所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行的数量为多个。
5.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述至少一个第一旁路二极管的数量为多个，且所述多个第一旁路二极管串联耦接。
6.如权利要求5所述的瞬时电压抑制装置，其特征在于，所述多个第一旁路二极管的其中两个之间的节点耦接所述至少两个第二旁路二极管之间的节点。
7.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述至少一个第一旁路二极管的阴极耦接所述共同总线，所述至少一个第一旁路二极管的阳极耦接所述接地端，所述至少两个第二旁路二极管的阳极耦接所述共同总线，所述至少两个第二旁路二极管的阴极耦接所述接地端。
8.一种瞬时电压抑制装置，其特征在于，包括：
至少一个二极管串行，耦接于电源端与共同总线之间，并耦接输入输出埠；
电源箝位装置，耦接于所述电源端与所述共同总线之间；以及
至少一个双向静电放电装置，耦接于所述共同总线与接地端之间。
9.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行包括：
第一二极管，其阳极耦接所述输入输出埠，其中所述第一二极管的阴极耦接所述电源端；以及
第二二极管，其阳极耦接所述共同总线，其中所述第二二极管的阴极耦接所述输入输出埠。
10.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个双向静电放电装置为金氧半场效晶体管、双载子接面晶体管或硅控整流器。
11.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行的数量为多个。
12.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个双向静电放电装置的数量为多个，所述多个双向静电放电装置串联耦接。
13.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行与所述电源箝位装置形成于半导体基板中，所述半导体基板具有第一导电型，所述至少一个双向静电放电装置包括：
第一掺杂井区，具有第二导电型，所述第二导电型与所述第一导电型相对，所述第一掺杂井区设于所述半导体基板中；
第二掺杂井区，具有所述第二导电型，所述第二掺杂井区设于所述半导体基板中；
第一重掺杂区，具有所述第二导电型，所述第一重掺杂区设于所述第一掺杂井区中，并耦接所述共同总线；
第二重掺杂区，具有所述第一导电型，所述第二重掺杂区设于所述第一掺杂井区中，并耦接所述共同总线；
第三重掺杂区，具有所述第二导电型，所述第三重掺杂区设于所述第二掺杂井区中，并耦接所述接地端；以及
第四重掺杂区，具有所述第一导电型，所述第四重掺杂区设于所述第二掺杂井区中，并耦接所述接地端。
14.如权利要求13所述的瞬时电压抑制装置，其特征在于，所述第一导电型为N型，所述第二导电型为P型。
15.如权利要求13所述的瞬时电压抑制装置，其特征在于，所述第一导电型为P型，所述第二导电型为N型。
16.如权利要求8所述的瞬时电压抑制装置，其特征在于，所述至少一个二极管串行与所述电源箝位装置设于半导体基板中，所述半导体基板具有第一导电型，所述至少一个双向静电放电装置包括：
掺杂井区，具有第二导电型，所述第二导电型与所述第一导电型相对，所述掺杂井区设于所述半导体基板中，所述掺杂井区为浮接；
第一重掺杂区，具有所述第一导电型，所述第一重掺杂区设于所述掺杂井区中，并耦接所述接地端；以及
第二重掺杂区，具有所述第一导电型，所述第二重掺杂区设于所述掺杂井区中，并耦接所述共同总线。
17.如权利要求16所述的瞬时电压抑制装置，其特征在于，所述至少一个双向静电放电装置更包括绝缘层与电极层，所述绝缘层与所述电极层依序设于所述掺杂井区上，所述电极层为浮接。
18.如权利要求16所述的瞬时电压抑制装置，其特征在于，所述第一导电型为N型，所述第二导电型为P型。
19.如权利要求16所述的瞬时电压抑制装置，其特征在于，所述第一导电型为P型，所述第二导电型为N型。
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