DE102020104869B3 - Schaltungsanordnung mit galvanischer trennung - Google Patents

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Abstract

Im Folgenden wird eine Schaltungsanordnung mit galvanischer Trennung beschrieben. Gemäß einem Ausführungsbeispiel weist die Schaltungsanordnung folgendes auf: eine Primärspule und eine Sekundärspule, die induktiv gekoppelt, jedoch galvanisch voneinander getrennt sind; einen ersten Spannungsteiler, der zwischen einen ersten Anschluss und einen zweiten Anschluss der Sekundärspule geschaltet ist und der einen Mittelabgriff aufweist, der mit einem Masseknoten verbunden ist; einen zweiten Spannungsteiler, der zwischen den ersten Anschluss und den zweiten Anschluss der Sekundärspule geschaltet ist; und eine aktive Schaltung, die mit dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule, einem Mittelabgriff des zweiten Spannungsteilers sowie mit dem Masseknoten verbunden ist. Die aktive Schaltung ist dazu ausgebildet, abhängig von einer Spannung am Mittelabgriff des zweiten Spannungsteilers zwischen dem ersten Anschluss der Sekundärspule und dem Masseknoten sowie zwischen dem zweiten Anschluss der Sekundärspule und dem Masseknoten einen Strompfad bereitzustellen.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Beschreibung betrifft das Gebiet der integrierten Schaltungen mit integrierten kernlosen Transformatoren zur galvanischen Trennung von elektronischen Schaltungen.
  • HINTERGRUND
  • Es existiert eine Vielzahl von Anwendungen, in denen eine galvanische Trennung (auch als galvanische Isolation bezeichnet) benötigt wird. Ein Beispiel sind Halbleiterschalter (z.B. IGBTs für den Einsatz in Invertern) mit integrierter Treiberelektronik, die einen oder mehrere integrierte, kernlose Transformatoren (Coreless Transformers) beinhaltet, um den Halbleiterschalter von der in der Treiberelektronik enthaltenen Steuerlogik galvanisch zu trennen. Dabei werden Steuersignale von der Steuerlogik über einen kernlosen Transformator zur Treiberschaltung übertragen. Die Treiberschaltung schaltet den Halbleiterschalter nach Maßgabe der empfangenen Steuersignale ein und aus. Die Signalübertragung über integrierte, kernlose Transformatoren ist an sich bekannt, und Produkte, in denen integrierte, kernlose Transformatoren für die galvanische Trennung eingesetzt werden, sind kommerziell erhältlich. Ein Beispiel einer Schaltung mit einem kernlosen Transformator ist in der Publikation US 2014 / 0 125 386 A1 beschrieben. Es gibt auch Halbleiterbausteine, bei denen eine galvanische Trennung mittels Kondensatoren realisiert wird. Ein Beispiel hierfür ist in der Publikation US 10 236 878 B1 beschrieben. Ähnliche und verwandte Schaltungen sind in den Publikationen DE 102 32 642 A1, US 6 654 462 B1, US 2008 / 0 311 862 A1 und EP 2 282 405 A2 beschrieben.
  • Ein Parameter, der für die Performance derartiger Produkte relevant sein kann, ist der sogenannte CTMI-Wert (CTMI = Common Mode Transient Immunity). Der CTMI-Wert repräsentiert die maximal tolerierbare Änderungsrate einer Gleichtaktspannung (z.B. in Volt pro Nanosekunde) zwischen zwei galvanisch isolierten Schaltungen. Diese Gleichtaktspannung kann z.B. zwischen den Masseknoten zweier galvanisch getrennter Schaltungen beobachtet werden.
  • Mit der Einführung von Silizium-Carbid-Bauelementen wurden die Schaltfrequenzen höher, beispielsweise in Inverter-Anwendungen, und in Folge dessen steigen die Anforderungen an die Treiberelektronik in Bezug auf CTMI. Bekannte Ansätze zur Erreichung eines hohen CTMI-Werts ist die Verwendung von kernlosen Transformatoren mit voll differentieller Signalübertragung. Da kernlose Transformatoren in den Metallisierungslagen eines Halbleiterchips integriert sind, können gekoppelte Spulen mit Mittelanzapfung (die für einen differentiellen Betrieb nötig sind) nicht leicht hergestellt werden. In der Praxis wird eine Spule mit Mittelanzapfung hergestellt, indem in einer Metallisierungslage zwei in Serie geschaltete Teilspulen nebeneinander angeordnet werden. Das hat zur Folge, dass für einen kernlosen Transformator vier Teilspulen benötigt werden, zwei in Serie geschaltete Spulen auf der Primärseite und zwei korrespondierende in Serie geschaltete Spulen auf der Sekundärseite des kernlosen Transformators. Dieser Ansatz ermöglicht eine hohe CTMI, führt jedoch zu einem sehr hohen Chipflächenverbrauch, da für die differentielle Übertragung doppelt so viele Spulen benötigt werden als für einen „normalen“ kernlosen Transformator mit nicht differentieller („single-ended‟) Übertragung.
  • Im Hinblick auf obige Erläuterungen kann eine Aufgabe der vorliegenden Erfindung darin gesehen werden, eine Schaltungsanordnung mit einem kernlosen Transformator bereit zu stellen, die einen vergleichsweise hohen CTMI-Wert aufweist und gleichzeitig eine vergleichsweise kleinen Chipfläche benötigt.
  • ZUSAMMENFASSUNG
  • Die oben genannte Aufgabe wird durch die Schaltungsanordnung gemäß Anspruch 1 und das Verfahren gemäß Anspruch 17 gelöst. Verschiedene Ausführungsformen und Weiterentwicklungen sind Gegenstand der abhängigen Ansprüche.
  • Im Folgenden wird eine Schaltungsanordnung mit galvanischer Trennung beschrieben. Gemäß einem Ausführungsbeispiel weist die Schaltungsanordnung folgendes auf: eine Primärspule und eine Sekundärspule, die induktiv gekoppelt, jedoch galvanisch voneinander getrennt sind; einen ersten Spannungsteiler, der zwischen einen ersten Anschluss und einen zweiten Anschluss der Sekundärspule geschaltet ist und der einen Mittelabgriff aufweist, der mit einem Masseknoten verbunden ist; einen zweiten Spannungsteiler, der zwischen den ersten Anschluss und den zweiten Anschluss der Sekundärspule geschaltet ist; und eine aktive Schaltung, die mit dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule, einem Mittelabgriff des zweiten Spannungsteilers sowie mit dem Masseknoten verbunden ist. Die aktive Schaltung ist dazu ausgebildet, abhängig von einer Spannung am Mittelabgriff des zweiten Spannungsteilers zwischen dem ersten Anschluss der Sekundärspule und dem Masseknoten sowie zwischen dem zweiten Anschluss der Sekundärspule und dem Masseknoten einen Strompfad bereitzustellen.
  • Des Weiteren wird ein Verfahren zum Übertragen differentieller Signale über einen kernlosen Transformator mit einer Primärspule und einer Sekundärspule beschrieben, wobei zwischen einen ersten Anschluss und einen zweiten Anschluss der Sekundärspule ein Spannungsteiler geschaltet ist und ein Mittelabgriff des Spannungsteilers mit einem Masseknoten verbunden ist. Gemäß einem Ausführungsbeispiel umfasst das Verfahren das Erzeugen einer Steuerspannung, welche von einer Gleichtaktspannung an dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule abhängt, und das Aktivieren eines Strompfads zwischen dem ersten Anschluss der Sekundärspule und dem Masseknoten durch Ansteuern eines ersten Transistors mit der Steuerspannung, wobei ein Laststrompfad des ersten Transistors den ersten Anschluss der Sekundärspule mit dem Masseknoten koppelt. Das Verfahren umfasst weiter das Aktivieren eines Strompfads zwischen dem zweiten Anschluss der Sekundärspule und dem Masseknoten durch Ansteuern eines zweiten Transistors mit der Steuerspannung, wobei ein Laststrompfad des zweiten Transistors den zweiten Anschluss der Sekundärspule mit dem Masseknoten koppelt.
  • Figurenliste
  • Nachfolgend werden Ausführungsbeispiele anhand von Abbildungen näher erläutert. Die Darstellungen sind nicht zwangsläufig maßstabsgetreu und die Ausführungsbeispiele sind nicht nur auf die dargestellten Aspekte beschränkt. Vielmehr wird Wert daraufgelegt, die den Ausführungsbeispielen zugrunde liegenden Prinzipien darzustellen. Zu den Abbildungen:
    • 1 illustriert ein Beispiel einer Schaltungsanordnung mit kernlosem Transformator, der für die differentielle Signalübertragung geeignet ist. Primärspule und Sekundärspule des kernlosen Transformators sind jeweils zwei in Serie geschaltete Teilspulen.
    • 2 illustriert ein Beispiel einer Schaltungsanordnung mit kernlosem Transformator, der aus zwei gekoppelten Spulen ohne Mittelanzapfung aufgebaut ist. Die Sekundärspule ist mit einem Spannungsteiler mit Mittelanzapfung verbunden.
    • 3 illustriert ein weiteres Beispiel einer Schaltungsanordnung mit kernlosem Transformator, der aus zwei gekoppelten Spulen ohne Mittelanzapfung aufgebaut ist. Die Sekundärspule ist mit einer aktiven Schaltung gekoppelt, welche unerwünschte Verschiebeströme (displacement currents) ableitet.
    • 4 illustriert ein weiteres Beispiel, welches eine Modifikation des Beispiels aus 3 ist.
    • 5 illustriert eine alternative Implementierung zu dem Beispiel aus 4.
    • 6 illustriert eine weitere Alternative zu dem Beispiel aus 4.
    • 7 ist ein Flussdiagramm zur Illustration eines Beispiels eines Verfahrens, das von der aktiven Schaltung in 3 umgesetzt werden kann.
  • DETAILLIERTE BESCHREIBUNG
  • 1 illustriert ein Beispiel einer Schaltungsanordnung mit kernlosem Transformator, der für die differentielle Signalübertragung geeignet ist. Primärspule und Sekundärspule des kernlosem Transformators sind jeweils zwei in Serie geschaltete Teilspulen LP1 und LP2 (Primärseite) und Lsi und LS2 (Sekundärseite). Der Schaltungsknoten, der zwischen den beiden Teilspulen LP1 und LP1 liegt, ist mit einem ersten Masseknoten GND1 verbunden, und der Schaltungsknoten, der zwischen den beiden Teilspulen Lsi und LS2 liegt, ist mit einem zweiten Masseknoten GND2 verbunden. Der erste Masseknoten GND1 ist vom zweiten Masseknoten GND2 galvanisch getrennt, d.h. die zugehörigen Massepotentiale können sich relativ zueinander bewegen. Die Spannung zwischen dem ersten Masseknoten GND1 und dem zweiten Masseknoten GND2 ist die eingangs erwähnte Gleichtaktspannung, die sich je nach Anwendung relativ schnell ändern kann (z.B. mehrere hundert Volt pro Nanosekunde).
  • Die Transmitterschaltung 11 ist mit der Primärspule (Teilspulen LP1 und LP2) gekoppelt, die Empfängerschaltung 21 ist mit der Sekundärspule (Teilspulen Lsi und LS2) gekoppelt. Die Transmitterschaltung 11 ist dazu ausgebildet, Signale über den durch Primär- und Sekundärspule gebildeten kernlosen Transformator zu übertragen, und die Empfängerschaltung 21 ist dazu ausgebildet, die übertragenen Signale zu empfangen. Die Transmitterschaltung 11 arbeitet in einer ersten Spannungsdomäne mit dem Massepotential am Masseknoten GND1 und die Empfängerschaltung 21 arbeitet in einer zweiten Spannungsdomäne mit dem Massepotential am Masseknoten GND2. In dem dargestellten Beispiel sind die Transmitterschaltung 11 und der kernlose Transformator in einem ersten Halbleiterchip 1 integriert, wohingegen die Empfängerschaltung 21 in einem zweiten Halbleiterchip 2 integriert sind. Der zweite Halbleiterchip 2 ist mit der Sekundärspule des kernlosen Transformators z.B. mittels Bonddrähten verbunden. Die mit den jeweiligen Masseknoten verbundenen Mittelanzapfungen von Primär- und Sekundärspule erlaubt einen symmetrischen Aufbau der Schaltungsanordnung und eine voll differentielle Signalübertragung über den kernlosen Transformator. Beide Halbleiterchips 1, 2 können in demselben Chipgehäuse enthalten sein.
  • Wie eingangs erwähnt hat das symmetrische Design der Schaltungsanordnung aus 1 einen hohen Verbrauch an Chipfläche zur Folge. Das Beispiel aus 2 ist eine Schaltungsanordnung mit kernlosem Transformator, der aus zwei gekoppelten Spulen (Primärspule LP und Sekundärspule LS) ohne Mittelanzapfung aufgebaut ist. Wie in dem vorherigen Beispiel koppelt der kernlose Transformator eine Transmitterschaltung 11 und eine Empfängerschaltung 21 , die in unterschiedlichen Halbleiterchips integriert sind. Diesbezüglich wird auf die obige Beschreibung verwiesen. Die Sekundärseite des kernlosen Transformators wird symmetrisiert (balanced), indem parallel zur Sekundärspule Ls ein Spanungsteiler mit zwei gleichen Widerständen RSYM geschaltet ist. Die Mittelanzapfung des Spanungsteilers ist mit dem Masseknoten GND2 der zweiten Spannungsdomäne verbunden. Die Empfängerschaltung „sieht“ somit ein differentielles Signal in Bezug auf das Potential des Masseknotens GND2.
  • In der Praxis funktioniert die Schaltung aus 2 jedoch nur, wenn die Widerstände RSYM des Spannungsteilers relativ klein sind. Bei zu großen Widerständen RSYM können Situationen auftreten, in denen der maximal zulässige Eingangsspannungsbereich am Eingang der Empfängerschaltung 21 überschritten werden würde. Primär- und Sekundärspule des integrierten kernlosen Transformators sind induktiv gekoppelt, weisen jedoch aufgrund der Herstellungstechnik auch eine kapazitive Kopplung auf. Diese kapazitive Kopplung wird durch die parasitären Kondensatoren CP repräsentiert, welche Primärspule und Sekundärspule koppelt. Im Falle einer Änderung der Gleichtaktspannung zwischen den Masseknoten GND1 und GND2 entsteht ein Verschiebestrom (displacement current) durch die Kondensatoren CP. Auf der Sekundärseite fließt dieser Verschiebestrom durch die Widerstände RSYM zum Masseknoten GND2 und verursacht in den Widerständen einen entsprechenden Spannungsabfall, der so hoch sein kann, dass er außerhalb des zulässigen Eingangsspannungsbereichs der Empfängerschaltung 21 liegt. Wenn die Widerstände RSYM jedoch vergleichsweise klein gewählt werden, verringert das die Amplitude der differentiellen Signale, die über den Transformator übertragen werden, wodurch die Zuverlässigkeit der Übertragung reduziert wird.
  • Das Beispiel aus 2 ermöglicht also - theoretisch - eine differentielle Signalübertragung mit einem einfachen kernlosen Transformator (ohne Mittelanzapfung bei Primär- und Sekundärspule), jedoch bereitet die Auslegung der Widerstände RSYM in der Praxis signifikante Probleme. Der im Folgenden beschriebene Ansatz ermöglicht es, die Widerstände RSYM vergleichsweise groß zu wählen, und dennoch die Einhaltung des zulässigen Eingangsspannungsbereichs der Empfängerschaltung 21 einzuhalten.
  • 3 illustriert ein weiteres Beispiel einer Schaltungsanordnung mit kernlosem Transformator, der aus zwei gekoppelten Spulen ohne Mittelanzapfung aufgebaut ist. Das Beispiel aus 3 ist im Wesentlichen gleich wie das Beispiel aus 2, weist jedoch eine zusätzliche aktive Schaltung auf, die mit der Sekundärspule Ls gekoppelt ist. Diese aktive Schaltung reagiert aktiv auf die oben erwähnten Verschiebeströme und leitet diese über einen temporären niederohmigen Strompfad ab. Wie in 2 können die Transmitterschaltung 11 und der kernlose Transformator in einem ersten Chip 1 und die Empfängerschaltung 21 in einem zweiten Chip 2 integriert sein. Beide Chips 1, 2 können in demselben Chipgehäuse P angeordnet und mittels Bonddrähte B verbunden sein.
  • Wie erwähnt hat eine Änderung dVCMT/dt der Spannung zwischen den Masseknoten GND1 und GND2 einen Verschiebestrom iCTM durch die parasitären Kondensatoren CP zur Folge. Als illustratives Beispiel wird CP = 0.1 pF und dVCMT/dt = 200 V/ns angenommen. Mit diesen Zahlen erhält man einen Verschiebestrom iCTM = 20 mA. Man sieht, dass selbst relativ kleine Widerstände von wenigen 100 Ω an der Empfängerschaltung 21 zu relativ hohen Eingangsspannungen führen, welche die Empfängerschaltung 21 mit einer typischen Versorgungsspannung von 1,5 V nicht verarbeiten kann.
  • Die mit der Sekundärspule Ls gekoppelte aktive Schaltung löst das oben diskutierte Problem, indem abhängig von einer Spannung am Mittelabgriff eines weiteren Spannungsteilers zwischen einem ersten Anschluss der Sekundärspule Ls und dem Masseknoten GND2 sowie zwischen dem zweiten Anschluss der Sekundärspule Ls und dem Masseknoten GND2 temporär ein Strompfad bereitgestellt wird, um den Verschiebestrom iCTM abzuleiten. Der erwähnte weitere Spannungsteiler ist in Bezug auf seinen Mittelabgriff symmetrisch aufgebaut; er besteht aus einer Serienschaltung aus zwei gleichen Widerständen Ri, Ri, welche zwischen den ersten Anschluss der Sekundärspule Ls und den zweiten Anschluss der Sekundärspule Ls geschaltet ist.
  • In dem in 3 dargestellten Beispiel weist die aktive Schaltung einen ersten Transistor TN1 und einen zweiten Transistor TN2 auf. Der erste Transistor TN1 hat einen Laststrompfad, der den ersten Anschluss der Sekundärspule Ls und den Masseknoten GND2 verbindet, und der zweite Transistor TN2 hat einen Laststrompfad, der den zweiten Anschluss der Sekundärspule Ls und den Masseknoten GND2 verbindet. Die Steuerelektrode des ersten Transistors TN1 und die Steuerelektrode des zweiten Transistors TN2 sind mit dem Mittelabgriff des zweiten Spannungsteilers Ri gekoppelt. In anderen Worten, der Mittelabgriff des weiteren Spannungsteilers Ri, Ri stellt eine Steuerspannung V0 für die Transistoren TN1 und TN2 bereit, welche von einer Gleichtaktspannung V1=RSYM·iCTM an dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule Ls abhängt. Ein differentielles Signal, das über den kernlosen Transformator übertragen wird, ändert die Steuerspannung V0 jedoch nicht.
  • Die Transistoren TN1 und TN2 werden aktiviert als Reaktion auf ein fallendes elektrisches Potential des Masseknotens GND2 (relativ zum elektrischen Potential des Masseknotens GND1). In diesem Fall sind die Änderungsrate dVCMT/dt und der resultierende Verschiebestrom iCTM positiv, was eine positive Steuerspannung V0 zur Folge hat, die geeignet ist, die Transistoren TN1 und TN2 einzuschalten. Im vorliegenden Beispiel sind die Transistoren TN1 und TN2 als n-Kanal-MOS-Transistoren ausgeführt. Um eine gute Performance zu erzielen, ist es wünschenswert, dass die beiden Transistoren TN1 und TN2 möglichst gleiche Charakteristika (Kennlinien) aufweisen und sich elektrisch gleich verhalten.
  • Um auch auf negative Änderungsraten dVCMT/dt reagieren zu können, kann die aktive Schaltung weiter einen dritten Transistor TP1 und einen vierten Transistor TP2 aufweisen. Der dritte Transistor TP1 hat einen Laststrompfad, der den ersten Anschluss der Sekundärspule Ls und den Masseknoten GND2 verbindet, und der vierte Transistor TP2 hat einen Laststrompfad, der den zweiten Anschluss der Sekundärspule Ls und den Masseknoten GND2 verbindet. Die Steuerelektrode des dritten Transistors TP1 und die Steuerelektrode des vierten Transistors TP2 sind ebenfalls mit dem Mittelabgriff des zweiten Spannungsteilers Ri gekoppelt. Der dritte und der vierte Transistor TP1, TP2 sind von einem Transistortyp, der zum Typ des ersten und zweiten Transistors TN1, TN2 komplementär ist. Im vorliegenden Beispiel sind die Transistoren TP1 und TP2 als p-Kanal-MOS-Transistoren ausgeführt. Die beiden Transistoren TP1 und TP2 können gleiche Charakteristika (Kennlinien) aufweisen und sich elektrisch gleich verhalten. Im Falle einer negativen Änderungsrate dVCMT/dt ist die Steuerspannung V0 auch negativ genug, um die Transistoren TP1 und TP2 zu aktivieren.
  • Die Transistoren TN1, TN2, TP1, und TP2 der aktiven Schaltung sind in den hier beschriebenen Beispielen als MOS-Feldeffekttransistoren (MOSFETs) implementiert. Üblicherweise weisen MOSFETs eine intrinsische Body-Diode auf, die parallel zum MOS-Kanal (d.h. parallel zum Laststrompfad) des jeweiligen Transistors liegt. Bei n-Kanal-Transistoren ist die Source-Elektrode mit der Anode der intrinsischen Body-Diode und die die Drain-Elektrode die Kathode der intrinsischen Body-Diode (bei p-Kanal-Transistoren ist es umgekehrt). In dem in 3 dargestellten Beispiel schützt die aktive Schaltung zwar im Fall von transienten Gleichtaktströmen, jedoch limitieren die intrinsischen Body-Dioden der Transistoren TN1, TN2, TP1 und TP2 den möglichen Spannungshub eines differentiellen Signals, welches über den kernlosen Transformator übertragen wird auf ca. ±0,7 V (temperaturabhängig), was der Flussspannung (forward voltage) der Body-Dioden entspricht. Um dieses Problem zu lösen, können in Serie zu den Laststrompfaden (d.h. den Drain-Source-Strompfaden) der Transistoren TN1, TN2, TP1, und TP2 Dioden geschaltet werden, wobei diese Dioden antiseriell zu den intrinsischen Body-Dioden liegen. 4 illustriert eine solche Situation.
  • Das in 4 dargestellte Beispiel ist identisch mit dem Beispiel aus 3 abgesehen von den Dioden Di, D2, D3 und D4, welche in Serie zu den Laststrompfaden der Transistoren TN1, TN2, TP1 bzw. TP2 angeordnet sind. Bei ausgeschalteten Transistoren sind die Dioden D1, D2, D3 und D4 antiseriell zu den jeweiligen Body-Dioden. In 4 sind die intrinsischen Body-Dioden der Transistoren TN1, TN2, TP1 und TP2 explizit dargestellt. In den übrigen Figuren wurden die intrinsischen Body-Dioden der Einfachheit halber weggelassen, sie sind aber gleichwohl vorhanden.
  • In dem in 4 dargestellten Beispiel sind die Dioden D1, D2, D3 und D4 mittels pn-Übergängen realisiert, d.h. es handelt sich um gewöhnliche Siliziumdioden (wenn Silizium als Halbleitersubstrat verwendet wird). Alternativ können die Dioden auch als MOS-Dioden implementiert werden. Diese Situation ist in 5 dargestellt, in der die als „MOS-Dioden“ geschalteten MOS-Transistoren mit D1', D2', D3', und D4' bezeichnet sind. Die als Dioden betriebenen Transistoren D1' und D2' sind p-Kanal-MOSFETs und die Transistoren D3' und D4' sind n-Kanal-MOSFET. Die Gate-Elektroden der Transistoren D1', D2', D3' und D4' sind mit einem konstanten elektrischen Potential verbunden, im vorliegenden Beispiel mit dem Masseknoten GND2. Die intrinsischen Body-Dioden der Transistoren sind in 5 der Einfachheit wegen nicht dargestellt, sind jedoch gleichwohl vorhanden. Die intrinsischen Body-Dioden der in Serie geschalteten Transistoren TN1 und D1' (sowie TN2 und D2', etc.) sind in diesem Beispiel nicht antiseriell geschaltet. Die Schaltung aus 5 weist damit dasselbe Problem auf, wie die Schaltung aus 3, jedoch ist der mögliche Spannungshub eines differentiellen Signals, welches über den kernlosen Transformator übertragen wird nicht auf ca. ±0,7 V limitiert, sondern auf den doppelten Wert von ca. ± 1,4 V, was für viele Anwendungen ausreichend ist.
  • 6 illustriert ein weiteres Beispiel, welches als Alternative zu dem Beispiel aus 4 betrachtet werden kann. Um die oben erwähnte Limitierung des Spannungshubs eines differentiellen Signals zu vermeiden, können die Body-Anschlüsse (auch Bulk-Anschlüsse genannt) der Transistoren TN1, TN2, TP1 und TP2 auch mit einem Schaltungsknoten mit einer konstanten Referenzspannung verbunden werden. In dem Beispiel aus 6 ist diese konstante Referenzspannung für die n-Kanal-Transistoren TN1 und TN2 mit V- bezeichnet und für die p-Kanal-Transistoren TP1 und TP2 mit V+ bezeichnet. Im Gegensatz dazu sind bei dem Beispiel aus 4 die Bulk-Anschlüsse der Transistoren direkt mit der Source-Elektrode des jeweiligen Transistors verbunden. In dem Beispiel aus 6 ist die Referenzspannung V- in Bezug auf die Masse GND2 negativ, und die Referenzspannung V+ ist positiv und höher als die Versorgungsspannung Vs der Empfängerschaltung 21. Die Referenzspannungen V+ und V- können beispielsweise mittels an sich bekannter Techniken wie z.B. Ladungspumpen basierend auf der Versorgungsspannung VS bereitgestellt werden.
  • Im Folgenden wird die Funktion der Ausführungsbeispiele aus 3-6 zusammengefasst. Es versteht sich, dass die folgende Erläuterung keine vollzählige Auflistung der von den Ausführungsbeispielen bereitgestellten Funktionen ist, sondern es werden lediglich exemplarisch einige wichtige Aspekte zusammengefasst. 7 ist ein Flussdiagramm eines Verfahrens, das von den aktiven Schaltungen aus 3-6 umgesetzt werden kann.
  • Im Wesentlichen implementieren die hier beschriebenen Ausführungsbeispiele ein Verfahren zum Übertragen differentieller Signale über einen kernlosen Transformator mit einer Primärspule (siehe z.B. 3-6, Primärspule LP) und einer Sekundärspule Ls (siehe z.B. 3-6, Sekundärspule Ls). Zwischen den ersten Anschluss und den zweiten Anschluss der Sekundärspule ist ein Spannungsteiler geschaltet (siehe z.B. 3-6, Spannungsteiler mit zwei Widerständen RSYM), und ein Mittelabgriff des Spannungsteilers ist mit einem Masseknoten verbunden (siehe z.B. 3-6, GND2 bezeichnet die Masse der sekundärseitigen Elektronik). Gemäß 7 umfasst das Verfahren das Erzeugen einer Steuerspannung (siehe 7, Schritt S1), welche von einer Gleichtaktspannung an dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule abhängt (vgl. 3, Gleichtaktspannung Vi). Das Verfahren umfasst weiter das Aktivieren eines Strompfads zwischen dem ersten Anschluss der Sekundärspule und dem erwähnten Masseknoten durch Ansteuern eines ersten Transistors mit der Steuerspannung (siehe 7, Schritt S2). Zu diesem Zweck koppelt ein Laststrompfad des ersten Transistors den ersten Anschluss der Sekundärspule mit dem Masseknoten. Das Verfahren umfasst weiter das Aktivieren eines Strompfads zwischen dem zweiten Anschluss der Sekundärspule und dem Masseknoten durch Ansteuern eines zweiten Transistors mit der Steuerspannung (siehe 7, Schritt S3). Zu diesem Zweck koppelt ein Laststrompfad des zweiten Transistors den zweiten Anschluss der Sekundärspule mit dem Masseknoten (siehe 3-6, Transistoren TN1 und TN2).
  • Es versteht sich, dass die von den hier beschriebenen Ausführungsbeispielen bereitgestellten Funktionen auf viele verschiedene Arten implementiert werden können. Die in den Figuren gezeigten konkreten Schaltungen sind daher lediglich als Beispiele zu versehen. Abhängig von der tatsächlichen Anwendung können die Schaltungen auch komplexer aufgebaut sein und zusätzliche Komponenten aufweisen. Es versteht sich, dass an sich bekannte Schaltungsteile, die für die Erläuterung der Funktion nicht notwendig sind (beispielsweise die in Bezug auf 6 erwähnten Ladungspumpen, übliche Spannungsversorgungsschaltungen, etc.), weggelassen wurden, um die Beschreibung nicht unnötig zu verkomplizieren.

Claims (18)

  1. Eine Schaltungsanordnung, die folgendes aufweist: eine Primärspule (LP) und eine Sekundärspule (Ls), die induktiv gekoppelt, jedoch galvanisch voneinander getrennt sind; einen ersten Spannungsteiler (RSYM), der zwischen einen ersten Anschluss und einen zweiten Anschluss der Sekundärspule (Ls) geschaltet ist und der einen Mittelabgriff aufweist, der mit einem Masseknoten (GND2) verbunden ist; einen zweiten Spannungsteiler (Ri), der zwischen den ersten Anschluss und den zweiten Anschluss der Sekundärspule (Ls) geschaltet ist; eine aktive Schaltung, die mit dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule (Ls), einem Mittelabgriff des zweiten Spannungsteilers (Ri) sowie mit dem Masseknoten (GND2) verbunden ist, wobei die aktive Schaltung aufweist: einen ersten Transistor (TN1) mit einem Laststrompfad, der den ersten Anschluss der Sekundärspule (Ls) und den Masseknoten (GND2) verbindet, einen zweiten Transistor (TN2) mit einem Laststrompfad, der den zweiten Anschluss der Sekundärspule (Ls) und den Masseknoten (GND2) verbindet, einen dritten Transistor (TP2) mit einem Laststrompfad, der den ersten Anschluss der Sekundärspule (Ls) und den Masseknoten (GND2) verbindet, einen vierten Transistor (TP1) mit einem Laststrompfad, der den zweiten Anschluss der Sekundärspule (Ls) und den Masseknoten (GND2) verbindet, wobei die Steuerelektrode des ersten Transistors (TN1), die Steuerelektrode des zweiten Transistors (TN2), die Steuerelektrode des dritten Transistors (TP2) und die Steuerelektrode des vierten Transistors (TP1) mit dem Mittelabgriff des zweiten Spannungsteilers (Ri) gekoppelt sind.
  2. Die Schaltungsanordnung gemäß Anspruch 1, wobei die aktive Schaltung dazu ausgebildet ist, abhängig von einer Spannung am Mittelabgriff des zweiten Spannungsteilers (Ri) zwischen dem ersten Anschluss der Sekundärspule (Ls) und dem Masseknoten (GND2) sowie zwischen dem zweiten Anschluss der Sekundärspule (Ls) und dem Masseknoten (GND2) Strompfade bereitzustellen, die durch die Laststrompfade des ersten Transistors (TN1) und des dritten Transistors (TP2) bzw. die Laststrompfade des zweiten Transistors (TN2) und des vierten Transistors (TP1) gebildet werden.
  3. Die Schaltungsanordnung gemäß Anspruch 1 oder 2, wobei der erste Spannungsteiler (RSYM) in Bezug auf seinen Mittelabgriff symmetrisch aufgebaut ist.
  4. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 3, wobei der zweite Spannungsteiler (RSYM) in Bezug auf seinen Mittelabgriff symmetrisch aufgebaut ist.
  5. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 4, wobei der erste Transistor (TN1) und der zweite Transistor (TN2) die gleiche Charakteristik aufweisen.
  6. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 5, wobei der dritte Transistor (TP2) und der vierte Transistor (TP1) die gleiche Charakteristik aufweisen.
  7. Die Schaltungsanordnung gemäß Anspruch 5 oder 6, wobei der erste Transistor (TN1) und der zweite Transistor (TN2) jeweils von einem ersten Transistortyp sind und der dritte Transistor (TP2) und der vierte Transistor (TP1) jeweils von einem zweiten, zum ersten Transistortyp komplementären Transistortyp sind.
  8. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 7, wobei die Laststrompfade des ersten Transistors (TN1), des zweiten Transistors (TN2), des dritten Transistors (TP2) und des vierten Transistors (TP1) jeweils in Serie zu einer Diode geschaltet sind.
  9. Die Schaltungsanordnung gemäß Anspruch 8, wobei die Dioden als pn-Übergänge oder als MOS-Dioden implementiert sind.
  10. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 7, wobei die Laststrompfade des ersten Transistors (TN1), des zweiten Transistors (TN2), des dritten Transistors (TP2) und des vierten Transistors (TP1) jeweils in Serie zu einem Laststrompfad eines weiteren Transistors (D1', D2', D4', D3' ) geschaltet sind.
  11. Die Schaltungsanordnung gemäß Anspruch 10, wobei die weiteren Transistoren (D1', D2', D3', D4') als MOS-Transistoren ausgebildet sind, deren Gate-Elektrode mit dem Masseknoten (GND2) gekoppelt sind.
  12. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 11, wobei der erste Transistor (TN1) und der zweite Transistor (TN2) einen Bulk-Anschluss aufweisen, der mit einer konstanten ersten Spannung (V-) verbunden ist.
  13. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 12, wobei der dritte Transistor (TP2) und der vierte Transistor (TP1) einen Bulk-Anschluss aufweisen, der mit einem konstanten zweiten Potential (V+) verbunden ist, welches höher ist als das Potential des Masseknotens (GND2).
  14. Die Schaltungsanordnung gemäß einem der Ansprüche 1 bis 13, die weiter aufweist: eine Transmitterschaltung (11), welche dazu ausgebildet ist, die Primärspule (LP) anzusteuern, wobei die Transmitterschaltung (11) in einem ersten Halbleiterchip (1) angeordnet ist, und wobei die aktive Schaltung in einem zweiten Halbleiterchip (2) angeordnet ist, und wobei beide Halbleiterchips (1, 2) in demselben Chipgehäuse (P) angeordnet sind.
  15. Ein Halbleiterbauelement, das folgendes aufweist: ein Chipgehäuse mit einem ersten Halbleiterchip (1) und einem zweiten Halbleiterchip (2); eine Schaltungsanordnung gemäß einem der Ansprüche 1 bis 14, wobei die Primärspule (LP) und die Sekundärspule (Ls) in Metallisierungsschichten des ersten Halbleiterchips (1) integriert sind, und wobei der erste Spannungsteiler (RSYM), der zweite Spannungsteiler (R1) und die aktive Schaltung in dem zweiten Halbleiterchip (2) integriert sind.
  16. Das Halbleiterbauelement gemäß Anspruch 16, wobei der erste Anschluss der Sekundärspule (Ls) und der zweite Anschluss der Sekundärspule (Ls) jeweils über einen Bonddraht mit dem zweiten Halbleiterchip (2) verbunden sind.
  17. Ein Verfahren zum Übertragen differentieller Signale über einen kernlosen Transformator mit einer Primärspule (LP) und einer Sekundärspule (Ls), wobei zwischen einen ersten Anschluss und einen zweiten Anschluss der Sekundärspule (Ls) ein Spannungsteiler (RSYM) geschaltet ist und ein Mittelabgriff des Spannungsteilers (RSYM) mit einem Masseknoten (GND2) verbunden ist; das Verfahren umfasst folgendes: Erzeugen einer Steuerspannung, welche von einer Gleichtaktspannung an dem ersten Anschluss und dem zweiten Anschluss der Sekundärspule (Ls) abhängt; Aktivieren eines Strompfads zwischen dem ersten Anschluss der Sekundärspule (Ls) und dem Masseknoten (GND2) durch Ansteuern eines ersten Transistors (TN1) und eines dritten Transistors (TP2) mit der Steuerspannung, wobei ein Laststrompfad des ersten Transistors (TN1) oder ein Laststrompfad des dritten Transistors (TP2) den ersten Anschluss der Sekundärspule (Ls) mit dem Masseknoten (GND2) koppelt; und Aktivieren eines Strompfads zwischen dem zweiten Anschluss der Sekundärspule (Ls) und dem Masseknoten (GND2) durch Ansteuern eines zweiten Transistors (TN2) und eines vierten Transistors (TP1) mit der Steuerspannung, wobei ein Laststrompfad des zweiten Transistors (TN2) oder ein Laststrompfad des vierten Transistors (TP1) den zweiten Anschluss der Sekundärspule (Ls) mit dem Masseknoten (GND2) koppelt.
  18. Das Verfahren gemäß Anspruch 17, wobei der erste Transistor (TN1) und der zweite Transistor (TN2) die gleiche Charakteristik aufweisen und wobei der dritte Transistor (TP2) und der vierte Transistor (TP1) die gleiche Charakteristik aufweisen.
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