DE3133518C2 - - Google Patents

Description

Die Erfindung betrifft eine Brückenschaltung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Brückenschaltungen der genannten Art sind z. B. als Graetz-Schaltung bekannt. Es ist dies eine Gleichrichter- Brückenschaltung, bei der 4 Gleichrichter die Brücke bilden, an deren einem Diagonalzweig die Wechselstromquelle angeschlossen ist, während der andere Diagonalzweig den gleichgerichteten Strom führt.

Für Brückenschaltungen werden, wenn es auf niedrigen Spannungsabfall ankommt, Halbleiter-Dioden verwendet. Jedoch haben diese Dioden, wenn sie Sperrspannungen über 100 Volt aushalten sollen, bei einem Flußstrom von 20 mA Flußspannungen in der Größenordnung von 0,7 Volt.

Brückenschaltungen mit niedrigem Spannungsabfall sind insbesondere als Verpolungsschutz in elektronischen Endgeräten von Fernmeldeanlagen erforderlich, da die Polarität der Fernmeldeanschlußleitungen durch Montagefehler vertauscht sein kann. Ein Brückengleichrichter mit niedrigem Spannungsabfall ist deshalb erforderlich, weil mit langen Anschlußleitungen bei einem Schleifenstrom von 22 mA eine Spannung von 7,9 Volt an Fernmeldeendgeräten vorgeschrieben ist. Ein Spannungsabfall von 1,4 Volt an einem Verpolungsschutz, wie er bei Verwendung von Halbleiterdioden zu beobachten ist, würde diese Spannung jedoch auf 6,5 Volt reduzieren.

Eine Brückenschaltung gemäß dem Oberbegriff der Patentansprüche 1 und 2 ist aus Electronics Vol. 43, Nr. 16 vom 3. Aug. 1970, S. 76 bekannt. Die Feldeffekttransistoren werden von der Ausgangsspannung eines Komparators über Dioden derart geschaltet, daß die Eingangsspannung des Komparators gleichgerichtet und unverzerrt an einen Lastwiderstand abgegeben wird.

Der Erfindung liegt die Aufgabe zugrunde, eine möglichst einfache Brückenschaltung der im Oberbegriff des Patentanspruchs 1 genannten Art mit sehr niedrigem Spannungsabfall zu realisieren, die ohne Komparator auskommt und Spannungen über 100 V aushält, so daß sie insbesondere als Verpolungsschutz in Endgeräten von Fernmeldeanlagen verwendet werden kann.

Die Aufgabe wird durch die im Anspruch 1 angegebene Erfindung gelöst. Es ist nunmehr möglich, unter Verwendung von VMOS-Transistoren eine dem Verpolungsschutz dienende Brückenschaltung zu realisieren, deren Spannungsabfall z. B. bei 20 mA nur etwa 0,1 Volt beträgt. Vorteilhafte Weiterbildungen und Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben. Die Schaltung nach Anspruch 2 hat den Vorteil, daß jeweils zwei VMOS-Transistoren vom gleichen Kanaltyp auf einem Halbleiterchip integrierbar sind. Den gleichen Vorteil bietet die Weiterbildung der Erfindung gemäß Anspruch 3, jedoch mit einfacherem Steueraufwand. In der Ausgestaltung der Erfindung nach Anspruch 4 ist die Brückenschaltung nach Anspruch 3 gleichzeitig als Schalter für die Impulswahl verwendbar. Für die Ausgestaltungen der Erfindung nach den Ansprüchen 2 und 3 geben die Ansprüche 5 bis 7 eine hierfür vorteilhafte VMOS-Transistor- Kombination an. Für die Impulsansteuerung der Ausgestaltung der Erfindung nach Anspruch 2 bietet die Lösung nach Anspruch 8 einen hierzu vorteilhaften VMOS- Transistor.

Die Erfindung wird nun anhand von in Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen im einzelnen

Fig. 1 Schnitt durch einen üblichen VMOS-Transistor mit Schutzschaltung für das Gate;

Fig. 2 Ersatzschaltbild des in Fig. 1 gezeigten VMOS- Transistors;

Fig. 3 Kennlinienfeld eines VMOS-Transistors im Bereich niedriger Drainspannungen;

Fig. 4 unidirektionaler Schalter in einer Brückenschaltung mit Widerstandsansteuerung;

Fig. 5 unidirektionaler Schalter, paarweise integrierbar, in einer Brückenschaltung;

Fig. 6 Schnitt durch einen paarweise integrierten Schalter mit gemeinsamen Drainbereich;

Fig. 7 Impulsansteuerschaltung für einen VMOS;

Fig. 8 bidirektionaler Schalter in einer Brückenschaltung mit Widerstandsansteuerung;

Fig. 9 bidirektionaler Schalter in einer schaltbaren Brückenschaltung mit Widerstandsansteuerung.

Fig. 1 zeigt u. a. den Schnitt durch einen N-Kanal-VMOS- Transistor (im folgenden mit NVMOS abgekürzt), dessen Daten und Eigenschaften z. B. im "VMOS POWER FETs"-Design Katalog der Fa. Siliconix (Ausgabe 1980) beschrieben sind. Auf einem n⁺-Substrat 2, das mit der Drainelektrode D verbunden ist, ist eine n-Epitaxie-Schicht 3 aufgebracht. In dieser ist eine p-dotierte Wanne 4 eindiffundiert, in welcher durch eine weitere n-Diffusion zwei n⁺-Inseln 5 und 7 erzeugt sind. Die VMOS-Struktur entsteht durch Einätzen eines V-förmigen Grabens, der die n⁺-Insel 7 und die p-Wanne 4 durchdringt, bis zur n-Epitaxie-Schicht 3 reicht und in Fig. 1 senkrecht zur Bildebene verläuft. Die so strukturierte Oberfläche ist mit einer isolierenden Oxidschicht 9 abgedeckt, die lediglich von Kontaktierungen durchdrungen ist. Hierzu gehören die Kontaktierungen am pn-Übergang der Schichten 4 und 7, die mit der Sourceelektrode S verbunden sind, und eine weitere Kontaktierung 6 über der n⁺-Insel 5. Eine V-förmige Metallelektrode 10 ist auf der Oxidschicht des V-förmigen Grabens aufgebracht und mit der Gateelektrode G verbunden.

Die in Fig. 1 gezeigte Struktur ohne die n⁺-Inseln 5 und 53 mit zugehörigem Anschluß bildet den eigentlichen VMOS- Transistor.

Wird am Drainanschluß D eine gegenüber dem Source-Anschluß S positive Spannung U _DS angelegt und die Gateelektrode G positiv gegenüber dem Source-Anschluß S vorgespannt, so bildet sich jeweils unterhalb den Flanken der V-förmigen Oxidschicht zwischen der n⁺-Schicht 7 und der n-Epitaxie-Schicht 3 im Bereich der p-Wanne 4 ein N-Kanal aus, über den die bei Gatespannung von etwa 0 V gesperrte Source-Drain-Strecke leitend wird.

Zum Schutze der dünnen Oxidschicht 9 unter der Gatekontaktierung 10 gegen Überspannungen ist in diesem Falle des NVMOS in die p-Wanne 4 die weitere n⁺-Insel 5 eingebracht, die das Gate gegen negative Überspannungen über 0,7 V und positive Überspannungen < 6 bis 7 V schützt. Die n⁺-Insel 5 bildet mit der p-Wanne 4, die mit der Sourceelektrode S verbunden ist, und der n-Epitaxie-Schicht 3 , die über das n⁺- Substrat 2 mit der Drainelektrode D verbunden ist, eine Zenerdiode bzw. einen parasitären Transistor.

In Fig. 2 ist das Ersatzschaltbild des NVMOS der Fig. 1 dargestellt. Wie ersichtlich, liegt zwischen Gate G und Source S die Steuerstrecke des parasitären NPN-Transistors 543, dessen Kollektor mit dem Drain in Verbindung steht. Allerdings setzt die Emittersperrschicht des parasitären Transistors 543 die sehr hohe Isolation des Gate gegenüber der Source- und Drainelektrode herab.

Bei der Konzeption von Schaltungen mit VMOS-Transistoren stützt man sich zunächst auf die Schaltbeispiele der Hersteller, die den VMOS-Transistor im Bereich von Drainspannungen oberhalb 3 V als Pentode charakterisieren und für Drainspannungen unter 1 V als Schalter mit geringem Bahnwiderstand. Der Bereich negativer Drainspannungen wird nur insoweit erwähnt, als für diese eine aus der p- Schicht 4, (Fig. 1) und n-Epitaxie-Schicht 3 gebildete Diode parallel zur Drain-Source-Strecke liegt, die offenbar einen sinnvollen Betrieb für negative Drainspannungen verhindert. Diese Diode zwischen Drain und Source ist im in Fig. 2 gezeigten Ersatzschaltbild ebenfalls dargestellt und mit 43 bezeichnet.

Fig. 3 zeigt das ermittelte Kennlinienfeld I _D = f(U _DS) eines VMOS in Abhängigkeit von der Gatespannung U _GS für positive und negative Drainspannungen. Wie ersichtlich zeigt das Kennlinienfeld außerordentlich symmetrische Kennlinien bei Drainspannungen zwischen U _DS = +0,4 V und U _DS = -0,4 V sowie konstante Widerstände zwischen Drain und Source, die oberhalb von U _GS etwa 8 V von der Gatespannung nicht mehr abhängen, sondern einen Grenzwiderstand (Kennlinie r) der Zuleitungen und des Substrates von ca. 1,2 Ω repräsentieren. Mit niedrigen Gatespannungen nimmt der steuerbare Widerstand zu, wobei für U _GS < 2 V der VMOS-Transistor praktisch gesperrt ist.

Im Bereich negativer Drainspannungen münden alle Kennlinien in die Diodenkennlinie 12 der pn-Diode 43 (Fig. 2).

Der Erfindung liegt nun die Erkenntnis zugrunde, daß der VMOS-Transistor im leitenden Zustand im Gebiet von Drainspannungen | U _DS | < 0,4 V einen niedrigen Bahnwiderstand zwischen Drain- und Sourceelektrode aufweist. Es wird daher vorgeschlagen, den VMOS-Transistor im leitend gesteuerten Zustand invers zu betreiben. Derart betriebene Schalter haben den Vorteil, neben einer hohen Sperrspannung einen außerordentlich niedrigen Durchlaßwiderstand zu besitzen.

In Fig. 4 ist ein als aktive Brückenschaltung (Brückengleichrichter) ausgebildeter Verpolungsschutz mit invers betriebenen VMOS-Transistoren 21 bis 24 dargestellt. Ihre Gateelektroden werden jeweils über einen Widerstand 211, 221, 231 bzw. 241 angesteuert. Die Anschlüsse E 1 und E 2 sind die ungepolten Eingänge des Verpolungsschutzes, die z. B. mit den Teilnehmeranschlußleitungen verbunden werden können. A 1 und A 2 sind die gleichspannungsführenden Ausgänge, an die z. B. die elektronische Schaltung 25 des Endgerätes anschließbar ist. Die Schalter 23 und 24 sind N-Kanal-VMOS- Transistoren, also NMOS, entsprechend dem Ersatzschaltbild nach Fig. 2 und dem Aufbau nach Fig. 1, und die Schalter 21 und 22 sind PVMOS, deren Aufbau mit Ausnahme der Art der Dotierung der Fig. 1 entspricht.

Die Drainelektrode des PVMOS 21 und des NVMOS 23 sind mit dem einen Eingang E 1 und die Drainelektrode des PVMOS 22 und des NVMOS 24 mit dem anderen Eingang E 2 verbunden. Die Sourceelektrode des PVMOS 21 und des PVMOS 22 liegen am Ausgang A 1 und die der NVMOS 23 und 24 am Ausgang A 2, der gegenüber dem Anschluß A 1 im Betrieb eine negative Spannung aufweist.

Die Gateelektroden des PVMOS 22 und des NVMOS 24 sind über einen Widerstand 221 bzw. 241 mit dem Eingang E 1 und die des PVMOS 21 und des NVMOS 23 über einen Widerstand 211 bzw. 231 mit dem Eingang E 2 verbunden. Dadurch wird, falls der Eingang E 1 positiv gegen den Eingang E 2 ist, über den Widerstand 211 von der negativen Spannung am Eingang E 2 der PVMOS 21 und über den Widerstand 241 von der positiven Spannung am Eingang E 1 der NVMOS 24 durchgeschaltet. Die Gateelektroden des PVMOS 22 und des NVMOS 23 erhalten positive bzw. negative Spannungen gegenüber ihre jeweiligen Sourceelektroden und sind dann gesperrt.

Falls der Eingang E 2 positiv gegenüber Eingang E 1 ist, werden entsprechend der PVMOS 22 und der NVMOS 23 leitend gesteuert und PVMOS 21 und NVMOS 24 gesperrt.

Wie ersichtlich, sind die parasitären Dioden 431 bis 434 der VMOS wie in einer üblichen Diodengleichrichterbrücke geschaltet, so daß auch ohne Gateansteuerung die richtige Polarität am Ausgang A 1, A 2 erscheint. Die gemäß Fig. 4 angesteuerten Gates bewirken jedoch in erwünschter Weise eine Reduzierung des Spannungsabfalls an den Schaltern auf Werte unter 0,1 V.

Zur sicheren Ansteuerung von Lasten 25 mit schwankender Klemmenspannung, die unter 6 V sinken kann, ist es vorteilhaft, den jeweiligen Source-Gate-Strecken Kondensatoren C 1 bis C 4 zur Speicherung der Gatespannung parallel zu schalten.

Die Schaltung nach Fig. 4 erfordert vier einzelne VMOS. In Fig. 5 ist ein Ausführungsbeispiel einer Diodenbrücke mit VMOS 21 bis 24 dargestellt, bei der die VMOS so geschaltet sind, daß ihre Drainelektroden mit dem Ausgang A 1 oder A 2 verbunden sind. So sind die Drainelektroden der NVMOS 23 und 24 mit dem "positiven" Anschluß A 1 und die Drainelektroden der PVMOS 21 und 22 mit dem "negativen" Anschluß A 2 verbunden. Diese Schaltung hat den Vorteil, daß jeweils zwei VMOS vom gleichen Kanaltyp auf einem Halbleiterchip integrierbar sind, so z. B. die NVMOS 23 und 24 auf einen Chip 51 und die PVMOS 21 und 22 auf einen Chip 52 (Fig. 5).

In Fig. 6 ist der Aufbau eines derartigen VMOS-Doppeltransistors vom N-Kanaltyp beispielhaft dargestellt. Beide NVMOS haben eine gemeinsame Schutzelektrode 41, die mit Drain verbunden ist zur Separation der beiden VMOS-Strecken. Die Bezeichnungen entsprechen denen von Fig. 1. Die Verbindungsleitungen V 1 und V 2 links und rechts von Fig. 6, die jeweils mit dem Gate eines VMOS verbunden sind, führen jeweils zu n⁺-Inseln, die in Fig. 1 mit 5 bezeichnet sind und wie dort beschrieben als Gateschutz dienen. Diese NVMOS Doppeltransistoren können als NVMOS in die Schaltung nach Fig. 5 anstelle der NVMOS 23 und 24, als integrierte Schaltung 51 strichliert in Fig. 5 gekennzeichnet, eingesetzt werden.

Damit die integrierten VMOS einen erwünschten niedrigen Durchlaßwiderstand im leitenden Zustand haben, ist unter dem n⁺-Substrat 2 eine gut leitende Metallschicht, beispielsweise aus Gold, vorgesehen.

In entsprechender Weise wie in Fig. 6 dargestellt, kann ein Doppel-VMOS-Transistor auch in P-Kanal-Technologie realisiert werden, wenn die n- und p-Dotierung vertauscht wird.

Zur Aussteuerung der VMOS in der Schaltung nach Fig. 5 muß im Falle, daß der Eingang E 1 positiv gegenüber dem Eingang E 2 ist, das Gate des NVMOS 23 eine über das Potential des Eingangs E 1 und Ausgangs A 1 hinausgehende positive und das Gate des PVMOS 22 eine über das Potential des Eingangs E 2 und des Ausgangs A 2 hinausgehende negative Spannung erhalten. Falls andererseits der Eingang E 2 positiv gegenüber dem Eingang E 1 ist, sind die PVMOS 21 und NVMOS 24 entsprechend hoch an ihren Gateelektroden anzusteuern.

Eine hierfür vorteilhafte Ansteuerung ist beispielsweise die in Fig. 7 dargestellte Impulsansteuerung, die dort lediglich für einen einzelnen NVMOS angegeben ist. Zwischen Gate- und Sourceelektrode ist ein Kondensator 71 geschaltet, dem die Reihenschaltung der Sekundärwicklung 72 eines Impulstransformators 73 mit einer Hilfszenerdiode 75 parallel geschaltet ist. Die Hilfszenerdiode 75 kann, wie Fig. 1 zeigt, als weitere n⁺-Insel 53 in die p-Wanne 4 des NVMOS-Transistors integriert werden. Ihre Kontaktierung (Anschluß Z) wird jedoch nicht mehr mit dem Gate verbunden sondern ist separat herauszuführen, um gemäß Fig. 7 mit der Sekundärwicklung des Impulstransformators verbunden werden zu können. Die Hilfszenerdiode ist somit genauso gepolt wie die bereits beschriebene Zenerdiode 543 für den Gateschutz.

Wegen der guten Isolation des Gates kann die Spannung am Gate in dem Kondensator 71 von ca. 10 nF gespeichert werden.

Für einen positiven Impuls am Gate ist die Hilfszenerdiode 75 in Flußrichtung gepolt. Er ladet den Kondensator 71 bis zur Durchbruchsspannung des parasitären Transistors 543 (Zenerdiode) auf und schaltet damit den NVMOS vollständig durch. Der positive Impuls muß gegebenenfalls periodisch wiederholt werden, damit der Kondensator 71 positiv aufgeladen bleibt. Durch einen negativen Impuls am Gate, der höher als die Zenerspannung der Hilfszenerdiode 75 sein muß, ist der NVMOS bleibend sperrbar, da hierdurch der Kondensator 75 über die Hilfszenerdiode 75 entladen wird. Solange die Zenerdiode 543 eine negative Spannung | < 0,6 V | gegen die Source S aufweist, leitet der als Zenerdiode 543 dargestellte parasitäre Transistor (Fig. 2), so daß der NVMOS vorübergehend einen Sperrstrom führt.

Der Impulstransformator kann sehr preisgünstig und klein realisiert werden, da nur sehr geringe Impulsleistungen zu übertragen sind. Sie liegen in der Größenordnung von Q = C · U = 10^-8 · 6 As = 60 nAs oder 60 mAµs.

Fig. 8 zeigt eine weitere vorteilhafte Brückenschaltung, die von VMOS-Transistoren mit Gateschutz Gebrauch macht. Hierbei sind in jedem Brückenzweig zwei VMOS-Transistoren vom gleichen Kanaltyp derart entgegengesetzt in Serie geschaltet, daß ihre Sourceelektroden S miteinander verbunden sind und ihre Gateelektroden G ebenfalls. Zum Beispiel sind die Sourceelektroden der PVMOS 21 und 210 miteinander verbunden und ebenfalls deren Gate. Die Drainelektrode des PVMOS 21 ist mit dem Eingang E 1 und die Drainelektrode D des PVMOS 210 mit dem Ausgang A 1 der Brückenschaltung verbunden. Ebenso sind der NVMOS 23 mit dem NVMOS 230, der NVMOS 24 mit dem NVMOS 240 und der PVMOS 22 mit dem PVMOS 220 in Reihe geschaltet.

Sämtliche NVMOS sind wie in Fig. 1 gezeigt mit dort angegebener Dotierung und sämtliche PVMOS mit inverser Dotierung inklusive des als Zenerdiode wirkenden parasitären Transistors 543 (Fig. 2), gebildet aus den Schichten 5, 4 und 3 des in Fig. 1 gezeigten VMOS, aufgebaut. Die verbundenen Gates der PVMOS 21 und 210 sowie der NVMOS 23 und 230 sind über einen Widerstand 211 bzw. 231 mit dem anderen Eingang E 2 der Brückenschaltung verbunden und die miteinander verbundenen Gates der PVMOS 22 und 220 sowie der NVMOS 24 und 240 über einen Widerstand 221 bzw. 241 mit dem einen Eingang E 1.

Diese paarweise Reihenschaltung der VMOS-Transistoren hat den Vorteil, daß z. B. mit einer positiven Gatespannung U _GS beide NVMOS eines Paares leitend gesteuert werden, wobei die Stromrichtung im Rahmen der durch die Gatespannung bestimmten Aussteuergrenzen keine Rolle spielt. Der Durchlaßwiderstand von 2 bis 3 Ω ist durch die Reihenschaltung der beiden VMOS-Transistoren allerdings doppelt so groß wie der Bahnwiderstand eines einzelnen VMOS-Transistors.

Im gesperrten Zustand, also bei einer Gatespannung U _GS < 0, sperrt beispielsweise von den NVMOS-Paaren gerade derjenige Transistor, dessen Drainelektrode an der positiven Spannung liegt.

Angenommen, der Eingang E 1 ist positiv gegenüber dem Eingang E 2, dann wird das Gate der NVMOS 24 und 240 über den Widerstand 241 soweit positiv, bis eine der Zenerdioden der NVMOS 24 oder 240 durchbricht, um das jeweilige Gate zu schützen. Beide NVMOS sind dann leitend. Entsprechend werden bei dieser angenommenen Polarität des Eingangs die PVMOS 21 und 210 leitend gesteuert und die NVMOS 23 und 230 sowie die PVMOS 22 und 220 gesperrt.

Wie ersichtlich, durchfließt der Strom die Brücke stets über vier in Reihe geschaltete VMOS-Transistoren. Jedoch im Gegensatz zu einer Diodenbrücke, die einen Spannungsabfall von 1,4 V verursacht, entsteht hier lediglich ein Spannungsabfall von ≈0,2 V. Nach dem derzeitigen Stand der VMOS-Technik können mit den VMOS-Paaren als Schalter jeweils 400 V geschaltet werden. Erforderlich sind für die Schaltung gemäß Fig. 8 mindestens 6 Halbleiterchips, denn es lassen sich die an den Ausgängen A 1 und A 2 direkt angeschlossenen PVMOS 210 und 220 bzw. NVMOS 230 und 240 gemäß Fig. 6 als Paare integrieren.

Fig. 9 zeigt zusätzliche Schaltelemente zum Sperren aller VMOS-Schalter. In Fig. 9 wurden die jeweiligen mit den Sourceelektroden zusammengeschalteten VMOS-Paare zu einer Schalteinheit zusammengefaßt. So sind z. B. die Paare PVMOS 21 und 210 als Einheit 215 dargestellt usw. Ferner sind als zusätzliche Schaltelemente zwischen den Gates der Schalteinheiten 215 und 225 und der Einheiten 235 und 245 jeweils zwei in Reihe geschaltete Dioden 214 und 224 bzw. 234 und 244 angeschlossen, deren Verbindungspunkt im einen Fall über einen PNP-Transistor 61 mit dem Ausgang A 1 und im anderen Fall über einen NPN-Transistor 62 mit dem Ausgang A 2 verbunden sind. Die Dioden sind so gepolt, daß bei jeweiligem leitend gesteuerten Transistor 61 oder 62 die Dioden in Flußrichtung betrieben werden.

Die Transistoren 61 und 62 können an ihrer Basis von der an die Brückenschaltung angeschlossenen Schaltungseinheit 25 gesteuert werden. Bei gesperrten Transistoren 61 und 62 arbeitet die Diodenbrücke ungestört. Bei leitend gesteuerten Transistoren 61 und 62 werden jedoch die Gates der PVMOS durch ein positives Potential und die Gates der NVMOS durch ein negatives Potential gesperrt. Da der Strom bei ungestörter Brückenschaltung stets über vier VMOS- Transistoren fließt, genügt zum Sperren der Brücke bereits die Durchschaltung eines der beiden Transistoren 61 oder 62.

Die in Fig. 9 gezeigte Schaltung hat den Vorteil, daß sie die Funktion des Verpolungsschutzes mit der des Schaltens vereint und somit, gesteuert von der Einheit 25, Wahlimpulse auf eine an die Eingangsklemmen E 1 und E 2 angeschlossene Teilnehmeranschlußleitung einer Fernmeldeanlage senden kann (Schleifenunterbrechung).

Claims (10)

1. Brückenschaltung zur Erzeugung einer von der Polarität der Spannung an den Eingangsklemmen unabhängigen Ausgangsgleichspannung mit mindestens einem Feldeffekttransistor in jedem der vier Brückenzweige, wobei die Feldeffekttransistoren unterschiedlichen Leitfähigkeitstyps sind, gekennzeichnet durch folgende Merkmale:

• - die Feldeffekttransistoren sind in Durchlaßrichtung invers betriebene VMOS-Transistoren (21, 22, 23, 24), deren Gate-Eingang (G-S) durch eine zusätzliche als Zenerdiode wirkende Dotierung gegen Überspannungen geschützt ist,
• - ein erster und ein zweiter P-Kanal-VMOS-Transistor (21, 22) sind als Paar erster Art mit ihren jeweiligen Source-Elektroden (S) an einem für die positive Ausgangsspannung vorgesehenen ersten Ausgang (A 1) angeschlossen,
• - ein erster und ein zweiter N-Kanal-VMOS-Transistor (23, 24) sind als weiteres Paar erster Art mit ihren jeweiligen Source-Elektroden (S) an einem für die negative Ausgangsspannung vorgesehenen zweiten Ausgang (A 2) angeschlossen,
• - die jeweilige Drain-Elektrode (D) des ersten P- Kanal-VMOS-Transistors (21) und des ersten N-Kanal- VMOS-Transistors (23) sind mit einem ersten Eingang (E 1) verbunden,
• - die jeweilige Drain-Elektrode (D) des zweiten P- Kanal-VMOS-Transistors (22) und des zweiten N-Kanal- VMOS-Transistors (24) sind mit einem zweiten Eingang (E 2 ) verbunden,
• - die jeweilige Gate-Elektrode (G) des ersten P-Kanal- VMOS-Transistors (21) und des ersten N-Kanal-VMOS- Transistors (23) sind über jeweils einen Widerstand (211, 231) mit dem zweiten Eingang (E 2) verbunden,
• - die jeweilige Gate-Elektrode (G) des zweiten P-Kanal- VMOS-Transistors (22) und des zweiten N-Kanal- VMOS-Transistors (24) sind über jeweils einen Widerstand (221, 241) mit dem ersten Eingang (E 1) verbunden (Fig. 4).

2. Brückenschaltung zur Erzeugung einer von der Polarität der Spannung an den Eingangsklemmen unabhängigen Ausgangsgleichspannung mit mindestens einem Feldeffekttransistor in jedem der vier Brückenzweige, wobei die Feldeffekttransistoren unterschiedlichen Leitfähigkeitstyps sind, gekennzeichnet durch folgende Merkmale:

• - die Feldeffekttransistoren sind in Durchlaßrichtung invers betriebene VMOS-Transistoren (21, 22, 23, 24), deren Gate-Eingang (G-S) durch eine zusätzliche als Zenerdiode wirkende Dotierung gegen Überspannungen geschützt ist,
• - ein erster und ein zweiter P-Kanal-VMOS-Transistor (21, 22) sind mit ihren jeweiligen Drain-Elektroden (D) an einem für die negative Ausgangsspannung vorgesehenen zweiten Ausgang (A 2) angeschlossen,
• - ein erster und ein zweiter N-Kanal-VMOS-Transistor (23, 24) sind mit ihren jeweiligen Drain-Elektroden (D) an einem für die positive Ausgangsspannung vorgesehenen ersten Ausgang (A 1) angeschlossen,
• - die jeweilige Source-Elektrode (S) des ersten P- Kanal-VMOS-Transistors (21) und des ersten N-Kanal- VMOS-Transistors (23) sind mit einem ersten Eingang (E 1) verbunden,
• - die jeweilige Source-Elektrode (S) des zweiten P- Kanal-VMOS-Transistors (22) und des zweiten N-Kanal- VMOS-Transistors (24) sind mit einem zweiten Eingang (E 2) verbunden,
• - die jeweiligen Gate-Source-Strecken (G-S) der VMOS- Transistoren (21, 22, 23, 24) sind an jeweils einer Reihenschaltung einer Zenerdiode (75) und der Sekundärwicklung (72) eines Impulsübertragers (73) angeschlossen (Fig. 5 und 7).

3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zwischen den Source-Elektroden (S) der VMOS-Transistoren (21, 22, 23, 24) und den Ausgängen (A 1, A 2) jeweils ein weiterer VMOS-Transistor (210, 220, 230, 240) geschaltet ist, wobei in jedem Brückenzweig jeweils zwei VMOS-Transistoren vom gleichen Kanal-Typ derart als Paar zweiter Art in Serie geschaltet sind, daß ihre Source-Elektroden (S) miteinander und ihre Gate-Elektroden (G) miteinander verbunden sind (Fig. 8).

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Gates (G) je zweier Paare zweiter Art (215, 225 und 235, 245), die an den ersten Ausgang (A 1) oder an den zweiten Ausgang (A 2) angeschlossen sind, über die Reihenschaltung entgegengesetzt gepolter Dioden (214, 224 bzw. 234, 244) verbunden sind und der Verbindungspunkt der Dioden über einen Schalttransistor (61 bzw. 62) mit dem ersten Ausgang (A 1) bzw. dem zweiten Ausgang (A 2) verbunden ist (Fig. 9).

5. Schaltung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß jeweils zwei VMOS-Transistoren (210, 220 bzw. 230, 240 in Fig. 8) des gleichen Kanal-Typs, deren Drain-Elektroden (D) miteinander in Verbindung stehen, auf einem Halbleiter-Chip zu Paaren zweiter Art integriert sind und eine gemeinsame Drain-Elektrode (D) aufweisen (Fig. 6).

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Drain-Elektrode (D) von Paaren zweiter Art an ein zusätzlich dotiertes Separationsgebiet (41) angeschlossen ist (Fig. 6).

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß das Substrat (2) des Halbleiter-Chips mit einer zusätzlichen Metallschicht (M) belegt ist (Fig. 6).

8. Schaltung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß zur Impulsansteuerung zweier N-(P-)- Kanal-VMOS-Transistoren in der p-(n-)Wanne (4) jedes VMOS-Transistors eine zusätzliche n⁺-(p⁺-)- Dotierung (53 in Fig. 1) als Zenerdiode (75 in Fig. 7) eingebracht ist.

9. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß zwischen der Gate- (G) und der Source- Elektrode (S) der jeweiligen VMOS-Transistoren Kondensatoren (C 1, C 2, C 3, C 4) geschaltet sind (Fig. 4).

10. Schaltung nach einem der vorangegangenen Ansprüche, gekennzeichnet durch ihre Verwendung in Endstellen von Fernmeldeanlagen.