DE102008056848B4 - Schreib-Treiberschaltkreis - Google Patents

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Abstract

Schreib-Treiberschaltkreis, aufweisend:
• einen ersten Feldeffekttransistor, welcher einen mit einem ersten Ausgang gekoppelten ersten Source/Drain-Anschluss, einen mit einem ersten Referenzpotenzial gekoppelten Source/Drain-Anschluss und einen Gate-Anschluss aufweist;
• einen zweiten Feldeffekttransistor, welcher einen mit einem zweiten Ausgang gekoppelten ersten Source/Drain-Anschluss, einen mit dem ersten Referenzpotenzial gekoppelten zweiten Source/Drain-Anschluss und einen Gate-Anschluss aufweist; und
• einen Gatespannungsgenerator, welcher mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt ist, wobei der Gatespannungsgenerator eingerichtet ist, eine Gate-Spannung an den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors bereitzustellen, derart, dass der erste Feldeffekttransistor und der zweite Feldeffekttransistor in Sättigung betrieben werden, wenn sie aktiviert sind;
• wobei der erste Feldeffekttransistor und der zweite Feldeffekttransistor als selbstgeschützte Feldeffekttransistoren eingerichtet sind, und der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor als ein Dickoxid-Feldeffekttransistor eingerichtet sind/ist, wobei der Dickoxid-Feldeffekttransistor ein Gateoxid mit solch einer Dicke aufweist, dass eine Rückschnappspannung des Dickoxid-Feldeffekttransistors niedriger ist als...

Description

  • Ausführungsbeispiele betreffen allgemein elektronische Schaltkreise und insbesondere den Schutz der von Schreib-Treiberschaltkreisen vor elektrostatischen Entladungsereignissen (ESD, electrostatic discharge).
  • Schreib-Treiberschaltkreise sind zum Beispiel aus der US 6,697,205 B2 , US 2006/0192588 A1 , US 2007/0247209 A1 , US 6,774,721 B1 , US 2006/0145728 A1 , US 2007/0252619 A1 , US 2006/0017468 A1 und EP 1 845 619 A1 bekannt.
  • Bei einer Schreib-Ausgangschnittstelle eines Datenverarbeitenden Kanals ist gewöhnlich idealerweise vorgesehen, dass diese Schnittstelle zwei grundlegende Kriterien erfüllt, welche sind die höchst mögliche Geschwindigkeit sowie die höchstmögliche Robustheit gegen elektrostatische Entladungs(ESD)-Ereignisse. Beide Kriterien gleichzeitig zu erfüllen ist eine schwierige Aufgabe aus zum Beispiel den folgenden Gründen. Auf der einen Seite ist, um eine hohe Geschwindigkeit zu erreichen, die Verringerung der Kapazitäten an der Schreib-Schnittstelle erwünscht. Auf der anderen Seite werden, um eine hohe Robustheit gegen ESD-Ereignisse zu erreichen, üblicherweise große Schutzstrukturen verwendet, welche zur Kapazität an den Schreibkontakten (Schreib-Pins) beitragen. In der folgenden Beschreibung werden die Ausdrücke „Schreib-Pin”, „Ausgangs-Pin” oder nur „Pin” synonym verwendet und sind so zu verstehen, dass sie einen Ausgangs-Pin oder Schreib-Pin eines Schreib-Treiberschaltkreises bezeichnen.
  • Neben den zuvor erwähnten grundlegenden Kriterien kann es sein, dass ein Schreib-Treiber gewisse Spezifikationen erfüllen muss bezüglich des Signalhubs (signal swing), welcher üblicherweise sehr groß ist, um zum Beispiel Verluste auf den getriebenen Leitungen zu bewältigen oder um einen ausreichenden Eingangshub (input swing) für angeschlossene Eingangsstufen bereit zustellen, damit diese einwandfrei arbeiten. In vielen Fällen wird der gewünschte große Hub (high swing) begleitet von einem Bedürfnis nach einer großen Gleichtaktspannung (command-mode-voltage) an den Schreib-Pins. Beispielsweise kann ein typischer differenzieller Signalhub ungefähr 600 mV Spitze-zu-Spitze betragen bei einer Gleichtaktspannung von beispielsweise 2,5 V.
  • In modernen Tief-sub-Mikrometer-CMOS-Prozessen (CMOS: complementary metal Oxide semiconductor) können die maximalen Spannungen, welche die Höchstgeschwindigkeit-Kern-Devices verarbeiten können, in vielen Fällen begrenzt sein, da diese Devices üblicherweise mit der dünnsten verfügbaren Gateoxid-Dicke gebaut werden. Zum Beispiel können in einem 130-Nanometer-Prozess Kerndevices (core devices) typischerweise Spannungen bis hoch zu ungefähr 1,5 V verarbeiten, in einem 90-Nanometer-Prozess können Kerndevices zum Beispiel Spannungen bis hoch zu 1,3 V verarbeiten, und in einem 65-Nanometer-Prozess können Kerndevices zum Beispiel Spannungen bis hoch zu ungefähr 1,1 V verarbeiten. Derart niedrige Maximalspannungen können Probleme verursachen, wenn hohe Gleichtaktspannungen verwendet werden, insbesondere Gleichtaktspannungen, die höher sind als die Maximalspannungen, welche von den Kerndevices verarbeitet werden können. In diesem Fall ist es möglich, dass spezielle Schaltkreise entwickelt werden müssen, um einen Betrieb von Niedrigspannungsvorrichtungen bei einer hohen Gleichtaktspannung zu ermöglichen.
  • Eine andere Eigenschaft von Niedrigspannungsvorrichtungen besteht darin, dass sie gewöhnlich nicht sehr robust sind im Hinblick auf ESD-Entladungsspannungen. Daher kann es sein, dass besondere Maßnahmen implementiert werden, um ESD-Spannungen auf die maximal tolerierten Werte zu begrenzen. Weiterhin kann bei typischen differenziellen Schreib-Schnittstellen ein direktes Pin-zu-Pin-ESD-Entladungsereignis möglich sein, welches sogar noch stärkere Stressbedingungen an den Vorrichtungen (Devices), welche mit den Pins verbunden sind, herbeiführen kann.
  • Eine Möglichkeit, die Vorrichtungen (Devices) in einem Schreib-Treiber vor ESD-Entladungen zu schützen, besteht in der Verwendung eines ESD-Schutzschaltkreises, welcher zum Beispiel spezielle ESD-Schaltkreisdesigntechniken zum Bilden einer Umgehung (bypass) für den Entladungsstrom und/oder spezielle ESD-Vorrichtungen wie zum Beispiel Thyristoren (silicon controlled rectifiers, SCR: Silizium-gesteuerte Gleichrichter) verwenden kann.
  • Schreib-Treiberschaltkreise weisen üblicherweise ein differenzielles Paar (differential pair) mit resistivem Pull-Up auf. 1 zeigt ein Beispiel eines solchen Schreib-Treiberschaltkreises.
  • Der in 1 gezeigte Schreib-Treiberschaltkreis 100 weist einen ersten Feldeffekttransistor 101 (bezeichnet mit „Tn”) und einen zweiten Feldeffekttransistor 102 (bezeichnet mit „Tp”) auf, welche als NMOS-(n-Typ-Metall-Oxid-Halbleiter)-Feldeffekttransistoren eingerichtet sind. Ein Source-Anschluss 101a und ein Drain-Anschluss 101b des ersten Feldeffekttransistors 101 sind mit einem ersten Ausgang 103 beziehungsweise einem Knoten 136 (bezeichnet mit „ncom”) gekoppelt, und ein Source-Anschluss 102a und ein Drain-Anschluss 102b des zweiten Feldeffekttransistors 102 sind mit einem zweiten Ausgang 104 beziehungsweise dem Knoten 136 gekoppelt.
  • Der Schreib-Treiberschaltkreis 100 weist ferner eine Stromquelle 135 auf, welche zwischen den Knoten 136 und ein unteres elektrisches Versorgungspotenzial (VSS-Potenzial) gekoppelt ist. Eine Ausgangsspannung Vaus_n wird an dem ersten Ausgang 103 bereitgestellt, und eine Ausgangsspannung Vaus_p wird an dem zweiten Ausgang 104 bereitgestellt.
  • Ein Gateanschluss 101c des ersten Feldeffekttransistors 101 und ein Gateanschluss 102c des zweiten Feldeffekttransistors 102 sind mit einem Schaltkreis 106 (bezeichnet mit „Vgate-Generator”) gekoppelt, welcher eine Gate-Spannung Vgn an dem Gateanschluss 101c des ersten Feldeffekttransistors 101 bereitstellt und ferner eine Gate-Spannung Vgp an dem Gateanschluss 102c des zweiten Feldeffekttransistors 102 bereitstellt. Der Schaltkreis 106 ist mit einem Dateneingang 107 gekoppelt, an welchem ein Dateneingangssignal „Daten_ein” bereitgestellt wird.
  • Der Schreib-Treiberschaltkreis 100 weist ferner einen ersten Pull-Up-Widerstand 109 mit einem Widerstand Rn auf, welcher zwischen den Source-Anschluss 101a des ersten Feldeffekttransistors 101 und einen Knoten 121 gekoppelt ist. Der Schreib-Treiberschaltkreis 100 weist ferner einen zweiten Pull-Up-Widerstand 110 mit einem Widerstand Rp auf, welcher zwischen den Source-Anschluss 102a des zweiten Feldeffekttransistors 102 und den Knoten 121 gekoppelt ist. Die Widerstände Rn und Rp können zum Beispiel in einem Bereich von ungefähr 10 Ω „Ohm” bis ungefähr 20 Ω liegen.
  • Weiterhin weist der Schreib-Treiberschaltkreis 100 einen Passier-Schaltkreis (pass circuit) auf, welcher zwischen den Knoten 121 und ein höheres elektrisches Versorgungspotenzial (VDD-Potenzial) gekoppelt ist. Der Knoten 121 befindet sich auf einem elektrischen Potenzial Vcm.
  • Der Schreib-Treiberschaltkreis 100 weist ferner eine ESD-Spannungsklemme 111 auf, welche zwischen das VSS-Potenzial und das VDD-Potenzial gekoppelt ist. Die Spannungsklemme 111 weist eine Rückwärtsflussdiode (reverse flow diode) auf.
  • Der Schreib-Treiberschaltkreis 100 weist ferner ein erstes ESD-Schutzelement 118a (bezeichnet mit „ESD_P”) auf, welches zwischen den ersten Ausgang 103 und das VDD-Potenzial gekoppelt ist, sowie ein zweites ESD-Schutzelement 119a (bezeichnet mit „ESD_P”), welches zwischen den zweiten Ausgang 104 und das VDD-Potenzial gekoppelt ist. Ferner weist der Schreib-Treiberschaltkreis 100 ein drittes ESD-Schutzelement 118b (bezeichnet mit „ESD_N”) auf, welches zwischen den ersten Ausgang 103 und das VSS-Potenzial gekoppelt ist, sowie ein viertes ESD-Schutzelement 119b (bezeichnet mit „ESD_N”), welches zwischen den zweiten Ausgang 104 und das VSS-Potenzial gekoppelt ist.
  • Im Folgenden werden bestimmte Merkmale und Eigenschaften des Schreib-Treiberschaltkreises 100 ausführlicher erläutert. In allen weiteren Beschreibungen wird eine niederohmige differenzielle Last, die zwischen den Ausgangspins und außerhalb des Chips vorhanden sein kann, der Einfachheit halber nicht beachtet.
  • Der Schreib-Treiberschaltkreis 100 weist ein differenzielles Paar Tn/Tp mit resistiven Pull-up Rn/Rp auf. Das differenzielle Paar arbeitet als ein Schalter, welcher den Strom I0, der durch die Tail-Stromquelle 135 (tail current source) an den Pull-Up-Widerständen Rn/Rp bereitgestellt wird, steuert und somit eine Spannung über die Widerstände hinweg zwingt. Wenn der Strom vollständig zu einem der Widerstände Rn/Rp geschaltet ist, wird der andere Widerstand bei einem Strom ”Null” betrieben. Auf diese Weise wird die Spannung an dem zugehörigen Ausgangspin (das heißt die Spannung Vaus_n an dem ersten Ausgang 103 oder die Spannung Vaus_p an dem zweiten Ausgang 104) nach Vcm gezogen, welches die positive Versorgung VDD sein kann oder ein durch den Passier-Schaltkreis 120 geregelter Gleichtaktpegel, wo anwendbar. Der differenzielle Signalhub ist gleich der zweifachen Spannung über den Pull-Up-Widerstand hinweg, falls keine externen Widerstände mit betrachtet werden. Die Eingangsdaten „Daten_ein” werden an den Schaltkreis 106 angelegt, welcher differenzielle Gate-Spannungen Vgn/Vgp erzeugt zum Steuern der Ausgangstransistoren Tn/Tp.
  • Falls eine hohe Gleichtaktausgangsspannung (Vaus_n + Vaus_p)/2 an den Ausgangspins 103 und 104 erreicht werden soll, so sollten besondere Vorsichtsmaßnahmen getroffen werden, um eine permanente Belastung oder Überlastung an den Gateoxiden der Transistoren Tn/Tp zu vermeiden und die maximale Drain-nach-Source-Spannung in diesen Vorrichtungen (Transistoren) zu begrenzen. Die Spannungshöhe an dem Knoten 136 („ncom”) kann dadurch bestimmt werden, dass die Gate-Spannungen Vgn und Vgp auf solche Weise definiert werden, dass die Drain-nach-Source-Spannung, Drain-nach-Gate-Spannung und Drain-nach-Bulk-Spannung der Transistorvorrichtungen Tn/Tp innerhalb der Technologiegrenzen bleiben. Dies kann mittels des Gatespannungsgenerator-Schaltkreises 106 durchgeführt werden. Weiterhin können geeignete Vgn/Vgp-Spannungen hergeleitet werden in Abhängigkeit von den Eingangsdaten, ohne Pulsasymmetrien in der differenziellen Schreib-Ausgangsspannung einzuführen.
  • Neben den grundlegenden Schaltkreiselementen sind in dem Schaltkreis 100 ESD-Schutzeinheiten 118a, 118b, 119a, 119b hin zu der positiven (ESD_P) und der negativen (ESD_N) Versorgung bereitgestellt, um eine Umgehung (bypass) für Entladungsströme bereitzustellen zum Schutz der Vorrichtungen bei einem ESD-Ereignis. Die ESD_P-Elemente und/oder ESD_N-Elemente können zum Beispiel als pn-Dioden implementiert sein. In diesem Fall können die ESD_P-Elemente die Pin-Spannung gegen VDD klemmen mittels Vorspannens der pn-Diode in Vorwärtsrichtung. Ein ähnliches Klemmen gegen VSS kann mittels der ESD_N-Elemente erreicht werden, wenn die Pin-Spannung niedriger ist als VSS. Zur Vervollständigung der ESD-Schaltung ist die ESD-Spannungsklemme 111 bereitgestellt, welche VDD nach VSS klemmt und eine Rückwärtsfluss-Diode (reverse flow diode) enthält, um VSS gegen VDD zu klemmen. Die Spannungsklemme 111 stellt eine Verbindung bereit zwischen VDD und VSS, um den ESD-Entladungspfad zu vervollständigen parallel zu den geschützten Vorrichtungen 101, 102 (i. e. dem differenziellen Paar Tn/Tp), den Pull-Up-Widerständen 109, 110 (Rn/Rp) und dem Passier-Schaltkreis 120. Beide pn-Dioden tragen mit ihrer Sperrschichtkapazität zu der parasitären Kapazität bei.
  • Alternativ können so genannte geerdetes-Gate-NMOS-Vorrichtungen (grounded gate NMOS, ggNMOS) verwendet werden. Diese NMOS-Vorrichtungen weisen eine parallele (anders ausgedrückt parallel geschaltete) parasitäre NPN-Vorrichtung auf, welche für den Fall, dass die Spannung über die Vorrichtung hinweg einen bestimmten Triggerlevel überschreitet, öffnet. Dieser Effekt wird als „Rückschnapp”-Effekt („snap-bag”-effect) bezeichnet. Mit Hilfe dieser Vorrichtungen kann die Pin-Spannung gegen VSS geklemmt werden ohne Einfügen der ESD-Spannungsklemme in den Entladungspfad. Eine ggNMOS-ESD-Klemme kann eine größere parasitäre Kapazität aufweisen als eine pn-Diode.
  • Sowohl pn-Dioden als ggNMOS-Devices sind typischerweise Bestandteil des Standard-Device-Portfolios von gemischt-Signal-Chips (mixed-signal chips).
  • Die folgenden ESD-Entladungsfälle können beim Auswählen der ESD-Schutzelemente in Betracht kommen:
    • (i) Pin-Spannung positiv gegenüber VSS;
    • (ii) Pin-Spannung positiv gegenüber VDD;
    • (iii) VDD positiv gegen Pin;
    • (iv) VSS positiv gegen Pin; und
    • (v) Vaus_p positiv gegen Vaus_n und umgekehrt.
  • Ein ESD-Entladungsereignis kann durch zwei Spannungen charakterisiert werden. Eine davon ist die Auslösespannung (auch als Triggerspannung bezeichnet), welches die Spannungshöhe ist, bei der eine Umgehung (auch bezeichnet als Umgehungspfad) beziehungsweise ein Bypass geöffnet wird, um Entladungsströme fließen zu lassen, und die andere Spannung ist die Haltespannung, welches die maximale Spannung über die ESD-Klemmen hinweg ist, wenn der ESD-Entladungsstrom fließt.
  • Der ESD-Entladungspfad für den Fall (i) weist die Elemente 118a/119a (ESD_P) sowie die ESD-Spannungsversorgungsklemme 111 auf. Somit wird die Spannung eines in Vorwärtsrichtung (anders ausgedrückt, Durchlassrichtung) vorgespannten pn-Übergangs zu der Haltespannung der ESD-Spannungsversorgungsklemme addiert. Dieser Fall kann insbesondere dann auftreten, falls für hohe Ausgangsgleichtaktspannungen Spannungsversorgungs-ESD-Klemmen verwendet werden, die bei einer hohen Spannungsversorgungsspannung arbeiten können. Diese Klemmen weisen gewöhnlich Triggerspannungen auf, welche die maximale Spannungshöhe überschreiten, die für Dünnoxid-Vorrichtungen während eines ESD-Ereignisses erlaubt ist.
  • Der ESD-Entladungspfad für den Fall (ii) weist nur die Elemente 118a/119a (ESD_P) auf und ist daher normalerweise unkritisch.
  • Der ESD-Entladungspfad für den Fall (iii) weist ESD-Spannungsversorgungsklemme 111 sowie die Elemente 118b/119b (ESD_N) auf. Somit wird die Spannung eines in Vorwärtsrichtung vorgespannten pn-Übergangs zu der Haltespannung der ESD-Spannungsversorgungsklemme 111 addiert. Dieser Fall kann insbesondere dann zum Tragen kommen, falls für hohe Ausgangsgleichtaktspannungen Spannungsversorgungs-ESD-Klemmen verwendet werden, die bei einer hohen Spannungsversorgungsspannung arbeiten können. Diese Klemmen weisen gewöhnlich Triggerspannungen auf, welche die maximale Spannungshöhe überschreiten, die für Dünnoxid-Vorrichtungen während eines ESD-Ereignisses erlaubt ist.
  • Der ESD-Entladungspfad für den Fall (iv) weist nur die Elemente 118b/119b (ESD_N) auf und ist daher normalerweise unkritisch.
  • Der ESD-Entladungspfad für den Fall (v) weist die ESD-Spannungsversorgungsklemme 111, die Elemente 118a/119a (ESD_P) und die Elemente 118b/119b (ESD_N) auf. Somit werden die Spannungen von zwei in Vorwärtsrichtung vorgespannten pn-Übergängen zu der Haltespannung der ESD-Spannungsversorgungsklemme 111 hinzu addiert. Dieser Fall kann besonders dann zum Tragen kommen, falls für hohe Ausgangsgleichtaktspannungen Spannungsversorgungs-ESD-Klemmen verwendet werden, die bei einer hohen Spannungsversorgungsspannung arbeiten können. Diese Klemmen weisen üblicherweise Triggerspannungen auf, die die maximale Spannungshöhe überschreiten, welche für Dünnoxid-Vorrichtungen während eines ESD-Ereignisses erlaubt ist.
  • Es kann schwierig sein, die Transistoren Tn/Tp zu schützen mittels Bereitstellens eines Entladungspfades durch die ESD-Vorrichtungen hindurch mit genügend kleiner Trigger- und Haltespannung. Von den oben aufgeführten ESD-Entladungsklemmen (i) bis (v) ist möglicherweise der Fall (v) von besonderer Relevanz. In diesem Fall enthält der Entladungspfad zwei ESD-Elemente und ebenso die Spannungsklemme 111, und die Spannung über die Transistoren Tn/Tp hinweg kann eine beachtliche Höhe erreichen.
  • Dieser Effekt kann weiter verstärkt werden in dem Fall, wenn Dünnoxid-Feldeffekttransistoren für Tn/Tp verwendet werden und eine Gleichtaktspannung angewendet wird, welche die Spannungsgrenzen der Devices (Transistoren) überschreitet.
  • Im Rahmen dieser Anmeldung wird unter dem Ausdruck „Dünnoxid-Feldeffekttransistor” ein Feldeffekttransistor verstanden, welcher ein dünnes Gate-Oxid aufweist. Zum Beispiel kann die Gateoxiddicke in einem Dünnoxid-Feldeffekttransistor beispielsweise ungefähr 1,6 nm oder weniger bei dem 90-Nanometer-Technologieknoten betragen, oder ungefähr 1,25 nm oder weniger bei dem 65-Nanometer-Technologieknoten.
  • In dem oben erwähnten Fall kann die Versorgungsspannung VDD relativ hoch sein, wodurch die Verwendung von ESD-Spannungsklemmen, welche höhere Spannungen tolerieren können, erforderlich wird. Eine solche Spannungsklemme, zum Beispiel ein ggNMOS, hat möglicherweise eine Triggerspannung, die die maximal erlaubte Spannung für die Dünnoxid-Transistoren überschreitet.
  • Eine andere Spannungsklemmenstruktur ist gegeben durch einen sogenannten Gate-gesteuerten NMOS (gate controlled NMOS, gcNMOS), welcher eine NMOS-Transistorvorrichtung ist, bei der das Gate mit VDD verbunden ist durch einen Inverter. Der Inverter wird von VDD durch einen großen Widerstand getrieben, aber der Invertereingang ist auch mit einer großen Kapazität mit VSS gekoppelt. Auf diese Weise wird ein RC-Filter bereitgestellt mit einer Zeitkonstante, die die Dauer eines ESD-Ereignisses überschreitet.
  • Auf diese Weise kann erreicht werden, dass der Invertereingang während eines ESD-Ereignisses auf VSS-Pegel ist und somit den Ausgang zwingt, auf VDD zu gehen und damit die gcNMOS-Vorrichtung zwingt, als eine NMOS-Diode zu wirken. Auch im Falle eines gcNMOS können immer noch die beiden Haltespannungen der verbleibenden ESD-Elemente ESD_P und ESD_N hinzu addiert werden. Weiterhin ist es möglich, dass eine signifikant hohe Spannung beobachtet wird über die gcNMOS-Vorrichtung hinweg aufgrund der großen ESD-Entladungsströme. Zum Beispiel kann bei 2 kV HBM (human body model, Mensch-Körper-Modell) ein Strom von ungefähr 2 A fließen.
  • Bei der Erzeugung der Steuerspannungen Vgn/Vgp kann der Hub an diesen Spannungen so eingestellt werden, dass er im Einklang steht mit den maximal erlaubten Spannungen über Tn/Tp hinweg. Ferner kann besondere Sorgfalt angewendet werden während des Abschaltens (power-down), um eine erhebliche Belastung an Tn/Tp zu vermeiden, wenn der Strom I0 abgeschaltet wird, was die Pin-Spannungen zwingt, auf VDD zu gehen, falls Vcm direkt mit VDD verbunden ist. Selbst wenn Vcm mittels des Passier-Schaltkreises 120 gesteuert wird, kann besondere Sorgfalt erforderlich sein, um erwünschte Bedingungen während des Abschaltens (Power-down) und/oder Anschaltens (Power-up) zu verringern oder sogar zu vermeiden.
  • In manchen Schreib-Treiberschaltkreisen wird ein zusätzliches differenzielles Paar verwendet, um die Steuerspannungen Vgn/Vgp zu gewinnen.
  • 2 zeigt einen Schreib-Treiberschaltkreis 200, welcher ein zusätzliches differenzielles Paar (T1n/T1p) aufweist, welches gesteuert wird mittels der digitalen Eingangsdaten Daten_Ein und eine resistive Last (R1n/R1p) aufweist. Der Schreib-Treiberschaltkreis 200 ist zu einem gewissen Grad ähnlich dem in 1 gezeigten Schreib-Treiberschaltkreis 100, und jene Komponenten des Schreib-Treiberschaltkreises 200, die ähnlich oder identisch sind mit Komponenten, welche hierin oben im Zusammenhang mit dem Schreib-Treiberschaltkreis 100 beschrieben worden sind, werden der Kürze halber nicht noch einmal ausführlich beschrieben.
  • Der Schreib-Treiberschaltkreis 200 weist einen dritten Feldeffekttransistor 201 (bezeichnet mit „T1n”) und einen vierten Feldeffekttransistor 202 (bezeichnet mit „T1p”) als das zusätzliche differenzielle Paar auf, und weist ferner einen fünften Feldeffekttransistor 251 und einen sechsten Feldeffekttransistor 252 auf. Der dritte Feldeffekttransistor 201, der vierte Feldeffekttransistor 202, der fünfte Feldeffekttransistor 251 und der sechste Feldeffekttransistor 252 sind alle als NMOS-Feldeffekttransistoren eingerichtet.
  • Ein Source-Anschluss 201a und ein Drain-Anschluss 201b des dritten Feldeffekttransistors 201 (T1n) sind mit einem Drain-Anschluss 251b des fünften Feldeffekttransistors 251 beziehungsweise einem Knoten 236 gekoppelt, und ein Source-Anschluss 202a und ein Drain-Anschluss 202b des vierten Feldeffekttransistors 202 (T1p) sind mit einem Drain-Anschluss 252b des sechsten Feldeffekttransistors 252 beziehungsweise dem Knoten 236 gekoppelt. Ein Gate-Anschluss 251c des fünften Feldeffekttransistors 251 ist mit einem Gate-Anschluss 252c des sechsten Feldeffekttransistors 252 gekoppelt, und eine Spannung Vref wird an den Gate-Anschlüssen 251c, 252c der beiden Transistoren 251 und 252 bereitgestellt.
  • Ein Source-Anschluss 251a des fünften Feldeffekttransistors 251 ist mit dem Gate-Anschluss 101c des ersten Feldeffekttransistors 101 (Tn) gekoppelt und ist ferner gekoppelt (über einen dritten Pull-Up-Widerstand 209 mit einem Widerstand R1n) mit dem VDD-Potenzial. In ähnlicher Weise ist ein Source-Anschluss 252a des sechsten Feldeffekttransistors 252 mit dem Gate-Anschluss 102c des zweiten Feldeffekttransistors 102 (Tp) gekoppelt und ist ferner gekoppelt (über einen vierten Pull-Up-Widerstand 210 mit einem Widerstand R1p) mit dem VDD-Potenzial.
  • Der Schreib-Treiberschaltkreis 200 weist ferner einen siebten Feldeffekttransistor 253 auf, welcher als ein NMOS-Feldeffekttransistor eingerichtet ist. Der siebte Feldeffekttransistor 253 ist zwischen den Knoten 136 und das VSS-Potenzial gekoppelt und ersetzt anschaulich die in 1 gezeigte Stromquelle 135. Das heißt, ein Source-Anschluss 253a und ein Drain-Anschluss 253b des siebten Feldeffekttransistors 253 sind mit dem Knoten 136 beziehungsweise dem VSS-Potenzial gekoppelt. Der Schreib-Treiberschaltkreis 200 weist ferner einen achten Feldeffekttransistor 254 auf, welcher als ein NMOS-Feldeffekttransistor eingerichtet ist. Der achte Feldeffekttransistor 254 ist zwischen den Knoten 236 und das VSS-Potenzial gekoppelt. Das heißt, ein Source-Anschluss 254a und ein Drain-Anschluss 254b des achten Feldeffekttransistors 254 sind mit dem Knoten 236 beziehungsweise mit dem VSS-Potenzial gekoppelt.
  • Der siebte Feldeffekttransistor 253 und der achte Feldeffekttransistor 254 dienen anschaulich als so genannte Tail-Stromquellen in dem Schreib-Treiberschaltkreis 200.
  • Der Schreib-Treiberschaltkreis 200 weist ferner zwei Widerstände 125, 126 auf, welche jeweils einen Widerstand Rcm haben, wobei die Widerstände 125, 126 miteinander in Serie geschaltet sind zwischen den Source-Anschluss 101a des ersten Feldeffekttransistors 101 und den Source-Anschluss 102a des zweiten Feldeffekttransistors 102. Der Wert von Rcm kann viel größer sein als die Werte Rn/Rp des ersten Pull-Up-Widerstands 109 und des zweiten Pull-Up-Widerstands 110.
  • Der Schreib-Treiberschaltkreis 200 weist ferner einen Operationsverstärker 224 auf, wobei ein nicht-invertierender Eingang des Operationsverstärkers 224 mittig zwischen die beiden Widerstände 125 und 126 gekoppelt ist, wobei eine Spannung 227 (bezeichnet mit „Vcm_Ziel”) an einem invertierenden Eingang des Operationsverstärkers 224 bereitgestellt wird, und wobei ein Ausgang des Operationsverstärkers 224 mit einem Drain-Anschluss 253c des siebten Feldeffekttransistors 253 und mit einem Drain-Anschluss 254c des achten Feldeffekttransistors 254 gekoppelt ist. Der Operationsverstärker 224 stellt (über den Ausgang) eine Spannung Vgi an dem Drain-Anschluss 253c des siebten Feldeffekttransistors 253 und an dem Drain-Anschluss 254c des achten Feldeffekttransistors 254 bereit.
  • Der Schreib-Treiberschaltkreis 200 weist ferner einen Inverter 255 auf, wobei ein Eingang des Inverters 255 mit einem Dateneingang 107 des Schreib-Treiberschaltkreises 200 gekoppelt ist und ein Ausgang des Inverters 255 mit einem Gate-Anschluss 202c des vierten Feldeffekttransistors 202 gekoppelt ist. Der Dateneingang 107 ist ferner mit einem Gate-Anschluss 201c des dritten Feldeffekttransistors 201 gekoppelt. Ein Dateneingangssignal „Daten_Ein”, welches an dem Dateneingang 107 bereitgestellt wird, kann somit an dem Gate-Anschluss 201c des dritten Feldeffekttransistors 201 und ferner an dem Eingang des Inverters 255 bereitgestellt werden. Das VSS-Potenzial sowie ein digitales Versorgungspotenzial (VDDtief) werden an einem zweiten beziehungsweise einem dritten Eingang des Inverters 255 bereitgestellt. Mittels des Inverters 255 kann ein Signal, welches einer Inversion des Dateneingangssignals „Daten_Ein” entspricht, an dem Gate-Anschluss 202c des vierten Feldeffekttransistors 202 bereitgestellt werden.
  • Der erste Feldeffekttransistor 101, der zweite Feldeffekttransistor 102 und der siebte Feldeffekttransistor 253, der erste Pull-Up-Widerstand 109 und der zweite Pull-Up-Widerstand 110 sowie die beiden Widerstände 125, 126 sind anschaulich Teil eines Ausgangstreibers (bezeichnet mit „Ausgangstreiber” in 2) des Schreib-Treiberschaltkreises 200, während der dritte bis sechste Feldeffekttransistor 201, 202, 251 und 252, der achte Feldeffekttransistor 254, der dritte Pull-Up-Widerstand 209 und der vierte Pull-Up-Widerstand 210 und der Inverter 255 anschaulich als ein Gatespannungsgenerator 106 (bezeichnet mit „Gatespannungsgenerator” in 2) dienen, welcher Gate-Spannungen Vgn und Vgp an den Gate-Anschlüssen 101c, 102c der Treibertransistoren 101 und 102 des Ausgangstreibers bereitstellt. Der Operationsverstärker 224 kann dazu dienen, den Ausgangshub des Schreib-Treiberschaltkreises 200 zu steuern, wie durch die Bezeichnung „Ausgangshubsteuerung” in 2 angedeutet ist.
  • Bei dem Schreib-Treiberschaltkreis 200 sind der erste bis sechste Feldeffekttransistor 101, 102, 201, 202, 251 und 252 als Dünnoxid-Vorrichtungen (Dünnoxid-Devices) eingerichtet. Der siebte Feldeffekttransistor 253 und der achte Feldeffekttransistor 254 sind als Dickoxid-Vorrichtungen (Dickoxid-Devices) eingerichtet. Im Rahmen dieser Anmeldung ist unter dem Ausdruck „Dickoxid-Feldeffekttransistor” ein Feldeffekttransistor mit einem dicken Gateoxid zu verstehen, zum Beispiel mit einer Gateoxid-Dicke im Bereich von ungefähr von 5 nm bis ungefähr 8 nm oder mehr.
  • Anschaulich zeigt 2 ein Schreib-Treiberschaltkreisdesign mit einem Gatespannungsgenerator und einer Ausgangshubanpassung durch Gleichtaktsteuerung aber ohne einen Passier-Schaltkreis zur Gleichtaktverringerung (i. e. Vcm = Vcd).
  • Im Folgenden werden bestimmte Merkmale und Eigenschaften des Schreib-Treiberschaltkreises 200 ausführlicher beschrieben.
  • Bei dem Schreib-Treiberschaltkreis 200 kann das zusätzliche differenzielle Paar T1n/T1p ebenfalls gefährdet sein, da die Lastwiderstände R1n/R1p gewöhnlich mit VDD (oder mit Vcm, wo anwendbar) verbunden sind. Somit können die Transistoren 201 (T1n) und 202 (T1p) ebenfalls einer hohen Spannung ausgesetzt sein. Das differenzielle Paar T1n/T1p wird durch die Eingangsdaten („Daten_Ein”) und die invertierten Eingangsdaten getrieben. Das digitale Eingangssignal kann einen geringeren Spannungshub aufweisen, wie durch die digitale Versorgungsspannung VDDtief des Systems bestimmt. Für ein optimales symmetrisches Verhalten sollte der Betriebspunkt an den Gates 201c, 202c des zweiten differenziellen Paars T1n/T1p tief genug sein, um eine Übernahmeverzerrung (cross-over distortion) bei einer Änderungen der Datenpolarität zu vermeiden. Die Bandbreite des Gatespannungsgenerators 106 sollte hoch genug sein, um Beeinflussungen der Ausgangssignalasymmetrie zu vermeiden. Dies kann bei Hochgeschwindigkeitsdesigns relevant sein, da das differenzielle Paar Tn/Tp gewöhnlich sehr groß sein kann, um die großen Ströme, die in der Ausgangsstufe fließen, zu handhaben, zum Beispiel wenn ein hoher Signalhub verwendet wird und/oder hohe Datenraten verarbeitet werden. In dieser Situation ist es möglich, dass die Pull-Up-Widerstände Rn/Rp sehr klein sind, zum Beispiel niedriger als ungefähr 20 Ω. Um die Bandbreite zu erhöhen ist es möglich, dass die Ausgangsimpedanz des Gatespannungsgenerators 106 ebenfalls niedrig ist, um die große kapazitive Last, welche von den Gates des differenziellen Paars Tn/Tp bereitgestellt wird, zu treiben. Dies kann dazu führen, dass der Stromverbrauch des Schaltkreises 200 ansteigt.
  • Der Ausgangssignalhub kann gesteuert werden, indem der Tail-Strom I0 in dem Ausgangstreiber angepasst wird. Dies kann dadurch erfolgen, dass die Gleichtaktspannung an den Ausgangspins 103, 104 gesteuert wird. Zu diesem Zwecke kann eine Gleichtaktzielspannung Vcm_Ziel relativ zu VDD angelegt werden, und der Hub kann angepasst werden, indem die Gate-Spannung Vgi der Tail-Stromquellen 253 und 254 verändert wird. Durch die Prozessierung bedingte Schwankungen der Widerstandswerte können auf diese Weise kompensiert werden. Die Zielspannung Vcm_Ziel kann zum Beispiel dadurch erhalten werden, indem eine Bandlückenreferenzspannung (die sich auf VSS bezieht) über einen Operationsverstärker (OpAmp) und einen NMOS-Transistor auf einen ersten Widerstand nach VSS gepuffert wird, und indem der Strom, welcher durch den NMOS-Transistor fließt, in einen zweiten Widerstand, der nach VDD geht, fließen gelassen wird. Auf diese Weise wird eine Zielspannung erhalten relativ zu VDD. Der Wert, um den die Zielspannung gegenüber VDD verschoben ist, wird bestimmt durch das Verhältnis zwischen dem ersten Widerstand und dem zweiten Widerstand multipliziert mit der Referenzspannung, zum Beispiel einer Bandlückenspannung, welche an dem Operationsverstärkereingang bereitgestellt wird.
  • Gewisse Eigenschaften von Schreib-Treiberschaltkreisen, die bei einer hohen Ausgangsgleichtaktspannung arbeiten, sind:
    • • Ein ESD-Schutz der differenziellen Paare des Ausgangs ist möglicherweise schwer zu erreichen;
    • • ESD-Schutzvorrichtungen, einschließlich der Spannungsklemmen, müssen möglicherweise während des normalen Betriebs hohen Spannungen standhalten, wenn auf eine hohe Gleichtaktausgangsspannung abgezielt wird;
    • • ESD-Vorrichtungen für einen Betrieb bei hoher DC-Spannung (Gleichspannung) sind möglicherweise nicht dazu geeignet, Niederspannungs-Dünnoxid-Ausgangs-Devices zu schützen;
    • • ESD-Klemmen tragen möglicherweise zur parasitären Kapazität bei;
    • • ein mit den Pins verbundenes differenzielles Paar mit Dünnoxid-Transistoren erfordert möglicherweise ein spezielles ESD-Layout, um mit möglichen Strömen, welche während einer differenziellen Pin-zu-Pin-ESD-Belastung fliehen, fertig zu werden; dieses Layout erhöht möglicherweise die parasitäre Kapazität;
    • • eine große Device-Größe des differenziellen Paars Tn/Tp ist möglicherweise erforderlich, um mit hohen Tail-Strömen zurechtzukommen, welche für große Ausgangssignalhübe verwendet werden; dies erhöht möglicherweise die Device-Fläche und somit die parasitäre Kapazität aufgrund des zugehörigen ESD-Layouts;
    • • ein komplizierter Gate-Spannungssteuerschaltkreis ist möglicherweise erforderlich, um die Transistorspannungen des differenziellen Paars Tn/Tp innerhalb gegebener Prozessschranken zu halten;
    • • ein ESD-Schutz des Gate-Spannungssteuerschaltkreises kann für sich alleingenommen eine schwer zu erfüllende Aufgabe sein aufgrund der Dünnoxid-Vorrichtungen, die bei der hohen Versorgungsspannung betrieben werden;
    • • die Dünnoxid-Vorrichtungen können Belastungen während des Einschaltens (power-up stress) und Ausschaltens (power-down stress) ausgesetzt sein aufgrund des Betriebs bei der hohen Versorgungsspannung;
    • • ein Hochgeschwindigkeitsbetrieb ist möglicherweise gefährdet durch einen Pol (pole) am Ausgang des Gatespannungsgenerators.
  • Ein Schreib-Treiberschaltkreis gemäß einer Ausgestaltung weist einen ersten Feldeffekttransistor auf. Der erste Feldeffekttransistor weist einen ersten Source/Drain-Anschluss auf, welcher mit einem ersten Ausgang gekoppelt ist. Ferner weist der erste Feldeffekttransistor einen zweiten Source/Drain-Anschluss auf, welcher mit einem ersten Referenzpotenzial gekoppelt ist. Ferner weist der erste Feldeffekttransistor einen Gate-Anschluss auf. Der Schreib-Treiberschaltkreis weist ferner einen zweiten Feldeffekttransistor auf. Der zweite Feldeffekttransistor weist einen ersten Source/Drain-Anschluss auf, welcher mit einem zweiten Ausgang gekoppelt ist. Ferner weist der zweite Feldeffekttransistor einen zweiten Source/Drain-Anschluss auf, welcher mit dem ersten Referenzpotenzial gekoppelt ist. Ferner weist der zweite Feldeffekttransistor einen Gate-Anschluss auf. Der Schreib-Treiberschaltkreis weist ferner einen Gatespannungsgenerator auf, welcher mit den Gate-Anschlüssen des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors gekoppelt ist. Der erste Feldeffekttransistor und der zweite Feldeffekttransistor sind als selbstschützende Feldeffekttransistoren eingerichtet.
  • Der Gatespannungsgenerator ist so eingerichtet, dass er eine Gate-Spannung an den Gate-Anschlüssen des ersten Feldeffekttransistors und des zweiten Feldeffekttransistors bereitstellt, derart, dass der erste Feldeffekttransistor und der zweite Feldeffekttransistor in Sättigung betrieben werden, wenn sie aktiviert sind. Der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor sind als Dickoxid-Feldeffekttransistor eingerichtet. Der Dickoxid-Feldeffekttransistor weist ein Gateoxid mit einer solchen Dicke auf, dass eine Rückschnappspannung (Snap-Back-Spannung) des Dickoxid-Feldeffekttransistors niedriger ist als eine Durchbruchspannung des Gateoxids.
  • Gemäß einer anderen Ausgestaltung weist der Schreib-Treiberschaltkreis ferner eine erste Lasteinrichtung auf, welche zwischen den ersten Source/Drain-Anschluss des ersten Feldeffekttransistors und ein zweites Referenzpotenzial gekoppelt ist, sowie eine zweite Lastvorrichtung, welche zwischen den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors und das zweite Referenzpotenzial gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung weist der Schreib-Treiberschaltkreis ferner eine Klemmvorrichtung auf, welche zwischen das erste Referenzpotenzial und das zweite Referenzpotenzial gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung ist die Klemmvorrichtung als ein geerdetes-Gate-NMOS-Feldeffekttransistor (grounded gate NMOS-Feldeffekttransistor) eingerichtet, wobei ein erster Source/Drain-Anschluss des geerdetes-Gate-NMOS-Feldeffekttransistors mit dem ersten Referenzpotenzialgekoppelt ist und ein zweiter Source/Drain-Anschluss des geerdetes-Gate-NMOS-Feldeffekttransistors mit dem zweiten Referenzpotenzial gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung weist der Schreib-Treiberschaltkreis mindestens eine Klemmvorrichtung auf, welche zwischen das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des ersten Feldeffekttransistors gekoppelt ist und/oder welche zwischen das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung weist der Schreib-Treiberschaltkreis ferner einen Passier-Schaltkreis auf, welcher zwischen das zweite Referenzpotenzial und die erste Lastvorrichtung und die zweite Lastvorrichtung gekoppelt ist, wobei der Passier-Schaltkreis so eingerichtet ist, dass er an dem ersten Ausgang und dem zweiten Ausgang eine Gleichtaktspannung bereitstellt, in keinem Zusammenhang steht mit einem differenziellen Ausgangshub des Schreib-Treiberschaltkreises.
  • Gemäß einer anderen Ausgestaltung weist der Gatespannungsgenerator einen Steuerschaltkreis auf, welcher mit den ersten Source/Drain-Anschlüssen und mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt ist, wobei der Steuerschaltkreis eine Rückkopplungsschleife (feedback loop) aufweist, welche so eingerichtet ist, dass sie an dem ersten Ausgang und zweiten Ausgang eine vorgegebene Gleichtaktspannung bereitstellt, welche im Zusammenhang steht mit einem differenziellen Ausgangshub des Schreib-Treiberschaltkreises.
  • Gemäß einer anderen Ausgestaltung weist der Steuerschaltkreis einen ersten Inverter, einen zweiten Inverter, sowie einen Operationsverstärker auf, wobei ein erster Eingang des ersten Inverters mit einem Dateneingang gekoppelt ist und ein Ausgang des ersten Inverters mit dem Gate-Anschluss des ersten Feldeffekttransistors gekoppelt ist, wobei ein erster Eingang des zweiten Inverters mit dem Ausgang des ersten Inverters gekoppelt ist und ein Ausgang des zweiten Inverters mit dem Gate-Anschluss des zweiten Feldeffekttransistors gekoppelt ist, wobei ein nicht-invertierender Eingang des Operationsverstärkers zwischen den ersten Source/Drain-Anschluss des ersten Feldeffekttransistors und den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist, wobei eine vorgegebene Spannung an einem invertierenden Eingang des Operationsverstärkers bereitgestellt wird, und wobei ein Ausgang des Operationsverstärkers mit einem zweiten Eingang des ersten Inverters und mit einem zweiten Eingang des zweiten Inverters gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung weisen/weist der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor eine Vielzahl von Feldeffekttransistoren auf, welche elektrisch parallel zueinander geschaltet sind.
  • Gemäß einer anderen Ausgestaltung weist der Gatespannungsgenerator eine Steuerlogik auf, welche eingerichtet ist, mindestens einen der Vielzahl von parallelen Feldeffekttransistoren selektiv zu aktivieren.
  • Gemäß einer anderen Ausgestaltung weisen/weist die erste Lastvorrichtung und/oder die zweite Lastvorrichtung eine Vielzahl von Widerständen auf, welche elektrisch zueinander parallel geschaltet sind.
  • Gemäß einer anderen Ausgestaltung weist der Gatespannungsgenerator mindestens eine Vorrichtung (device) auf, welche eingerichtet ist als eine minimale-Merkmalsgröße-Vorrichtung (minimal feature size device) mit der kleinsten Strukturgröße, welche auf einem Chip verwendet wird, auf dem der Schreib-Treiberschaltkreis ausgebildet ist.
  • Ein Schreib-Treiberschaltkreis weist einen ersten Feldeffekttransistor und einen zweiten Feldeffekttransistor auf, wobei der erste Feldeffekttransistor und der zweite Feldeffekttransistor als Dickoxid-Feldeffekttransistoren eingerichtet sind, wobei ein erster Source/Drain-Anschluss des ersten Feldeffekttransistors mit einem ersten Ausgang gekoppelt ist und ein erster Source/Drain-Anschluss des zweiten Feldeffekttransistors mit einem zweiten Ausgang gekoppelt ist, wobei ein zweiter Source/Drain-Anschluss des ersten Feldeffekttransistors und ein zweiter Source/Drain-Anschluss des zweiten Feldeffekttransistors mit einem Referenzpotenzial gekoppelt sind. Ferner weist der Schreib-Treiberschaltkreis einen Gatespannungsgenerator auf, welcher mit einem Gate-Anschluss des ersten Feldeffekttransistors und/oder mit einem Gate-Anschluss des zweiten Feldeffekttransistors gekoppelt ist.
  • Der Gatespannungsgenerator ist eingerichtet, eine Gate-Spannung an den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors bereitzustellen, derart, dass der erste Feldeffekttransistor und der zweite Feldeffekttransistor in Sättigung betrieben werden, wenn sie aktiviert sind.
  • Der Schreib-Treiberschaltkreis weist ferner eine erste resistive Last auf, welche zwischen den Source/Drain-Anschluss des ersten Feldeffekttransistors und ein zweites Referenzpotenzial gekoppelt ist, sowie eine zweite resistive Last, welche zwischen den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors und das zweite Referenzpotenzial gekoppelt ist.
  • Der Schreib-Treiberschaltkreis weist ferner einen Passier-Schaltkreis auf, welcher zwischen das zweite Referenzpotenzial und die erste resistive Last und zweite resistive Last gekoppelt ist, wobei der Passier-Schaltkreis dazu verwendet wird, an dem ersten Ausgang und zweiten Ausgang eine Gleichtaktspannung bereitzustellen, welche nicht im Zusammenhang steht mit einem differenziellen Ausgangshub des Schreib-Treiberschaltkreises.
  • Der Schreib-Treiberschaltkreis weist ferner mindestens eine Klemmvorrichtung auf, welche zwischen das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des ersten Feldeffekttransistors gekoppelt ist, und/oder welche zwischen das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist und/oder welche zwischen das zweite Referenzpotenzial und das erste Referenzpotenzial gekoppelt ist.
  • Der Gatespannungsgenerator weist einen Steuerschaltkreis auf, welcher mit den ersten Source/Drain-Anschlüssen und mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt ist, wobei der Steuerschaltkreis eine Rückkopplungsschleife aufweist, so dass an dem ersten Ausgang und dem zweiten Ausgang eine vorgegebene Gleichtaktspannung bereitgestellt wird, welche im Zusammenhang mit dem differenziellen Ausgangshub des Schreib-Treiberschaltkreises steht.
  • Der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor weisen/weist eine Vielzahl von Feldeffekttransistoren auf, welche elektrisch zueinander parallel geschaltet sind, und der Gatespannungsgenerator weist eine Steuerlogik auf zum selektiven Aktivieren von einem oder mehreren der Mehrzahl von parallelen Feldeffekttransistoren.
  • Die erste resistive Last und/oder die zweite resistive Last weisen/weist eine Vielzahl von Widerständen auf, welche elektrisch zueinander parallel geschaltet sind, und der Schreib-Treiberschaltkreis weist ferner ein Schaltnetzwerk auf zum selektiven Aktivieren von einem oder mehreren der Vielzahl von Widerständen, wobei das Schaltnetzwerk eine Vielzahl von Schaltern aufweist welche in Serie gekoppelt sind mit mindestens einem der Vielzahl von Widerständen.
  • Schreib-Treiberschaltkreise und zugehörige Herstellungsverfahren sind bereitgestellt, die eine hohe ESD-Robustheit in dem Schaltkreis erreichen, während die parasitäre Kapazität an den Pins minimiert wird, wobei nur Standard-Funktionalvorrichtungen (Funktional-Devices) und Standard-ESD-Vorrichtungen (ESD-Devices) verwendet werden. Zum Beispiel werden gemäß manchen Ausgestaltungen Standard-Dickoxid-Transistoren als Treibervorrichtungen verwendet und können bei vorgegebenen hohen Versorgungs- und/oder Gleichtaktspannungen betrieben werden, ohne maximale Grenzspannungen zu überschreiten.
  • Gemäß einigen Ausgestaltungen ist ein neues ESD-Schutzkonzept bereitgestellt, welches basiert auf dem Selbstschutz von Dickoxid-Transistoren während eines ESD-Ereignisses, indem eine genügend große Device-Weite verwendet wird und ein spezielles ESD-Layout implementiert wird. Unter einem Dickoxid-Feldeffekttransistor wird ein Feldeffekttransistor verstanden, welcher ein dickes Gate-Oxid aufweist. Zum Beispiel kann die Dicke des Gate-Oxids in einem Dickoxid-Feldeffekttransistor in einem Bereich sein von ungefähr 5 nm bis ungefähr 8 nm gemäß einigen Ausgestaltungen, zum Beispiel in einem Bereich von ungefähr 6 nm bis ungefähr 7 nm gemäß einigen Ausgestaltungen, beispielsweise ungefähr 5,2 nm gemäß einer Ausgestaltung, zum Beispiel bei dem 90-Nanometer-Technologieknoten. Gemäß einigen Ausgestaltungen kann unter einem Dickoxid-Feldeffekttransistor ein Feldeffekttransistor verstanden werden, welcher Spannungen oberhalb von ungefähr 1,8 V verarbeiten kann, mit anderen Worten ein Feldeffekttransistor, bei dem die Drain-nach-Source-Spannung ungefähr 1,8 V überschreiten kann. Im Vergleich dazu kann die Gateoxiddicke bei einem Dünnoxid-Feldeffekttransistor zum Beispiel 1,6 nm bei dem 90-Nanometer-Technologieknoten betragen, oder ungefähr 1,25 nm bei den 65-Nanometer-Technologieknoten.
  • Ein ESD-Schutzmechanismus, welcher gemäß einigen Ausgestaltungen verwendet wird, schließt die parasitäre NPN-Vorrichtung (NPN-Device) parallel zu einem NMOS auf, welche bei einer ausreichend niedrigeren Spannung triggern (mit anderen Worten, auslösen) kann verglichen mit der Oxid-Durchbruchspannung. Zum Beispiel kann, wenn gemäß einer Ausgestaltung Dickoxid-NMOS-Typen mit beispielsweise 5,2 nm Oxiddicke verwendet werden, die Oxid-Durchbruchspannung ungefähr 9 V betragen, während die Source-nach-Drain-Durchbruchspannung in einem Bereich von ungefähr 5 V bis ungefähr 6 V liegen kann.
  • Gemäß einigen Ausgestaltungen können jegliche zusätzlichen ESD-Schutzelemente eingespart werden oder können gemäß alternativen Ausgestaltungen verwendet werden, um die ESD-Robustheit eines Schreib-Treiberschaltkreises noch weiter zu erhöhen.
  • Bei einem Verfahren zum Herstellen eines Schreib-Treiberschaltkreises wird ein erster Feldeffekttransistor bereitgestellt. Der erste Feldeffekttransistor weist einen ersten Source/Drain-Anschluss, welcher mit einem ersten Ausgang gekoppelt ist, auf, einen zweiten Source/Drain-Anschluss, welcher mit einem Referenzpotenzial gekoppelt ist, sowie einen Gate-Anschluss. Es wird ferner ein zweiter Feldeffekttransistor bereitgestellt. Der zweite Feldeffekttransistor weist einen ersten Source/Drain-Anschluss, welcher mit einem zweiten Ausgang gekoppelt ist, auf, einen zweiten Source/Drain-Anschluss, welcher mit dem Referenzpotenzial gekoppelt ist, sowie einen Gate-Anschluss. Ferner wird ein Gatespannungsgenerator bereitgestellt, welcher mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt wird. Der erste Feldeffekttransistor und der zweiter Feldeffekttransistor werden oder sind als selbstschützende Feldeffekttransistoren eingerichtet.
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen im Allgemeinen dieselben Teile innerhalb der verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise Maßstabsgetreu, die Betonung liegt stattdessen im Allgemeinen darauf, die Prinzipien von beispielhaften Ausgestaltungen zu veranschaulichen. Nachfolgend werden verschiedene Ausführungsbeispiele beschrieben unter Bezug auf die folgenden Zeichnungen, in denen:
  • 1 einen Schreib-Treiberschaltkreis zeigt;
  • 2 einen anderen Schreib-Treiberschaltkreis zeigt;
  • 3 einen Schreib-Treiberschaltkreis gemäß einem Ausführungsbeispiel zeigt;
  • 4A einen Schreib-Treiberschaltkreis gemäß einem anderen Ausführungsbeispiel zeigt;
  • 4B und 4C Klemmvorrichtungen zeigen zur Verwendung in einem Schreib-Treiberschaltkreis gemäß verschiedenen Ausführungsbeispielen;
  • 5 einen Schreib-Treiberschaltkreis gemäß einem anderen Ausführungsbeispiel zeigt;
  • 6 einen Schreib-Treiberschaltkreis gemäß einem anderen Ausführungsbeispiel zeigt;
  • 7 einen Schreib-Treiberschaltkreis gemäß einem anderen Ausführungsbeispiel zeigt;
  • 8 ein Verfahren zum Herstellen eines Schreib-Treiberschaltkreises gemäß einem Ausführungsbeispiel zeigt.
  • Im Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung. In den Figuren sind identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist.
  • 3 zeigt einen Schreib-Treiberschaltkreis 300 gemäß einem Ausführungsbeispiel.
  • Der Schreib-Treiberschaltkreis 300 weist einen ersten Feldeffekttransistor 301 (bezeichnet mit „Tn”) auf. Der erste Feldeffekttransistor 301 weist einen ersten Source/Drain-Anschluss 301a auf, welcher mit einem ersten Ausgang 303 gekoppelt ist, einen zweiten Source/Drain-Anschluss 301b, welcher mit einem ersten Referenzpotenzial 305 (zum Beispiel einem unteren Versorgungspotenzial, beispielsweise VSS, oder dem Massepotenzial (GND)) gekoppelt ist, sowie einen Gate-Anschluss 301c. Das erste Referenzpotenzial 305 kann alternativ auch als erstes Bezugspotenzial bezeichnet werden.
  • Der Schreib-Treiberschaltkreis 300 weist ferner einen zweiten Feldeffekttransistor 302 (bezeichnet mit „Tp”) auf. Der zweite Feldeffekttransistor 302 weist einen ersten Source/Drain-Anschluss 302a auf, welcher mit einem zweiten Ausgang 304 gekoppelt ist, einen zweiten Source/Drain-Anschluss 302b, welcher mit dem Referenzpotenzial 305 gekoppelt ist, sowie einen Gate-Anschluss 302c.
  • Gemäß einer Ausgestaltung können der erste Feldeffekttransistor 301 und der zweite Feldeffekttransistor 302 als selbstschützende Feldeffekttransistoren (auch als selbstgeschützte Feldeffekttransistoren bezeichnet) eingerichtet sein). Gemäß einer anderen Ausgestaltung können der erste Feldeffekttransistor 301 und der zweite Feldeffekttransistor 302 als Dickoxid-Feldeffekttransistoren eingerichtet sein.
  • Der Schreib-Treiberschaltkreis 300 weist ferner einen Gatespannungsgenerator 306 (bezeichnet mit „Vgate-Generator”) auf, welcher mit den Gate-Anschlüssen 301c, 302c des ersten Feldeffekttransistors 301 und zweiten Feldeffekttransistors 302 gekoppelt ist. Gemäß einer Ausgestaltung kann der Gatespannungsgenerator 306 eingerichtet sein, eine Gate-Spannung an den Gate-Anschlüssen 301c, 302c des ersten Feldeffekttransistors 301 und zweiten Feldeffekttransistors 302 bereit zu stellen, derart, dass der erste Feldeffekttransistor 301 und der zweite Feldeffekttransistor 302 in Sättigung betrieben werden, wenn diese aktiviert sind. Mit anderen Worten kann der Gatespannungsgenerator 306 eingerichtet sein, eine Gate-Spannung an den Gate-Anschlüssen 301c, 302c des ersten Feldeffekttransistors 301 und zweiten Feldeffekttransistors 302 bereit zu stellen, derart, dass der erste Feldeffekttransistor 301 und der zweite Feldeffekttransistor 302 in einem Stromquellenmodus betrieben werden, wenn sie aktiviert sind.
  • Gemäß einer anderen Ausgestaltung kann der Gatespannungsgenerator mindestens eine Vorrichtung (device) aufweisen, wobei die mindestens eine Vorrichtung als eine minimale-Merkmalsgröße-Vorrichtung eingerichtet ist. In diesem Zusammenhang kann unter einer minimale-Merkmalsgröße-Vorrichtung zum Beispiel eine Vorrichtung verstanden werden, welche auf der kleinsten minimalen Strukturgröße (oder Merkmalsgröße), die auf einem Chip verwendet wird, zum Beispiel auf einem Chip, auf dem der Schreib-Treiberschaltkreis ausgebildet ist, basiert oder diese verwendet. Mit anderen Worten kann eine minimale-Merkmalsgröße-Vorrichtung die kleinste Strukturgröße, welche auf dem Chip verwendet wird, aufweisen.
  • Gemäß einer Ausgestaltung können/kann der erste Feldeffekttransistor 301 und/oder der zweite Feldeffekttransistor 302 als NMOS-Feldeffekttransistor (n-Typ-Metall-Oxid-Halbleiter) eingerichtet sein, wie in 3 gezeigt ist. Alternativ können einer oder beide der Feldeffekttransistoren 301, 302 als PMOS-Feldeffekttransistor (p-Typ-Metall-Oxid-Halbleiter) eingerichtet sein.
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner eine erste Lastvorrichtung 309 aufweisen, welche zwischen den ersten Source/Drain-Anschluss 301a des ersten Feldeffekttransistors 301 und ein zweites Referenzpotenzial 308 (zum Beispiel ein oberes Versorgungspotenzial (beispielsweise VDD) gekoppelt ist, sowie eine zweite Lastvorrichtung 310, welche zwischen den ersten Source/Drain-Anschluss 302a des zweiten Feldeffekttransistors 302 und das zweite Referenzpotenzial 308 gekoppelt ist (wie in 3 gezeigt).
  • Gemäß einer Ausgestaltung können/kann die erste Lastvorrichtung 309 und/oder die zweite Lastvorrichtung 310 einen Widerstand aufweisen (in 3 gezeigt), zum Beispiel mit einem elektrischen Widerstand von ungefähr 10 Ω bis ungefähr 20 Ω. Gemäß einer anderen Ausgestaltung können/kann die erste Lastvorrichtung 309 und/oder die zweite Lastvorrichtung 310 eine Vielzahl von Widerständen aufweisen, die elektrisch zueinander parallel geschaltet sind (nicht in 3 gezeigt, vergleiche 6).
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner ein Schaltnetzwerk aufweisen, um selektiv einen oder mehrere der Vielzahl von Widerständen zu aktivieren, wobei das Schaltnetzwerk eine Vielzahl von Schaltern aufweist, wobei jeweils ein Schalter in Serie geschaltet ist mit einem Widerstand der Vielzahl von Widerständen (nicht in 3 gezeigt, vergleiche 6).
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner eine Klemmvorrichtung aufweisen, welche zwischen das erste Referenzpotenzial 305 und das zweite Referenzpotenzial 308 gekoppelt ist (nicht in 3 gezeigt, vergleiche 4A). Gemäß einer Ausgestaltung kann die Klemmvorrichtung eingerichtet sein als ein geerdetes-Gate-NMOS-Feldeffekttransistor (grounded gate NMOS-Feldeffekttransistor, ggNMOS) (nicht in 3 gezeigt, vergleiche 4B). Gemäß einer anderen Ausgestaltung kann die Klemmvorrichtung eingerichtet sein als ein Gate-gesteuerter-NMOS-Feldeffekttransistor (gate controlled NMOS-Feldeffekttransistor, gcNMOS) (nicht in 3 gezeigt, vergleiche 4C). Alternativ kann die Klemmvorrichtung als eine andere geeignete Klemmvorrichtung eingerichtet sein. Anschaulich kann die zwischen die beiden Referenzpotenziale gekoppelte Klemmvorrichtung als eine Spannungsversorgungs-ESD-Klemme dienen.
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner eine Klemmvorrichtung aufweisen, welche zwischen das zweite Referenzpotenzial 308 und den ersten Source/Drain-Anschluss 301a des ersten Feldeffekttransistors 301 gekoppelt ist (nicht gezeigt in 3, vergleiche 4A).
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner eine Klemmvorrichtung aufweisen, welche zwischen das zweite Referenzpotenzial 308 und den ersten Source/Drain-Anschluss 302a des zweiten Feldeffekttransistors 302 gekoppelt ist (nicht in 3 gezeigt, vergleiche 4A).
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 300 ferner einen Passier-Schaltkreis (pass circuit) aufweisen, welcher zwischen das zweite Referenzpotenzial 308 und die erste Lastvorrichtung 309 und zweite Lastvorrichtung 310 gekoppelt ist (nicht in 3 gezeigt, vergleiche 4A).
  • Gemäß einer anderen Ausgestaltung kann der Gatespannungsgenerator 306 einen Steuerschaltkreis aufweisen, welcher mit den ersten Source/Drain-Anschlüssen 301a, 302a und mit den Gate-Anschlüssen 301c, 302c des ersten Feldeffekttransistors 301 und zweiten Feldeffekttransistors 302 gekoppelt ist, wobei der Steuerschaltkreis eine Rückkopplungsschleife aufweist zum Bereitstellen einer vorgegebenen Gleichtaktspannung an dem ersten Ausgang 303 und dem zweiten Ausgang 304 (nicht in 3 gezeigt, vergleiche 5).
  • Gemäß einer Ausgestaltung kann der Steuerschaltkreis einen ersten Inverter, einen zweiten Inverter und einen Operationsverstärker aufweisen, wobei ein erster Eingang des ersten Inverters mit einem Dateneingang gekoppelt ist und ein Ausgang des ersten Inverters mit dem Gate-Anschluss 301c des ersten Feldeffekttransistors 301 gekoppelt ist, wobei ein erster Eingang des zweiten Inverters mit dem Ausgang des ersten Inverters gekoppelt ist und ein Ausgang des zweiten Inverters mit dem Gate-Anschluss 302c des zweiten Feldeffekttransistors 302 gekoppelt ist, wobei ein nicht-invertierender Eingang des Operationsverstärkers zwischen dem ersten Source/Drain-Anschluss 301a des ersten Feldeffekttransistors 301 und den ersten Source/Drain-Anschluss 302a des zweiten Feldeffekttransistors 302 gekoppelt ist, wobei eine vorgegebene Spannung an einem invertierenden Eingang des Operationsverstärkers bereitgestellt wird, und wobei ein Ausgang des Operationsverstärkers mit einem zweiten Eingang des ersten Inverters und mit einem zweiten Eingang des zweiten Inverters gekoppelt ist.
  • Gemäß einer anderen Ausgestaltung können/kann der erste Feldeffekttransistor 301 und/oder der zweite Feldeffekttransistor 302 so eingerichtet sein, dass das W/L-Verhältnis dieses Transistors im Bereich von ungefähr 800 bis ungefähr 1200 liegt. Im Rahmen dieser Anmeldung wird unter dem Ausdruck „W/L-Verhältnis” das Verhältnis zwischen der Device-Weite (W) und der Device-Länge (L) verstanden. Zum Beispiel kann im Zusammenhang eines Feldeffekttransistors unter der Device-Länge (L) der Abstand zwischen den beiden Source/Drain-Bereichen zueinander verstanden werden, und unter der Device-Weite (W) kann die Abmessung des Transistor-Gates in der Richtung senkrecht zu der Device-Länge und in der Hauptprozessierungsebene verstanden werden.
  • Gemäß einigen Ausgestaltungen können/kann der erste Feldeffekttransistor 301 und/oder der zweite Feldeffekttransistor 302 eine Device-Länge aufweisen in einem Bereich von ungefähr 180 nm bis ungefähr 400 nm, zum Beispiel 240 nm gemäß einer Ausgestaltung, und/oder eine Device-Weite in einem Bereich von ungefähr 100 μm bis ungefähr 300 μm, zum Beispiel 200 μm gemäß einer Ausgestaltung.
  • Für den Fall, dass der erste Feldeffekttransistor 301 und der zweite Feldeffekttransistor 302 als Dickoxid-Feldeffekttransistoren eingerichtet sind, können/kann gemäß einer Ausgestaltung der erste Feldeffekttransistor 301 und/oder der zweite Feldeffekttransistor 302 ein Gateoxid aufweisen mit solch einer Dicke, dass eine Rückschnappspannung (Snap-Back-Spannung) (mit anderen Worten, eine Triggerspannung) des Feldeffekttransistors, zum Beispiel eines parasitären Bipolar-Devices des Feldeffekttransistors (zum Beispiel eines parasitären NPN-Devices im Fall, dass der Feldeffekttransistor als ein NMOS-Feldeffekttransistor eingerichtet ist), niedriger ist als eine Durchbruchspannung des Gateoxids. Gemäß einigen Ausgestaltungen kann das Gateoxid eine Dicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 8 nm, zum Beispiel von ungefähr 6 nm bis ungefähr 7 nm gemäß einigen Ausgestaltungen, zum Beispiel ungefähr 5 nm gemäß einer Ausgestaltung.
  • Gemäß einer anderen Ausgestaltung können/kann der erste Feldeffekttransistor 301 und/oder der zweite Feldeffekttransistor 302 eingerichtet sein als eine Vielzahl von elektrisch zueinander parallel geschalteten Feldeffekttransistoren (nicht in 3 gezeigt, vergleiche 6).
  • Gemäß einer anderen Ausgestaltung kann der Gatespannungsgenerator 306 eine Steuerlogik aufweisen, um selektiv einen oder mehrere der Vielzahl von parallelen Feldeffekttransistoren zu aktivieren (nicht in 3 gezeigt, vergleiche 6).
  • Mit Bezug nun auf 4A wird ein Schreib-Treiberschaltkreis 400 gemäß einem anderen Ausführungsbeispiel nachfolgend beschrieben.
  • Der Schreib-Treiberschaltkreis 400 weist einen ersten Feldeffekttransistor 401 (bezeichnet mit „Tn” in 4A) auf. Der erste Feldeffekttransistor 401 weist einen ersten Source/Drain-Anschluss 401a auf, welcher mit einem ersten Ausgang 403 gekoppelt ist, einen zweiten Source/Drain-Anschluss 401b, welcher mit einem ersten Referenzpotenzial 405 gekoppelt ist, sowie einen Gate-Anschluss 401c. Gemäß dem gezeigten Ausführungsbeispiel ist das erste Referenzpotenzial 405 ein VSS-Potenzial, das heißt ein unteres elektrisches Versorgungspotenzial. Gemäß einer anderen Ausgestaltung kann das Referenzpotenzial zum Beispiel das Massepotenzial (ground (GND) potential) sein.
  • Der Schreib-Treiberschaltkreis 400 weist ferner einen zweiten Feldeffekttransistor 402 (bezeichnet mit „Tp” in 4A) auf. Der zweite Feldeffekttransistor 402 weist einen ersten Source/Drain-Anschluss 402a auf, welcher mit einem zweiten Ausgang 404 gekoppelt ist, einen zweiten Source/Drain-Anschluss 402b, welcher mit dem ersten Referenzpotenzial 405 gekoppelt ist, sowie einen Gate-Anschluss 402c.
  • Der erste Feldeffekttransistor 401 und der zweite Feldeffekttransistor 402 sind als selbstgeschützte (mit anderen Worten selbstschützende) Dickoxid-Feldeffekttransistoren eingerichtet.
  • Der Schreib-Treiberschaltkreis 400 weist ferner einen Gatespannungsgenerator 406 auf, welcher mit den Gate-Anschlüssen 401c, 402c des ersten Feldeffekttransistors 401 und zweiten Feldeffekttransistors 402 gekoppelt ist. Der Gatespannungsgenerator 406 ist so eingerichtet, dass er eine Gate-Spannung Vgn an dem Gate-Anschluss 401c des ersten Feldeffekttransistors 401 bereitstellt und eine Gate-Spannung Vgp an dem Gate-Anschluss 402c des zweiten Feldeffekttransistors 402 bereitstellt. Die Gate-Spannungen Vgn, Vgp werden an den Gate-Anschlüssen 401c, 402c bereitgestellt, derart, dass der erste Feldeffekttransistor 401 und der zweite Feldeffekttransistor 402 in einem Stromquellenmodus betrieben werden, wenn sie aktiviert sind.
  • Der Gatespannungsgenerator 406 ist mit einem Dateneingang 407 gekoppelt, an welchem ein Dateneingangssignal („Daten_Ein”) bereitgestellt werden kann. Das Dateneingangssignal „Daten_Ein” kann ein digitales Eingangssignal sein.
  • Der erste Feldeffekttransistor 401 und der zweite Feldeffekttransistor 402 sind als NMOS-Feldeffekttransistoren eingerichtet. Alternativ können einer oder beide der Feldeffekttransistoren 401, 402 als ein PMOS-Feldeffekttransistor eingerichtet sein.
  • Der Schreib-Treiberschaltkreis 400 weist ferner eine erste Lastvorrichtung 409 auf, welche (über einen Passier-Schaltkreis 420, siehe unten) zwischen den ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 und ein zweites Referenzpotenzial 408 gekoppelt ist. Gemäß dem gezeigten Ausführungsbeispiel ist das zweite Referenzpotenzial ein VDD-Potenzial, das heißt ein oberes elektrisches Versorgungspotenzial.
  • Der Schreib-Treiberschaltkreis 400 weist ferner eine zweite Lastvorrichtung 410 auf, welche (über den Passier-Schaltkreis 420, siehe unten) zwischen den ersten Source/Drain-Anschluss 402a des zweiten Feldeffekttransistors 402 und das zweite Referenzpotenzial 408 gekoppelt ist.
  • Die erste Lastvorrichtung 409 ist als ein erster Widerstand mit einem elektrischen Widerstandswert Rn eingerichtet, und die zweite Lastvorrichtung 410 als ein zweiter Widerstand mit einem elektrischen Widerstandswert Rp eingerichtet. Anschaulich können der erste Widerstand 409 und der zweite Widerstand 410 als Pull-Up-Widerstände in dem Schreib-Treiberschaltkreis 400 dienen. Gemäß einer Ausgestaltung können/kann der erste Widerstand und/oder der zweite Widerstand einen elektrischen Widerstandswert von ungefähr 10 Ω bis ungefähr 20 Ω aufweisen. Gemäß anderen Ausgestaltungen können der erste Widerstand und der zweite Widerstand andere elektrische Widerstandswerte aufweisen.
  • Der Schreib-Treiberschaltkreis 400 weist ferner eine Klemmvorrichtung 411 auf, welche zwischen das erste Referenzpotenzial 405 und das zweite Referenzpotenzial 408 gekoppelt ist. Die Klemmvorrichtung 411 kann als eine Spannungsversorgungs-ESD-Klemme dienen.
  • Gemäß einer Ausgestaltung kann die Klemmvorrichtung 411 als ein geerdetes-Gate-NMOS-Feldeffekttransistor (ggNMOS) eingerichtet sein, wie in 4B gezeigt ist. In diesem Fall weist die Klemmvorrichtung 411 einen NMOS-Feldeffekttransistor 412 auf, wobei ein erster Source/Drain-Anschluss 412a des Feldeffekttransistors 412 mit dem zweiten Referenzpotenzial 408 (oberes Versorgungspotenzial VDD) gekoppelt ist und ein zweiter Source/Drain-Anschluss 412b sowie der Gate-Anschluss 412c des Feldeffekttransistors 412 mit dem ersten Referenzpotenzial 405 (unteres Versorgungspotenzial VSS) gekoppelt sind.
  • 4C zeigt eine Klemmvorrichtung 411 (Spannungsversorgungs-ESD-Klemme), die als ein Gate-gesteuerter-NMOS-Feldeffekttransistor eingerichtet ist gemäß einer anderen Ausgestaltung. Gemäß dieser Ausgestaltung weist die Klemmvorrichtung 411 einen NMOS-Feldeffekttransistor 413, einen Inverter 414, eine Kapazität 415 (zum Beispiel einen Kondensator) sowie einen Widerstand 416 (zum Beispiel ein Widerstandselement) auf. Ein erster Source/Drain-Anschluss 413a des Feldeffekttransistors 413 ist mit dem zweiten Referenzpotenzial 408 (oberes Versorgungspotenzial VDD) gekoppelt, und ein zweiter Source/Drain-Anschluss 413b des Feldeffekttransistors 413 ist mit dem ersten Referenzpotenzial 405 (unteres Versorgungspotenzial VSS) gekoppelt. Der Widerstand 416 ist zwischen das zweite Referenzpotenzial 408 und einen Eingang des Inverters 414 gekoppelt. Mit anderen Worten ist ein erster Anschluss des Widerstands 416 mit dem zweiten Referenzpotenzial 408 gekoppelt, und ein zweiter Anschluss des Widerstands 416 ist mit dem Eingang des Inverters 414 gekoppelt. Die Kapazität 415 ist zwischen das erste Referenzpotenzial 405 und einen elektrischen Knoten 417, welcher sich zwischen dem Widerstand 416 und dem Eingang des Inverters 414 befindet, gekoppelt. Mit anderen Worten ist ein erster Anschluss der Kapazität 415 mit dem ersten Referenzpotenzial 405 gekoppelt, und ein zweiter Anschluss der Kapazität 415 ist mit dem Eingang des Inverters 414 und mit dem zweiten Anschluss des Widerstands 416 gekoppelt. Ein Ausgang des Inverters 414 ist mit dem Gate-Anschluss 413c des Feldeffekttransistors 413 gekoppelt. Ferner werden das erste Referenzpotenzial 405 und das zweite Referenzpotenzial 408 an einem zweiten Eingang beziehungsweise einem dritten Eingang des Inverters 414 bereit gestellt.
  • Anschaulich ist die Klemmvorrichtung 411 gemäß dem in 4C gezeigten Ausführungsbeispiel als ein Gate-gesteuerter-NMOS (gcNMOS) eingerichtet, das heißt als ein NMOS-Transistor 413, dessen Gate 413c durch den Inverter 414 mit VDD verbunden ist. Der Inverter 414 wird von VDD durch den Widerstand 416 getrieben, und der erste Eingang des Inverters 414 ist ferner mit VSS gekoppelt mit einer Kapazität 415. Somit kann ein RC-Filter bereitgestellt werden mit einer Zeitkonstante, welche zum Beispiel 100 ns überschreitet und damit die Dauer eines ESD-Ereignisses. Auf diese Weise kann erreicht werden, dass der Invertereingang während eines ESD-Ereignisses auf VSS-Pegel liegt und den Ausgang zwingt, auf VDD zu gehen und damit die gcNMOS-Vorrichtung (gcNMOS-Transistor) als eine NMOS-Diode zu wirken.
  • Gemäß alternativen Ausgestaltungen können andere Vorrichtungen (Devices) oder Schaltkreise als die in 4B und 4C gezeigten als Spannungsversorgungs-ESD-Klemme 411 in dem Schreib-Treiberschaltkreis 400 (allgemein in einem Schreib-Treiberschaltkreis gemäß einer Ausgestaltung) verwendet werden.
  • Der Schreib-Treiberschaltkreis 400 weist ferner eine zweite Klemmvorrichtung 418 (bezeichnet mit „ESD_P”) auf, welche zwischen das zweite Referenzpotenzial 408 und den ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 gekoppelt ist. Mit anderen Worten ist ein erster Anschluss der zweiten Klemmvorrichtung 418 mit dem zweiten Referenzpotenzial 408 gekoppelt, und ein zweiter Anschluss der zweiten Klemmvorrichtung 418 ist mit dem ersten Ausgang 403 und mit dem ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 gekoppelt.
  • Der Schreib-Treiberschaltkreis 400 weist ferner eine dritte Klemmvorrichtung 419 (bezeichnet mit „ESD_P”) auf, welche zwischen das zweite Referenzpotenzial 408 und den ersten Source/Drain-Anschluss 402a des zweiten Feldeffekttransistors 402 gekoppelt ist. Mit anderen Worten ist ein erster Anschluss der dritten Klemmvorrichtung 419 mit dem zweiten Referenzpotenzial 408 gekoppelt, und ein zweiter Anschluss der dritten Klemmvorrichtung 419 ist mit dem zweiten Ausgang 404 und mit dem ersten Source/Drain-Anschluss 402a des zweiten Feldeffekttransistors 402 gekoppelt.
  • Die Klemmvorrichtungen 418 und 419 sind optionale Vorrichtungen, die eingerichtet sein können, eine Umgehung (anders ausgedrückt, einen Bypass) für Entladungsströme während eines ESD-Ereignisses bereit zu stellen. Gemäß einer Ausgestaltung sind/ist die Klemmvorrichtung 418 und/oder die Klemmvorrichtung 419 als eine pn-Diode eingerichtet. In diesem Fall kann die Klemmvorrichtung die Pin-Spannung (das heißt die Spannung Vaus_n an dem ersten Ausgang 403 oder die Spannung Vaus_p an dem zweiten Ausgang 404) gegen VDD klemmen, indem die pn-Diode in Durchlassrichtung betrieben beziehungsweise geschaltet wird (Vorwärts-Vorspannung (forward biasing) der pn-Diode). Gemäß alternativen Ausgestaltungen können andere geeignete Klemmvorrichtungen verwendet werden für die zweite Klemmvorrichtung 418 und die dritte Klemmvorrichtung 419.
  • Der Schreib-Treiberschaltkreis 400 weist ferner einen Passier-Schaltkreis 420 auf, welcher zwischen das zweite Referenzpotenzial 408 und die erste Lastvorrichtung 409 und zweite Lastvorrichtung 410 gekoppelt ist. Mit anderen Worten ist ein erster Anschluss des Passier-Schaltkreises 420 mit dem zweiten Referenzpotenzial 408 gekoppelt, während ein zweiter Anschluss des Passier-Schaltkreises 420, ein erster Anschluss der ersten Lastvorrichtung 409 sowie ein erster Anschluss der zweiten Lastvorrichtung 410 mit einem gemeinsamen elektrische Knoten 421 gekoppelt sind, wobei ein zweiter Anschluss der ersten Lastvorrichtung 409 mit dem ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 gekoppelt ist und ein zweiter Anschluss der zweiten Lastvorrichtung 410 mit dem ersten Source/Drain-Anschluss 402 des zweiten Feldeffekttransistors 402 gekoppelt ist.
  • Der Passier-Schaltkreis 420 ist eine optionale Vorrichtung beziehungsweise ein optionaler Schaltkreis, der eingerichtet sein kann, einen Gleichtaktspannungspegel Vcm an dem gemeinsamen Knoten 421, mit dem die erste Lastvorrichtung 409 und die zweite Lastvorrichtung 410 verbunden sind, einzustellen oder zu regeln. Mit anderen Worten kann der Passier-Schaltkreis 420 dazu verwendet werden, an dem ersten Ausgang 403 und dem zweiten Ausgang 404 eine Gleichtaktspannung bereit zu stellen beziehungsweise zu schaffen, welche nicht mit dem differenziellen Ausgangshub (differential Output swing) des Schreib-Treiberschaltkreises 400 zusammenhängt beziehungsweise in Zusammenhang steht. Gemäß einer Ausgestaltung kann der Passier-Schaltkreis 420 so eingerichtet sein, dass er an dem Knoten 421 einen Gleichtaktspannungspegel Vcm erzielt, welcher niedriger sein kann als das zweite Referenzpotenzial 408 (das heißt, niedriger als VDD). Gemäß einer anderen Ausgestaltung kann der Passier-Schaltkreis 420 ein Kurzschluss zu dem zweiten Referenzpotenzial 408 sein, so dass in diesem Fall Vcm = VDD gilt. Alternativ kann der Passier-Schaltkreis 420 weggelassen werden, und die erste Lastvorrichtung 409 und die zweite Lastvorrichtung 410 können direkt mit dem zweiten Referenzpotenzial 408 gekoppelt sein.
  • Im Folgenden werden gewisse Merkmale und Eigenschaften des Schreib-Treiberschaltkreises 400 ausführlicher beschrieben.
  • Anschaulich verwendet der in 4A gezeigte Schreib-Treiberschaltkreis 400 selbstgeschützte offenes-Drain-Treiber (self-protected open-drain drivers). Insbesondere wird, anstelle des Verwendens eines differenziellen Paars (wie bei Schreib-Treibern wie dem in 1 gezeigten), ein Dickoxid-NMOS-offener-Drain-Treiberpaar Tn/Tp (erster Feldeffekttransistor 401 und zweiter Feldeffekttransistor 402) in dem Schreib-Treiberschaltkreis 400 verwendet und kann gesteuert werden mittels eines Gatespannungsgenerators 406, der an den Gate-Anschlüssen 401c, 402c der Treibertransistoren 401, 402 differenzielle Spannungen Vgn und Vgp in einer solchen Weise bereitstellt, dass der durch Tn/Tp fließende Strom so gesteuert werden kann, dass ein vorgegebener Signalhub über die Pull-Up-Widerstände Rn/Rp hinweg erzielt wird.
  • Bei einem Schreib-Treiber mit einem differenziellen Paar ist die gemeinsame Source des Paars (zum Beispiel de in 1 gezeigte Knoten 136 („NCOM”)) mit VSS durch eine Stromquelle (zum Beispiel die in 1 gezeigte Stromquelle 135) verbunden. Daher ist es nicht möglich, eine direkte Umgehung (Bypass) vom Pin nach VSS unter Verwendung des parasitären parallelen NPN-Transistors zu erreichen.
  • Bei dem in 4A gezeigten offenes-Drain-Schaltkreis 400 ist das parasitäre NPN-Device (NPN-Transistor) zwischen die Pins und VSS geschaltet, so dass ein niederohmiger Entladungspfad möglich ist. Der Entladungspfad kann in beide Richtungen wirken, i. e. Spannungen, die niedriger sind als VSS, können mittels der Bulk-Dioden der Transistoren Tn/Tp geklemmt werden, und Pin-Spannungen, die den Auslösepunkt (Triggerpunkt) des parasitären NPN (die Rückschnappspannung) überschreiten, können ebenfalls auf VSS geklemmt werden.
  • Der Schreib-Treiberschaltkreis 400 kann mit jedem beliebigen ESD-Belastungsereignis, welches zwischen den Pins und VSS auftritt (das heißt, Pin-Spannung positiv gegenüber VSS oder umgekehrt) umgehen beziehungsweise fertig werden.
  • Zusätzlich kann der Schreib-Treiberschaltkreis 400 mit jedem beliebigen differenziellen ESD-Belastungsereignis, welches zwischen den Pins auftritt (das heißt, Vaus_n positiv gegenüber Vaus_p oder umgekehrt), umgehen beziehungsweise fertig werden. Eine der Feldeffekttransistor-Vorrichtungen 401, 402 arbeitet dann im Rückschnappmodus (Snap-Back-Modus) und die andere arbeitet mit ihrer Bulk-Diode in Durchlassrichtung (Vorwärts-Vorspannung, forward bias).
  • Weiterhin wird jedes beliebige ESD-Belastungsereignis, welches zwischen VDD und den Pins auftritt (das heißt, Pin-Spannung positiv gegenüber VDD oder umgekehrt) erfasst mittels Einbeziehens der Spannungsklemme 411 (zum Beispiel ggNMOS-Spannungsquelle). Ein Belastungsereignis, bei dem VDD positiv ist gegenüber einem Pin, kann sich entladen durch die im Rückschnappmodus betriebene Spannungsklemme 411 und die Bulk-Diode von entweder dem ersten Feldeffekttransistor 401 (Tn) oder dem zweiten Feldeffekttransistor 402 (Tp), in Abhängigkeit davon, welcher Pin belastet ist. Wenn ein Pin positiv gegenüber VDD ist, kann das Zurückschnappen (snap-back) bei entweder dem ersten Feldeffekttransistor 401 (Tn) oder dem zweiten Feldeffekttransistor 402 (Tp) erfolgen, und die Spannungsklemme 411 kann als eine NMOS-Diode zwischen VSS und VDD arbeiten.
  • Ein Effekt des Schreib-Treiberschaltkreises 400 besteht darin, dass keine zusätzlichen ESD-Klemmen an den Pins erforderlich sind, zum Beispiel für den Fall, dass der Passier-Schaltkreis 420 bereitgestellt ist und einen Kurzschluss zu VDD bereitstellt und das Widerstandslayout mit dem Strom fertig werden kann, welcher bestimmt wird durch die Haltespannung der Serienschaltung aus der ggNMOS-Spannungsklemme (In Diodenmodus) und dem im Zurückschnappen (snap-back) betriebenen NMOS (entweder Tn oder Tp). Es ist beispielsweise möglich, einen Kompromiss zu erzielen zwischen der parasitären Kapazität des Widerstands und der parasitären Kapazität einer zusätzlichen ESD_P-Klemme, zum Beispiel pn-Dioden-Übergang-Kapazität.
  • In einer alternativen Ausgestaltung, bei der ein Passier-Schaltkreis 420 zum Verringern der Gleichtaktspannung bereitgestellt ist, können optional ESD_P-Klemmen 418 und/oder 419 implementiert werden, zum Beispiel angepasst an das Design des Passier-Schaltkreises 420.
  • Ein anderer Effekt des Schreib-Treiberschaltkreises 400 besteht darin, dass die Verwendung von Dickoxid-Transistoren Tn und Tp, obwohl diese eine geringfügig größere Größe haben verglichen mit als differenzielles Paar in Schreib-Treibern verwendeten Dünnoxid-Transistoren, keine signifikante Erhöhung der parasitären Kapazität verursacht, da gemäß einigen Ausgestaltungen die Transistorabmessungen bereits relativ groß sein können, um die relativ großen Ströme zu Hand haben, welche möglicherweise verwendet werden zum Erreichen eines ausreichenden Signalhubs an den kleinen Pull-Up-Widerständen, welche für einen Hochgeschwindigkeitsbetrieb des Schaltkreises verwendet werden.
  • Mit Bezug nun auf 5 wird im Folgenden ein Schreib-Treiberschaltkreis 500 gemäß einem anderen Ausführungsbeispiel beschrieben. Der Kürze halber werden Elemente des Schreib-Treiberschaltkreises 500, welche dieselben sind wie in den hierin oben beschriebenen Schreib-Treiberschaltkreisen 300 und 400, nicht noch einmal ausführlich beschrieben.
  • Bei dem Schreib-Treiberschaltkreis 500 weist der Gatespannungsgenerator 406 einen Steuerschaltkreis (bezeichnet mit „Ausgangshubsteuerung”) auf, welcher mit den ersten Source/Drain-Anschlüssen 401a, 402a und mit den Gate-Anschlüssen 401c, 402c des ersten und zweiten Feldeffekttransistors 401, 402 gekoppelt ist, wobei der Steuerschaltkreis eine Rückkopplungsschleife aufweist, um an dem ersten Ausgang 403 und dem zweiten Ausgang 404 eine vorgegeben Gleichtaktspannung zu schaffen beziehungsweise bereit zu stellen, welche im Zusammenhang steht mit dem differenziellen Ausgangshub des Schreib-Treiberschaltkreises 500.
  • Der Steuerschaltkreis weist einen ersten Inverter 522, einen zweiten Inverter 523 und einen Operationsverstärker 524 (bezeichnet mit „OpAmp”) auf. Ein erster Eingang des ersten Inverters 522 ist mit dem Dateneingang 407 gekoppelt, und ein Ausgang des ersten Inverters 522 ist mit dem Gate-Anschluss 401c des ersten Feldeffekttransistors 401 gekoppelt. Ein erster Eingang des zweiten Inverters 523 ist mit dem Ausgang des ersten Inverters 522 gekoppelt, und ein Ausgang des zweiten Inverters 523 ist mit dem Gate-Anschluss 402c des zweiten Feldeffekttransistors gekoppelt. Ein nicht-invertierender Eingang des Operationsverstärkers 524 ist zwischen den ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 und den ersten Source/Drain-Anschluss 402a des zweiten Feldeffekttransistors 402 gekoppelt. Anschaulich sind zwei elektrische Widerstände 525, 526, welche jeweils einen Widerstandswert Rcm (zum Beispiel zwei Widerstandselemente, die jeweils einen Widerstandswert Rcm aufweisen), in Serie geschaltet zwischen den ersten Source/Drain-Anschluss 401a des ersten Feldeffekttransistors 401 und den ersten Source/Drain-Anschluss 402a des zweiten Feldeffekttransistors 402, und der nicht-invertierende Eingang des Operationsverstärkers 524 ist mittig zwischen die beiden Widerstände 525 und 526 gekoppelt.
  • Gemäß einigen Ausgestaltungen kann der Wert der Widerstände 525, 526 in einem Bereich sein von ungefähr 10 kΩ bis ungefähr 50 kΩ, zum Beispiel 10 kΩ gemäß einer Ausgestaltung.
  • Weiterhin wird eine vorgegeben Spannung 527 (bezeichnet mit „Vcm_Ziel”) an einem invertierenden Eingang des Operationsverstärkers 524 bereitgestellt. Anschaulich kann die Spannung 527 einer Gleichtakt-Zielspannung entsprechen, wie hierin unten ausführlicher beschrieben wird. Die Zielspannung kann zum Beispiel erhalten werden, indem eine Bandlückenreferenzspannung (die sich auf VSS bezieht) über einen Operationsverstärker (OpAmp) und einen NMOS-Transistor auf einen ersten Widerstand zu VSS gepuffert wird, und indem man den Strom, welcher durch den NMOS-Transistor fließt, in einen zweiten Widerstand, der zu VDD geht (oder zu einem Referenzpotenzial wie beispielsweise den mit Vcm bezeichneten Knoten 421 in 4A) fließen lässt. Auf diese Weise kann eine Zielspannung erhalten werden relativ zu VDD. Der Wert, um den die Zielspannung gegenüber VDD verschoben ist, kann ermittelt werden durch das Verhältnis zwischen dem zweiten Widerstand und ersten Widerstand multipliziert mit der Referenzspannung, zum Beispiel einer Bandlückenspannung, welche an dem Operationsverstärkereingang bereitgestellt wird. Ein Ausgang des Operationsverstärkers 524 ist mit einem zweiten Eingang des ersten Inverters 522 und mit einem zweiten Eingang des zweiten Inverters 523 gekoppelt. Weiterhin sind ein dritter Eingang des ersten Inverters 522 und ein dritter Eingang des zweiten Inverters 523 jeweils mit dem ersten Referenzpotenzial 405 (zum Beispiel einem unteren elektrischen Versorgungspotenzial, beispielsweise VSS) gekoppelt. Eine interne Versorgungsspannung VDDint (welche an dem Ausgangsoperationsverstärkers 524 bereitgestellt wird) und das erste Referenzpotenzial 405 werden an dem zweiten Eingang beziehungsweise dem dritten Eingang der Inverter 522, 523 bereitgestellt.
  • Bei dem Schreib-Treiberschaltkreis sind die Pull-Up-Widerstände 409, 410 direkt mit dem zweiten Referenzpotenzial 408 (das heißt VDD) gekoppelt mit keinem dazwischen gekoppelten Passier-Schaltkreis, so dass in diesem Fall Vcm = VDD gilt. Wie bei dem in 4A gezeigten Schreib-Treiberschaltkreis 400 sind die zwischen die Ausgänge 403, 404 und das zweite Referenzpotenzial 408 gekoppelten Klemmvorrichtungen 418 und 419 („ESD_P”) optionale Vorrichtungen (Devices) und können daher in alternativen Ausgestaltungen weggelassen werden.
  • Gemäß einer anderen Ausgestaltung kann der Schreib-Treiberschaltkreis 500 eine Klemmvorrichtung (Spannungsversorgungs-ESD-Klemme) aufweisen, welche zwischen das erste Referenzpotenzial 405 und das zweite Referenzpotenzial 408 gekoppelt ist in einer ähnlichen Weise wie im Zusammenhang mit dem in 4A gezeigten Schreib-Treiberschaltkreis 400 dargestellt und beschrieben worden ist.
  • Im Folgenden werden gewisse Merkmale und Eigenschaften des Schreib-Treiberschaltkreises 500 ausführlicher beschrieben.
  • Anschaulich wird gemäß dem in 5 gezeigten Ausführungsbeispiel ein Schreib-Treiberschaltkreisdesign mit selbstgeschützten Dickoxid-NMOS-offenes-Drain-Treibern und einem Ausgangshubsteuerschaltkreis aber ohne einen Passier-Schaltkreis dargestellt.
  • Zusätzlich zu dem Ausgangs-offenes-Drain-Treiber und den optionalen ESD_P-Klemmen weist der Schreib-Treiberschaltkreis 500 einen Operationsverstärker 524 auf, welcher dazu verwendet werden kann, den Ausgangssignalhub einzustellen beziehungsweise zu regeln. Die offenes-Drain-Treibertransistoren 401 (Tn) und 402 (Tp) können abwechselnd eingeschaltet werden, so dass die Transistorströme In/Ip entweder null oder ein vorgebbarer Zielwert I0 sind. Die Gate-Spannungen Vgn und Vgp, welche mittels des Gatespannungsgenerators 406 an den Gate-Anschlüssen 401c, 402c der Treibertransistoren 401, 402 bereitgestellt werden, können zwischen VSS (0 V) und VDDint hin- und herwechseln (toggeln). Um den Schaltkreis 500 bei einer hohen Gleichtaktspannung zu betreiben, können gemäß einigen Ausgestaltungen die in den Transistoren Tn/Tp fließenden Ströme In/Ip so gesteuert werden, dass der Hub auf einen vorgebbaren Pegel beziehungsweise Wert eingestellt wird. Gemäß einigen Ausgestaltungen arbeiten die Transistoren Tn und Tp in Sättigung und können daher eine hohe Ausgangsimpedanz aufweisen. Deshalb können sie als Stromquellen betrachtet werden. Mit anderen Worten arbeitet jeder Feldeffekttransistor (das heißt der erste Feldeffekttransistor 401 und der zweite Feldeffekttransistor 402) der beiden Feldeffekttransistoren 401, 402 in einem Stromquellenmodus, wenn der jeweilige Feldeffekttransistor aktiviert ist. Die interne Versorgungsspannung VDDint kann mit Hilfe einer Rückkopplungsschleife, welche den Operationsverstärker (OpAmp) 524 enthält, so gesteuert werden, dass eine gegebene Gleichtaktzielspannung Vcm_Ziel, welche zu dem Signalhub proportional sein kann, an den Pins eingestellt beziehungsweise bereitgestellt werden kann.
  • Gemäß einigen Ausgestaltungen kann VDDint so gesteuert werden, dass sie nicht den Signalhub des Eingangsdatenstroms Daten_Ein, welcher gleich einer digitalen Versorgung VDDtief sein kann, überschreitet. Gemäß einer Ausgestaltung kann dies mittels einer geeigneten Anpassung der Größe von Tn und Tp erreicht werden. In diesem Fall kann jede normale Logik (Inverter, Logikgatter, etc.), die mittels digitaler Signale, welche mit der digitalen Versorgung VDDtief schwingen, gesteuert wird, verwendet werden, um VDDint an die Gates von Tp/Tn zu schalten, i. e. um die Gate-Spannung Vgn/Vgp gleich VDDint zu setzen, wenn der Transistor eingeschaltet werden soll.
  • Ein Effekt des Schreib-Treiberschaltkreises 500 besteht darin, dass eine beliebige Gleichtaktspannung an den Ausgängen erzielt werden kann, da die Treibertransistoren Tn/Tp als Stromquellen betrieben werden. Gemäß einigen Ausgestaltungen kann ein Passier-Schaltkreis verwendet werden, um den Knoten Vcm mit dem beide Widerstände verbunden sind, zu erniedrigen und dennoch niederohmige Pull-Up-Widerstände Rp und Rn beizubehalten, die mit den Knoten Vcm verbunden sind (vergleiche Passier-Schaltkreis 420 und Knoten 421 in 4A). Gemäß einer Ausgestaltung kann dieser Schaltkreis unabhängig von der VDDint-Steuerungsschleife betrieben werden. Gemäß einer anderen Ausgestaltung kann der Pegel Vcm auch geändert werden, falls Vcm_Ziel gegeben ist in Bezug auf Vcm. Gemäß einer Ausgestaltung kann der Passier-Schaltkreis eine sehr niedrigere Ausgangsimpedanz aufweisen, um Signalübernahmeverzerrungen beim Schalten von einem Zweig zum anderen zu vermeiden. Gemäß einer anderen Ausgestaltung kann eine Entkopplungskapazität an dem Knoten Vcm bereitgestellt werden.
  • Mit Bezug nun auf 6 wird nachfolgend ein Schreib-Treiberschaltkreis 600 gemäß einem anderen Ausführungsbeispiel beschrieben. Der Kürze halber werden Elemente des Schreib-Treiberschaltkreises 600, welche dieselben sind wie bei den hierin oben beschriebenen Schreib-Treiberschaltkreisen 300, 400 und 500, nicht noch einmal ausführlich beschrieben.
  • Der Schreib-Treiberschaltkreis 600 weist eine Vielzahl von ersten Feldeffekttransistoren 6011, 6012, ..., 601n auf, welche elektrisch zueinander parallel geschaltet sind, sowie eine Vielzahl von zweiten Feldeffekttransistoren 6021, 6022, ..., 602n, welche elektrisch zueinander parallel geschaltet sind. Mit anderen Worten ist bei den Schreib-Treiberschaltkreis 600 der einzelne erste Feldeffekttransistor 401 ersetzt durch n (n ∊ N) erste Feldeffekttransistoren 6011, 6012, ..., 601n, welche jeweils einen ersten Source/Drain-Anschluss 401a und einen zweiten Source/Drain-Anschluss 401b aufweisen, wobei die ersten Source/Drain-Anschlüsse 401a der ersten Feldeffekttransistoren 6011, 6012, ..., 601n alle mit dem ersten Ausgang 403 gekoppelt sind und die zweiten Source/Drain-Anschlüsse 401b alle mit dem ersten Referenzpotenzial 405 gekoppelt sind. In ähnlicher Weise ist der einzelne zweite Feldeffekttransistor ersetzt durch n (n ∊ N) zweite Feldeffekttransistoren 6021, 6022, ..., 602n, welche jeweils einen ersten Source/Drain-Anschluss 402a und einen zweiten Source/Drain-Anschluss 402b aufweisen, wobei die ersten Source/Drain-Anschlüsse 402a der zweiten Feldeffekttransistoren 6021, 6022, ..., 602n alle mit dem zweiten Ausgang 404 gekoppelt sind und die zweiten Source/Drain-Anschlüsse 402b alle mit dem ersten Referenzpotenzial 405 gekoppelt sind.
  • Die ersten Feldeffekttransistoren 6011, 6012, ..., 601n und die zweiten Feldeffekttransistoren 6021, 6022, ..., 602n sind als selbstgeschützte NMOS-Feldeffekttransistoren eingerichtet, zum Beispiel als Dickoxid-NMOS-Feldeffekttransistoren gemäß einer Ausgestaltung. Gemäß einer anderen Ausgestaltung können PMOS-Feldeffekttransistoren verwendet werden.
  • Gemäß dem in 6 gezeigten Ausführungsbeispiel ist die Anzahl der ersten Feldeffekttransistoren gleich der Anzahl der zweiten Feldeffekttransistoren. Gemäß einer Ausgestaltung können die ersten Feldeffekttransistoren und die zweiten Feldeffekttransistoren alle dieselbe Device-Weite aufweisen. Gemäß anderen Ausgestaltungen kann mindestens einer der ersten und/oder zweiten Feldeffekttransistoren eine andere Device-Weite aufweisen. Zum Beispiel kann gemäß einer Ausgestaltung die Device-Weite des i-ten ersten Feldeffekttransistors 601i (i = 1, ..., n) w × 2i sein (wobei w eine vorgebbare Konstante ist), so dass eine binäre Kodierung erreicht werden kann für die Gesamt-Device-Weite W1 (das heißt, die Summe der Device-Weiten aller ersten Feldeffekttransistoren), so dass W1 = w × Σiai × 2i, wobei ai ∊ {0, 1}. In ähnlicher Weise kann die Device-Weite des i-ten zweiten Feldeffekttransistors 602i i = 1, ..., n) w × 2i betragen, so dass eine binäre Kodierung erreicht werden kann für die Gesamt-Device-Weite W2 (das heißt, die Summe der Device-Weiten aller zweiten Feldeffekttransistoren), so dass W2 = w × Σiai × 2i. Gemäß einer anderen Ausgestaltung können die Device-Weiten der einzelnen ersten Feldeffekttransistoren und zweiten Feldeffekttransistoren so gewählt werden, dass eine Thermometerkodierung erzielt werden kann für die Gesamt-Device-Weiten W1 und W2. Gemäß anderen Ausgestaltungen können die Device-Weiten jedoch auf andere Art und Weise gewählt werden.
  • Der Gatespannungsgenerator 406 des Schreib-Treiberschaltkreises 600 weist eine Steuerlogik 628 (bezeichnet mit „Steuerlogik”) auf zum selektiven Aktivieren von einem oder mehreren der Vielzahl von parallelen ersten Feldeffekttransistoren 6011, 6012, ..., 601n und zweiten Feldeffekttransistoren 6021, 6022, ..., 602n. Mittels der Steuerlogik 628 kann anschaulich das effektive W/L-Verhältnis der Treibertransistoren Tn, Tp gesteuert werden, wie hierin unten ausführlicher beschrieben wird.
  • Die Steuerlogik 628 weist einen ersten Eingang auf, der gekoppelt ist mit dem Dateneingang 407, an dem ein Dateneingangssignal („Daten_Ein”) bereitgestellt werden kann. Ferner weist die Steuerlogik 628 einen zweiten Eingang auf, der gekoppelt ist mit einem ersten Steuersignaleingang 629, an dem ein erstes Steuersignal (bezeichnet mit „W/L_Steuer”) bereitgestellt werden kann das steuern kann, welche(r) der ersten Feldeffekttransistoren 6011, 6012, ..., 601n und der zweiten Feldeffekttransistoren 6021, 6022, ..., 602n) aktiviert wird.
  • Die Steuerlogik 628 weist ferner einen dritten Eingang auf, welcher mit dem ersten Referenzpotenzial 405 gekoppelt ist, sowie einen vierten Eingang, an dem eine interne Versorgungsspannung VDDint bereitgestellt werden kann. Die interne Versorgungsspannung VDDint wird bereitgestellt mittels einer Spannungssteuervorrichtung 630 (bezeichnet mit „VDDint-Steuerung”), welche zwischen den vierten Eingang der Steuerlogik 628 und die ersten Source/Drain-Anschlüsse 601a, 602a der ersten und zweiten Feldeffekttransistoren 6011, ..., 601n, 6021, ..., 602n gekoppelt ist. Mit anderen Worten weist die Spannungssteuervorrichtung 630 einen Eingang auf, der mit der Mitte zwischen den beiden Widerständen 525, 526 verbunden ist (mit anderen Worten mittig zwischen die beiden Widerstände gekoppelt ist), sowie einen Ausgang, der mit dem vierten Eingang der Steuerlogik 628 verbunden ist.
  • Gemäß einer Ausgestaltung kann die Spannungssteuervorrichtung 630 als ein Operationsverstärker eingerichtet sein und kann in ähnlicher Weise wie der in 5 gezeigte Operationsverstärker 524 verbunden sein. Das heißt, in diesem Fall kann ein nicht invertierender Eingang des Operationsverstärkers mit der Mitte zwischen den beiden Widerständen 525 und 526 verbunden sein (anders ausgedrückt mittig zwischen die beiden Widerstände gekoppelt sein), während eine Zielspannung an einem invertierenden Eingang des Operationsverstärkers bereitgestellt werden kann. Ferner kann ein Ausgang des Operationsverstärkers mit dem vierten Eingang der Steuerlogik 628 verbunden sein.
  • Die Steuerlogik 628 weist ferner eine Vielzahl von ersten Ausgängen auf, wobei jeweils einer der ersten Ausgänge mit dem Gate-Anschluss 601c von einem der ersten Feldeffekttransistoren 6011, 6012, ..., 601n gekoppelt ist. Ferner weist die Steuerlogik 628 eine Vielzahl von zweiten Ausgängen auf, wobei jeweils einer der zweiten Ausgänge mit dem Gate-Anschluss 602c von einem der zweiten Feldeffekttransistoren 6021, 6022, ..., 602n gekoppelt ist. Gemäß dem in 6 gezeigten Ausführungsbeispiel weist die Steuerlogik 628 n erste Ausgänge und n zweite Ausgänge auf, das heißt insgesamt 2n Ausgänge. Allgemein kann gemäß einer Ausgestaltung die Gesamtanzahl von Ausgängen bei der Steuerlogik 628 gleich der Gesamtanzahl von parallelen Transistoren in dem Schreib-Treiberschaltkreis sein.
  • Mittels der n ersten Ausgänge der Steuerlogik 628 können Gatespannungen Vgn_1, Vgn_2, ..., Vgn_n an den Gate-Anschlüssen 601c der Vielzahl von ersten Feldeffekttransistoren 6011, 6012, ..., 601n bereitgestellt werden. Mit anderen Worten kann eine Gatespannung Vgn_1 an dem Gate-Anschluss 601c eines ersten 6011 der ersten Feldeffekttransistoren, welcher mit einem ersten der ersten Ausgänge der Steuerlogik 628 gekoppelt ist, bereitgestellt werden, eine Gatespannung Vgn_2 kann an dem Gate-Anschluss 601c eines zweiten 6012 der ersten Feldeffekttransistoren, welcher mit einem zweiten der ersten Ausgänge der Steuerlogik 628 gekoppelt ist, bereitgestellt werden, etc. In ähnlicher Weise können mittels der n zweiten Ausgänge der Steuerlogik 628 Gatespannungen Vgp_1, Vgp_2, ..., Vgp_n an den Gate-Anschlüssen 602c der Vielzahl von zweiten Feldeffekttransistoren 6021, 6012, ..., 601n bereitgestellt werden. Mit anderen Worten kann eine Gatespannung Vgp_1 an dem Gate-Anschluss eines ersten 6021 der zweiten Feldeffekttransistoren, welcher mit einem ersten der zweiten Ausgänge der Steuerlogik 628 gekoppelt ist, bereitgestellt werden, eine Gatespannung Vgp_2 kann an dem Gate-Anschluss 601c eines zweiten 6022 der zweiten Feldeffekttransistoren, welcher mit einem zweiten der zweiten Ausgänge der Steuerlogik 628 gekoppelt ist, bereitgestellt werden, etc.
  • Anschaulich ist die Steuerlogik 628 eingerichtet zum Steuern der Gate-Steuerspannungen Vgn_i (i = 1, 2, ..., n), welche an den Gate-Anschlüssen 601c der ersten Feldeffekttransistoren 601i (i = 1, 2, ..., n), und zum Steuern der Gate-Steuerspannungen Vgp_i (i = 1, 2, ..., n), welche an den Gate-Anschlüssen 602c der zweiten Feldeffekttransistoren 602i (i = 1, 2, ..., n) bereitgestellt werden. Die Gate-Steuerspannungen Vgn_i/Vgp_i können hin und her wechseln (toggeln) zwischen dem VSS-Referenzpotenzial (welches an dem dritten Eingang der Steuerlogik 628 bereitgestellt wird) und der internen Versorgungsspannung VDDint (welche an dem vierten Eingang der Steuerlogik 628 mittels der Spannungssteuervorrichtung 630 bereitgestellt wird).
  • Die Steuerlogik 628 kann so eingerichtet sein, dass nur ein Teil der ersten Feldeffekttransistoren 601i (i = 1, 2, ..., n) und/oder der zweiten Feldeffekttransistoren 602i (i = 1, 2, ..., n) aktiviert (oder betrieben) wird, während die restlichen Transistoren permanent deaktiviert (mit anderen Worten, ausgeschaltet) sind. Das Ausschalten von einem der Feldeffekttransistoren 601i (i = 1, 2, ..., n) und 602i (i = 1, 2, ..., n) kann zum Beispiel dadurch erreicht werden, dass permanent das VSS-Potential an dem Gate-Anschluss dieses Transistors bereitgestellt wird. Die Information darüber, welcher (oder wie viele) der Feldeffekttransistoren 601i und/oder 602i in Betrieb ist und welche zu deaktivieren sind, kann zum Beispiel mittels Bereitstellens eines geeigneten Steuersignals ”W/L_Steuer” an dem ersten Steuersignaleingang 629 übermittelt werden. Anschaulich kann mittels Festlegens der Anzahl von Transistoren, die in Betrieb sind, das effektive W/L-Verhältnis der Treibertransistoren Tn/Tp in dem Schreib-Treiberschaltkreis 600 gesteuert werden.
  • Der Schreib-Treiberschaltkreis 600 weist ferner als eine erste Lastvorrichtung eine Vielzahl von ersten Widerständen 6091, 6092, ..., 609k auf, welche elektrisch zueinander parallel geschaltet sind, sowie eine Vielzahl von zweiten Widerständen 6101, 6102, ..., 610k, welche elektrisch zueinander parallel geschaltet sind, als eine zweite Lastvorrichtung. Mit anderen Worten ist bei dem Schreib-Treiberschaltkreis 600 der einzelne Pull-Up-Widerstand 409 durch k (k ∊ N) parallele erste Widerstände 6091, 6092, ..., 609k ersetzt, und der einzelne Pull-Up-Widerstand 410 ist durch k (k ∊ N) parallele zweite Widerstände 6101, 6102, ..., 610k ersetzt.
  • Gemäß dem in 6 gezeigten Ausführungsbeispiel ist die Anzahl der ersten Widerstände gleich der Anzahl der zweiten Widerstände. Wie in 6 gezeigt weist der i-te ersten Widerstand 609i (i ∊ {1, 2, ..., k}) einen Widerstandswert Rn_i auf, und der i-te zweite Widerstand 610i (i ∊ {1, 2, ..., k}) weist einen Widerstandswert Rp_i auf. Gemäß einer Ausgestaltung können die ersten Widerstände und zweiten Widerstände alle denselben Widerstandswert haben bzw. aufweisen. Gemäß anderen Ausgestaltungen kann mindestens einer der ersten Widerstände und/oder zweiten Widerstände einen anderen Widerstandswert haben bzw. aufweisen. Gemäß einer Ausgestaltung können die Widerstandswerte der einzelnen ersten Widerstände und zweiten Widerstände so gewählt werden, dass eine Binärcodierung für die Gesamtwiderstandswerte erreicht wird in einer ähnlichen Weise, wie oben beschrieben wurde im Zusammenhang mit den Device-Weiten der ersten Feldeffekttransistoren und zweiten Feldeffekttransistoren. Gemäß einer anderen Ausgestaltung können die Widerstandswerte so gewählt werden, dass eine Thermometercodierung für die Gesamtwiderstandswerte erzielt wird. Gemäß anderen Ausgestaltungen können die einzelnen Widerstandswerte jedoch auf andere Art und Weise gewählt werden.
  • Der Schreib-Treiberschaltkreis 600 weist ferner ein Schaltnetzwerk 633 auf zum selektiven Aktivieren eines oder mehrerer der Vielzahl von Widerständen 6091, 6092, ..., 609k, 6101, 6102, ..., 610k. Das Schaltnetzwerk 633 weist eine Vielzahl von Schaltern 6311, 6312, ..., 631k, 6321, 6322, ..., 632k auf, wobei jeweils ein Schalter in Serie geschaltet ist mit einem Widerstand der Vielzahl von Widerständen. Gemäß einigen Ausgestaltungen kann mindestens einer der Schalter 6311, 6312, ..., 631k, 6321, 6322, ..., 632k als ein MOS-Schalter eingerichtet sein, zum Beispiel als ein PMOS-Schalter gemäß einer Ausgestaltung. Gemäß anderen Ausgestaltungen können der Schalter bzw. die Schalter jedoch auf eine andere geeignete Weise realisiert werden.
  • Anschaulich weist die Vielzahl von Schaltern 6311, 6312, ..., 631k, 6321, 6322, ..., 632k k erste Schalter 6311, 6312, ..., 631k auf, wobei der i-te erste Schalter 631i (i ∊ (1, 2, ..., k}) in Serie geschaltet ist mit dem i-ten ersten Widerstand 609i, und weist ferner k zweite Schalter 6321, 6322, ..., 632k auf, wobei der i-te zweite Schalter 6321 in Serie geschaltet ist mit dem i-ten zweiten Widerstand 610i (i ∊ {1, 2, ..., k}). Mit anderen Worten weist jeder der ersten Schalter 6311, 6312, ..., 631k, einen ersten Anschluss und einen zweiten Anschluss auf, wobei die ersten Anschlüsse der ersten Schalter 6311, 6312, ..., 631k alle mit dem gemeinsamen elektrischen Knoten 421 gekoppelt sind, und der zweite Anschluss des i-ten ersten Schalters 631i (i ∊ {1, 2, ..., k}) ist mit einem ersten Anschluss des i-ten ersten Widerstands 609i gekoppelt (wobei ein zweiter Anschluss des i-ten ersten Widerstands 609i mit den ersten Source/Drain-Anschlüssen 601a der parallelen ersten Feldeffekttransistoren 6011, 6012, ..., 601n gekoppelt ist). In ähnlicher Weise weist jeder der zweiten Schalter 6321, 6322, ..., 632k einen ersten Anschluss und einen zweiten Anschluss auf, wobei die ersten Anschlüsse der zweiten Schalter 6321, 6322, ..., 632k alle mit dem gemeinsamen Knoten 421 gekoppelt sind, und der zweite Anschluss des i-ten zweiten Schalters 632i (i ∊ {1, 2, ..., k}) ist mit einem ersten Anschluss des i-ten zweiten Widerstands 610i gekoppelt (wobei ein zweiter Anschluss des i-ten zweiten Widerstands 610i mit den ersten Source/Drain-Anschlüssen 602a der parallelen zweiten Feldeffekttransistoren 6021, 6022, ..., 602n gekoppelt ist).
  • Das Schaltnetzwerk 633 ist mit einem zweiten Steuersignaleingang 634 gekoppelt, an dem ein zweites Steuersignal (bezeichnet mit ”R_Steuer”) bereitgestellt werden kann, das Steuern kann, welcher (welche) der ersten Schalter 6311, 6312, ..., 631k und der zweiten Schalter 6321, 6322, ..., 632k des Schaltnetzwerks 633 geschlossen wird.
  • Anschaulich ist das Schaltnetzwerk 633 zwischen den gemeinsamen Knoten 421 und die parallelen ersten Widerstände 6091, 6092, ..., 609k gekoppelt sowie zwischen den Knoten 421 und die parallelen zweiten Widerstände 6101, 6102, ..., 610k. Mittels des Schaltnetzwerks 633 können einer oder mehrere der parallelen Widerstände Rn_1, Rn_2, ..., Rn_k in Serie geschaltet werden zu dem ersten Treibertransistor Tn, und einer oder mehrere der parallelen Widerstände Rp_1, Rp_2, ..., Rp_k können in Serie geschaltet werden zu dem zweiten Treibertransistor Tp, wobei die Information darüber, welche (oder wie viele) der Widerstände Rn_1, Rn_2, ..., Rn_k, Rp_1, Rp_2, ..., Rp_k aktiviert werden, zum Beispiel mittels Bereitstellens eines geeigneten Steuersignals ”R_Steuer” an dem zweiten Steuersignaleingang 634 übermittelt werden kann. Anschaulich können, indem die Anzahl von Schaltern, welche geschlossen sind, festgelegt wird, die effektiven resistiven Lasten, welche in Serie zu den Treibertransistoren Tn, Tp gekoppelt sind, gesteuert werden.
  • Der in 6 gezeigte Schreib-Treiberschaltkreis 600 weist einen Passier-Schaltkreis 420 auf, welcher zwischen das Schaltnetzwerk 633 und das zweite Referenzpotenzial 408 (VDD) gekoppelt ist, und der gemeinsame Knoten 421 ist auf dem Gleichtaktpegel Vcm, welcher niedriger sein kann als VDD. Gemäß anderen Ausgestaltungen kann der Passier-Schaltkreis 420 weggelassen werden oder kann ein Kurzschluss nach VDD sein, so dass in diesem Fall Vcm = VDD gilt.
  • Im Folgenden werden gewisse Merkmale und Eigenschaften des Schreib-Treiberschaltkreises 600 ausführlicher beschrieben.
  • Anschaulich weist der in 6 gezeigte Schreib-Treiberschalkreis 600 die Steuerung bzw. Kontrolle von Pull-Up-Widerstand und W/L auf. Für die effektiven Pull-Up-Widerstandswerte Rn und Rp können verschiedene Werte eingestellt werden. Indem die Pull-Up-Widerstände Rn und Rp in dem Schreib-Treiberschaltkreis 600 jeweils als k parallel geschaltete Widerstände eingerichtet werden, wobei jeder Widerstand einen in Serie dazu geschalteten Schalter aufweist, können die effektiven Pull-Up-Widerstände Rn und Rp verändert bzw. angepasst werden. Anschaulich ist der effektive Pull-Up-Widerstand Rn gegeben durch
    Figure 00580001
    worin die Koeffizienten ai ∊ {0, 1} angeben, ob der serielle Schalter 631i geschlossen (ai = 1) oder offen (ai = 0) ist. In ähnlicher Weise ist der effektive Pull-Up-Widerstand Rp gegeben durch
    Figure 00580002
    worin die Koeffizienten bi ∊ {0, 1} angeben, ob der serielle Schalter 632i geschlossen (bi = 1) oder offen (bi = 0) ist.
  • Bei einem in 7 gezeigten Schreib-Treiberschaltkreis 700 gemäß einem anderen Ausführungsbeispiel können im linearen Modus arbeitende MOSFET-Transistoren (PMOS-Vorrichtungen wie in 7 gezeigt), zum Beispiel Dickoxid-Transistoren, als Alternative verwendet werden zu dem in 6 gezeigten Pull-Up-Netzwerk, welches Widerstände Rn/Rp mit seriellen Schaltern aufweist. Bei dem Schreib-Treiberschaltkreis 700 ist ein erster Dickoxid-PMOS-FET 737, welcher einen ersten Source/Drain-Anschluss 737a, einen zweiten Source/Drain-Anschluss 737b und einen Gate-Anschluss 737c aufweist, zwischen dem Passier-Schaltkreis 420 und den ersten Source/Drain-Anschluss 601a der ersten Feldeffekttransistoren 6011, ..., 601n gekoppelt, und ein zweiter Dickoxid-PMOS-FET 738, welcher einen ersten Source/Drain-Anschluss 738a, einen zweiten Source/Drain-Anschluss 738b und einen Gate-Anschluss 738c aufweist, ist zwischen den Passier-Schaltkreis 420 und den ersten Source/Drain-Anschluss 602a der zweiten Feldeffekttransistoren 6021, ..., 602n gekoppelt. Mit Hilfe eines separaten Steuerschaltkreises 739 kann die Gate-Source-Spannung dieser (Pull-Up-) Transistoren 737, 738 angepasst werden, derart, dass der Kanalwiderstand der Transistoren 737, 738 mit einem Zielwiderstandswert übereinstimmt. Der separate Steuerschaltkreis 739 kann ein drittes Referenzpotenzial bereitstellen, mit welchem die Pull-Up-Transistoren 737, 738 verbunden werden können, um sie in linearen Betrieb zu bringen. Die Pull-Up-Widerstandssteuerung kann durchgeführt werden, indem die Gates 737c, 738c der Transistoren 737, 738 mit dieser Referenzspannung verbunden werden, um den Widerstand einzuschalten. Das Ausschalten des Widerstandes kann dadurch erfolgen, dass die Gates 737c, 738c mit dem zweiten Referenzpotenzial verbunden werden. Ein Effekt des in 7 gezeigten Schreib-Treiberschaltkreises besteht darin, dass der Pull-Up-Widerstand mit nur einer Vorrichtung (Device) in dem jeweiligen Pull-Up-Pfad gesteuert werden kann. Gemäß einer anderen Ausgestaltung kann jeder der beiden Transistoren 737, 738 ersetzt werden durch k-Transistoren (Devices), welche parallel betrieben werden mit ähnlichen Optionen zum Gewichten der Transistoren (Devices), wie oben beschrieben wurde (zum Beispiel binäre Steuerung, Thermometer oder andere).
  • Ein Effekt der in Zusammenhang mit den in 6 und 7 gezeigten Ausführungsbeispielen beschriebenen Pull-Up-Widerstand-Anpassung kann darin gesehen werden, dass Lastkapazität-Schwankungen bei einem Schreib-Treiberschaltkreis kompensiert werden können.
  • Gemäß einer Ausgestaltung kann VDDint angepasst werden, um denselben Ausgangshub beizubehalten.
  • Ein anderer Effekt kann darin gesehen werden, dass das Schalten von Widerständen auch dazu verwendet werden kann, um Energie zu sparen. Zum Beispiel kann mittels Umschaltens Rn/Rp auf einen höheren Wert ein Niedrigenergie-Modus (low power mode) erzielt werden.
  • Falls, wie in 6 und in 7 gezeigt ist, die Treibertransistoren Tn/Tp als n parallel geschaltete Vorrichtungen (Devices) eingerichtet sind, so kann die Logik 628 gemäß einer Ausgestaltung dazu verwendet werden, einzelne Zweige auszuschalten und auf diese Weise dasselbe Verhältnis von W/L zu R aufrecht zu erhalten. In diesem Fall ist es zum Beispiel möglich, dass VDDint unverändert bleibt, was ein schnelles Hochfahren (power up), zum Beispiel zu einem Volle-Geschwindigkeit-Modus (Full-Speed-Modus) mit kleinstem Pull-Up-Widerstand, ermöglichen kann.
  • Gemäß einer anderen Ausgestaltung kann die Anpassung des W/L-Werts von Tn/Tp auch dynamisch durchgeführt werden. Zum Beispiel können die Gate-Spannungen Vgn_i/Vgp_i der n parallelen ersten Feldeffekttransistoren 6011, 6012, ..., 601n und der n parallelen zweiten Feldeffekttransistoren 6021, 6022, ..., 602n mittels der Logik 628 gesteuert werden, um zum Beispiel eine stufenweise Spannungsänderung an den Ausgängen zu vollziehen. Dies kann zum Beispiel bei Systemen verwendet werden, welche eine Kontrolle der Gestalt der Ausgangswellenform verwenden mittels dynamischen Anpassens von Amplitudenpegeln, um kanalinduziertes Symbolübersprechen (intersymbol interference, ISI) zu reduzieren oder zu eliminieren. Zum Beispiel kann gemäß einer Ausgestaltung eine treppenartig ansteigende oder fallende Flanke erzeugt werden, indem Vgn_i/Vgp_i nacheinander auf VDDint geschaltet werden. Eine derartige Steuerung von Ausgangssignalamplitudenpegeln kann mit dem Ausdruck ”Präemphase (Akzentuierung)” (”pre-emphasis”) bezeichnet werden.
  • Gemäß einer anderen Ausgestaltung kann das Ein/Aus-Verhältnis der Ausgangs-Devices gesteuert werden mittels der Logik 628, welche die Gate-Spannungen Vgn_i/Vgp_i auf eine solche Weise erzeugen kann, dass das Tastverhältnis (duty-cycle) der Ausgangswellenform verändert wird. Dieses Verfahren kann zum Beispiel auch zum Reduzieren oder Eliminieren von Intersymbolinterferenzen bzw. Symbolübersprechen (intersymbol interferences ISI) verwendet werden und kann mit dem Ausdruck ”Präkompensation (pre-compensation)” bezeichnet werden.
  • Während die hierin oben in Zusammenhang mit 4a bis 7 beschriebenen Schaltkreise 400, 500, 600, und 700 hauptsächlich im Zusammenhang mit NMOS-Implementierungen besprochen worden sind, ist anzumerken, dass gemäß alternativen Ausgestaltungen auch PMOS-Implementierungen möglich sind. Zum Beispiel kann gemäß einigen Ausgestaltungen der Rückschnapp-ESD-Mechanismus (Snap-Back-ESD-Mechanismus) auch bei PMOS-Vorrichtungen ausgenutzt werden, ein selbstgeschütztes bzw. selbstschützendes ESD-Layout kann erreicht werden, und ein ähnliches Verfahren zum Steuern der Ausgangsströme mittels Einstellens von Gate-Spannungspegeln der Offenes-Drain-PMOS-Transistoren (Open-Drain-PMOS-Transistoren) ist anwendbar.
  • Mit Bezug nun auf 8 wird im Folgenden ein Verfahren 800 zum Herstellen eines Schreib-Treiberschaltkreises gemäß einem Ausführungsbeispiel beschrieben.
  • In 802 wird ein erster Feldeffekttransistor bereitgestellt. Der erste Feldeffekttransistor weist einen ersten Source/Drain-Anschluss auf, welcher mit einem ersten Ausgang gekoppelt ist, einen zweiten Source/Drain-Anschluss, welcher mit einem Referenzpotenzial gekoppelt ist, sowie einen Gate-Anschluss. Der erste Feldeffekttransistor wird als ein selbstgeschützter Feldeffekttransistor eingerichtet, zum Beispiel als ein Dickoxid-Feldeffekttransistor gemäß einer Ausgestaltung.
  • In 804 wird ein zweiter Feldeffekttransistor bereitgestellt. Der zweite Feldeffekttransistor weist einen Source/Drain-Anschluss auf, welcher mit einem zweiten Ausgang gekoppelt ist, einem zweiten Source/Drain-Anschluss, welcher mit dem Referenzpotenzial gekoppelt ist, sowie einen Gate-Anschluss. Der zweite Feldeffekttransistor wird als ein selbstgeschützter Feldeffekttransistor eingerichtet, zum Beispiel als ein Dickoxid-Feldeffekttransistor gemäß einer Ausgestaltung.
  • In 806 wird ein Gatespannungsgenerator bereitgestellt. Der Gatespannungsgenerator ist mit den Gate-Anschlüssen des ersten und zweiten Feldeffekttransistors gekoppelt. Gemäß einer Ausgestaltung kann der Gatespannungsgenerator eingerichtet werden zum Bereitstellen einer Gate-Spannung an den Gate-Anschlüssen des ersten und zweiten Feldeffekttransistors, derart, dass der erste Feldeffekttransistor und der zweite Feldeffekttransistor in Sättigung betrieben werden, wenn sie aktiviert sind.
  • Im Folgenden werden zusätzliche Merkmale und potenzielle Effekte von beispielhaften Ausgestaltungen beschrieben.
  • Gemäß einigen Ausgestaltungen wird ein verbessertes Schreib-Treiberdesign bereitgestellt, wobei parasitäre Kapazitäten sowohl in den Hauptvorrichtungen (Haupt-Devices) als auch in den ESD-Schaltkreisen vermindert sind.
  • Gemäß einigen Ausgestaltungen werden Schreib-Treiberarchitekturen und zugehörige Herstellungsverfahren bereitgestellt, wobei eine hohe Robustheit gegen ESD-Entladungsereignisse unter Verwendung von ausschließlich Standard-ESD-Vorrichtungen erzielt wird. Daher sind gemäß einigen Ausgestaltungen spezielle ESD-Klemmen wie zum Beispiel Niedrigkapazität-SCR-Klemmen, welche möglicherweise nicht im Device-Portfolio verfügbar sind, nicht erforderlich.
  • Gemäß einigen Ausgestaltungen werden Schreib-Treiberschaltkreise bereitgestellt, welche einen Betrieb mit hoher Ausgangsgleichtaktspannung erlauben mit großen Signalhüben mit minimierten parasitären Kapazitäten an den Schreibpads.
  • Gemäß einigen Ausgestaltungen kann eine hohe ESD-Robustheit in einem Schreib-Treiberschaltkreis erreicht werden, indem Dickoxid-Transistoren als Treiber-Vorrichtungen (Treiber-Devices) verwendet werden.
  • Gemäß einigen Ausgestaltungen werden Schreib-Treiberschaltkreise bereitgestellt, bei denen der Selbstschutz von Dickoxid-NMOS-Transistoren, welche den Rückschnappeffekt (Snap-Back-Effekt) nutzen, zusätzliche ESD-Schutzklemmen obsolet bzw. entbehrlich macht.
  • Gemäß einigen Ausgestaltungen kann die ESD-Robustheit eines Schreib-Treiberschaltkreises weiter erhöht werden, indem optionale ESD-Klemmen angebracht werden.
  • Gemäß einigen Ausgestaltungen kann mit Standard-ESD-Elementen eine niedrige parasitäre Kapazität erzielt werden.
  • Gemäß einigen Ausgestaltungen kann der Signalpegel für verschiedene Gleichtaktspannungen gesteuert werden, indem die Gate-Spannungen Vgn/Vgp von Offenes-Drain-Vorrichtungen (open-drain-devices) Tn/Tp mit einer geregelten Spannung VDDint verbunden werden und optional eine Gleichtaktreferenzspannung Vcm mit einem Passier-Schaltkreis eingestellt wird.
  • Gemäß einigen Ausgestaltungen kann ein Gleichtaktpegel unabhängig angepasst werden mittels Einstellens eines Knotens Vcm. Gemäß einer Ausgestaltung kann, um den Signalhub beizubehalten, eine Zielspannung Vcm_Ziel in Bezug auf Vcm gesetzt bzw. eingestellt werden.
  • Gemäß einigen Ausgestaltungen können Niedrigenergiemodi mittels Schaltens von Pull-Up-Widerständen realisiert werden.
  • Gemäß einigen Ausgestaltungen können schnelle Einschaltzeiten (power-up times) erzielt werden, indem sowohl Pull-Up-Widerstände als auch W/L der Offenes-Drain-Transistoren derart geschaltet werden, dass das Verhältnis zwischen dem Pull-Up-Widerstand und dem W/L des Transistors konstant gehalten wird, um gleiche VDDint beizubehalten.
  • Gemäß einigen Ausgestaltungen kann eine Logik zum Steuern des effektiven W/L der Offener-Drain-Devices implementiert werden zur flexiblen Steuerung der Strommenge, welche die Offener-Drain-Treiber ableiten. Falls gemäß einer Ausgestaltung diese Logik auf eine dynamische Weise geschaltet wird, so kann der Signalübergang gesteuert werden. Dies kann zum Beispiel verwendet werden für eine Präemphase (pre-emphasis) (= Anpassen des Signalhubs) oder eine Präkompensation (= Anpassen des Signal-Tastverhältnisses (signal-duty-cycle)) des Schreibausgangssignals.
  • Gemäß einigen Ausgestaltungen wird ein ESD-Konzept bereitgestellt, dass selbstgeschützte Transistoren Tn und Tp verwendet, welche als Schalter betrieben werden, die die Ausgangsspannungen auf VSS ziehen. Gemäß diesen Ausgestaltungen ist eine Schleife, die VDDint einstellt, nicht notwendig. Die Gate-Spannungen können direkt von einer digitalen Versorgung VDDtief (vergleiche 2), getrieben werden. Gemäß einigen Ausgestaltungen kann ein geeigneter Signalhub geschaffen bzw. bereitgestellt werden mittels Festlegens der Spannung an dem Knoten Vcm unter Verwendung eines Tiefpass-Schaltkreises.
  • Gemäß einigen Ausgestaltungen kann die Kapazität an den Schreibpins eines Schreib-Treiberschaltkreises minimiert werden mittels Ausnutzens der großen Größe, welche zum Handhaben der in den Ausgangstransistoren fließenden Ströme verwendet wird, und Entwerfens eines ESD-Layouts auf eine solche Weise, dass die Ausgangs-Devices selbstgeschützt bzw. selbstschützend sind. Gemäß einigen Ausgestaltungen können dafür und um hohe Ausgangsgleichtaktpegel handzuhaben, Dickoxid-Transistoren verwendet werden. Der Rückschnappeffekt (Snap-Back-Effekt) des parasitären NPN dieser Vorrichtungen (Devices) kann zum Verhindern eines Gateoxid-Durchbruchs verwendet werden. Zum Beispiel kann die Auslösespannung (Triggerspannung) für das Zurückschnappen (snap-back) ungefähr 6 V betragen, während die Gateoxid-Durchbruchspannung höher sein kann, zum Beispiel im Bereich von ungefähr 9 V bis ungefähr 10 V. Gemäß einigen Ausgestaltungen können, um zu ermöglichen, dass ESD-Entladungsströme zu einem Niederimpedanzknoten fliehen, die Ausgangs-Devices (Ausgangstransistoren) als Offenes-Drain-Treiber (Open-Drain-Treiber) entworfen und dimensioniert werden, wobei die Sources der differenziellen Anordnung mit VSS verbunden sind und die Drains mit den Ausgangsleitungen. Auf diese Weise können alle möglichen ESD-Belastungsfälle gehandhabt werden, zum Beispiel zusammen mit einer Standard-ggNMOS-ESD-Spannungsklemme, gemäß einigen Ausgestaltungen. Zusätzliche ESD-Klemmen sind nicht erforderlich, so dass deren parasitäre Kapazitäten vollständig entfallen.
  • Gemäß einigen Ausgestaltungen kann der Ausgangshub gesteuert werden, indem die Gate-Spannungen der Pull-Down-Transistoren derart angepasst werden, dass diese Transistoren (Devices) effektiv als Stromquellen arbeiten können, wenn sie eingeschaltet sind. Daher kann gemäß einigen Ausgestaltungen derselbe Signalhub erreicht werden bei verschiedenen Ausgangsgleichtaktpegeln, welche unabhängig gesteuert werden können, zum Beispiel gemäß gegebenen Spezifikationen.
  • Gemäß einigen Ausgestaltungen werden Schreib-Treiberschaltkreise bereitgestellt, welche das Design eines flexiblen Pull-Up- und Pull-Down-(W/L)Netzwerk ermöglichen mittels Integration von Schaltlogik(en) für R und/oder W/L-Steuerung. Somit kann gemäß einigen Ausgestaltungen eine Präemphase (pre-emphasis) und/oder eine Präkompensation (precompensation) auf einfache Weise integriert werden.
  • Schreib-Treiberschaltkreise bzw. Schreib-Treiberarchitekturen gemäß den ihren beschriebenen Ausgestaltungen können zum Beispiel geeignet sein für jeden beliebigen datensendenden Schaltkreis. Ein mögliches Beispiel ist ein Schreib-Treiber eines Lese-Schreib-(R/W)-Kanals für Festplattenlaufwerke. Andere Beispiele können in Produkten gesehen werden, die Präkompensation des Signaltastzyklus oder Präemphase von Signalübergängen und einen hohen Signalgleichtakt verwenden.
  • Gemäß einigen Ausgestaltungen kann die Verwendung von selbstgeschützten Transistoren in einem Schreib-Treiberschaltkreis für eine ESD-Konfiguration sorgen, welche jegliche zusätzliche ESD-Klemmen an den Pins einspart und den Schaltkreis schützt, zum Beispiel gemäß einer Ausgestaltung zusammen mit einer Standard-Spannungsklemme für hohe Energieversorgungsspannungen.
  • Gemäß einigen Ausgestaltungen können Standard-ESD-Vorrichtungen (ESD-Devices), anders ausgedrückt übliche ESD-Devices verwendet werden.
  • Gemäß einigen Ausgestaltungen kann der Rückschnappeffekt (Snap-Back-Effekt) von NMOS-Transistoren (NMOS-Devices) dazu verwendet werden, in einem Schreib-Treiberschaltkreis einen Entladungspfad für ESD-Ströme von einem Pin nach VSS zu erzeugen.
  • Gemäß einigen Ausgestaltungen können Dickoxid-Transistoren in einem Schreib-Treiberschalkreis verwendet werden, um hohe Gleichtaktspannungen und Energieversorgungsspannungen handzuhaben bzw. damit fertig zu werden.
  • Gemäß einigen Ausgestaltungen werden bei einem Schreib-Treiberschaltkreis Ausgangsvorrichtungen (Ausgangs-Devices) als Stromquelle in Sättigung betrieben.
  • Gemäß einigen Ausgestaltungen werden Ausgangsvorrichtungen (Ausgangs-Devices) in einem Schreib-Treiberschaltkreis in Offenes-Drain-Konfiguration (Open-Drain-Konfiguration) eingerichtet und können bei einer hohen Gleichtaktspannung betrieben werden.
  • Gemäß einigen Ausgestaltungen kann die Gate-Spannung von Ausgangsvorrichtungen (Ausgangs-Devices) in einem Schreib-Treiberschaltkreis unter Verwendung einer Rückkopplungsschleife gesteuert werden, derart, dass an den Pins eine Zielgleichtaktspannung aufrechterhalten wird.
  • Gemäß einigen Ausgestaltungen kann die Gate-Spannung von Ausgangsvorrichtungen (Ausgangs-Devices) in einem Schreib-Treiberschaltkreis so gesteuert werden, dass die Zielgleichtaktspannung proportional ist zu einem vorbestimmten Ausgangshub (output swing).
  • Gemäß einigen Ausgestaltungen kann in einem Schreib-Treiberschaltkreis eine unabhängige Steuerung einer Ausgangsgleichtaktspannung erzielt werden mittels Anpassung eines Spannungspegels (anders ausgedrückt eines Spannungslevels) eines gemeinsamen Knotens, mit dem alle Lastvorrichtungen (zum Beispiel Widerstände) verbunden sind.
  • Gemäß einigen Ausgestaltungen kann eine Ausgangszielgleichtaktspannung eingestellt werden relativ zu einer AC-Bezugsspannung Vcm, welche mittels eines Passier-Schaltkreises gewonnen wird.
  • Gemäß einigen Ausgestaltungen kann ein Schalt-Schaltkreis in einem Schreib-Treiberschaltkreis verwendet werden, um das W/L-Verhältnis von Offenes-Drain-Ausgangs-Devices zu steuern. Gemäß einer Ausgestaltung kann der Schalt-Schaltkreis mittels digitaler Signale gesteuert werden.
  • Gemäß einigen Ausgestaltungen kann ein Schalt-Schaltkreis dazu verwendet werden, einen Pull-Up-Widerstand zu steuern, zum Beispiel bei einem Netzwerk paralleler Widerstände.
  • Gemäß einigen Ausgestaltungen können Ausgangssignalpegel in einem Schreib-Treiberschaltkreis vorangehoben (pre-emphasized) werden durch Verwendung eines Logikschaltkreises, der das W/L-Verhältnis von Offenes-Drain(open-drain)-Ausgangs-Devices steuert, mit anderen Worten durch Anpassen des von den Treibertransistoren erzeugten Ausgangsstroms.
  • Gemäß einigen Ausgestaltungen kann eine Vorkompensation (anders ausgedrückt eine Präkompensation (pre-compensation)) in einem Schreib-Treiberschaltkreis erzielt werden durch Verwendung eines Logikschaltkreises, welcher den Ein/Aus-Zustand eines Offenes-Drain-Treibers (Open-Drain-Treibers) so steuert, dass ein Ausgangstastverhältnis (output duty-cycle) veränderlich bzw. regulierbar ist.
  • Gemäß einigen Ausgestaltungen wird ein Schreib-Treiberschaltkreis bereitgestellt, bei dem eine Ausgangsgleichtaktspannung den maximal tolerierten Spannungspegel von Dünnoxid-Kern-Devices überschreiten kann. Mit anderen Worten kann der Schreib-Treiberschaltkreis mit höheren Gleichtaktspannungen verwendet bzw. betrieben werden, als für Dünnoxid-Kerntransistoren erlaubt ist.
  • Gemäß einigen Ausgestaltungen wird ein Schreib-Treiberschaltkreis bereitgestellt, bei dem die Robustheit gegenüber ESD-Belastungen maximiert ist aufgrund der Verwendung von Dickoxid-Selbstgeschützten-Feldeffekttransistoren an einem ersten Ausgang und an einem zweiten Ausgang des Schreib-Treiberschaltkreises. Gemäß einigen Ausgestaltungen ist es möglich, dass die Verwendung von selbstgeschützten (bzw. selbstschützenden) Dickoxid-Feldeffekttransistoren eine Minimierung der parasitären Kapazität, welche zu ESD-Schutzvorrichtungen an dem ersten Ausgang und dem zweiten Ausgang beigetragen wird, erlaubt. Gemäß einer Ausgestaltung kann eine übliche Geerdetes-Gate-NMOS-Spannungsversorgungs-ESD-Schutzklemme verwendet werden, um zu dem ESD-Schutzkonzept der selbstgeschützten Dickoxid-Feldeffekttransistoren, die mit dem ersten Ausgang und dem zweiten Ausgang verbunden sind, beizutragen.
  • Ein Schreib-Treiberschaltkreis gemäß einigen Ausgestaltungen weist eine erste Lastvorrichtung und eine zweite Lastvorrichtung auf, wobei die erste Lastvorrichtung und/oder die zweite Lastvorrichtung eine Vielzahl von Transistoren aufweisen/aufweist, welche in einem linearen Bereich als Widerstände arbeiten und elektrisch zueinander parallel geschaltet sind. Gemäß einigen Ausgestaltungen weist der Schreib-Treiberschaltkreis ein Schaltnetzwerk auf zum selektiven Aktivieren von einem oder mehreren der Vielzahl von Transistoren, wobei das Schaltnetzwerk eine Vielzahl von Schaltern aufweist, wobei jeweils ein erster Schalter zwischen das Gate von einem Transistor der Vielzahl von Transistoren und ein drittes Referenzpotenzial geschaltet ist und ein zweiter Schalter besteht von dem Gate von einem Transistor der Vielzahl von Transistoren zu dem zweiten Referenzpotenzial.

Claims (12)

  1. Schreib-Treiberschaltkreis, aufweisend: • einen ersten Feldeffekttransistor, welcher einen mit einem ersten Ausgang gekoppelten ersten Source/Drain-Anschluss, einen mit einem ersten Referenzpotenzial gekoppelten Source/Drain-Anschluss und einen Gate-Anschluss aufweist; • einen zweiten Feldeffekttransistor, welcher einen mit einem zweiten Ausgang gekoppelten ersten Source/Drain-Anschluss, einen mit dem ersten Referenzpotenzial gekoppelten zweiten Source/Drain-Anschluss und einen Gate-Anschluss aufweist; und • einen Gatespannungsgenerator, welcher mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt ist, wobei der Gatespannungsgenerator eingerichtet ist, eine Gate-Spannung an den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors bereitzustellen, derart, dass der erste Feldeffekttransistor und der zweite Feldeffekttransistor in Sättigung betrieben werden, wenn sie aktiviert sind; • wobei der erste Feldeffekttransistor und der zweite Feldeffekttransistor als selbstgeschützte Feldeffekttransistoren eingerichtet sind, und der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor als ein Dickoxid-Feldeffekttransistor eingerichtet sind/ist, wobei der Dickoxid-Feldeffekttransistor ein Gateoxid mit solch einer Dicke aufweist, dass eine Rückschnappspannung des Dickoxid-Feldeffekttransistors niedriger ist als eine Durchbruchspannung des Gate-Oxids.
  2. Schreib-Treiberschaltkreis gemäß Anspruch 1, ferner aufweisend: • eine erste Lastvorrichtung, welche zwischen dem ersten Source/Drain-Anschluss des ersten Feldeffekttransistors und ein zweites Referenzpotential gekoppelt ist; und • eine zweite Lastvorrichtung, welche zwischen dem ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors und das zweite Referenzpotenzial gekoppelt ist.
  3. Schreib-Treiberschaltkreis gemäß Anspruch 2, ferner aufweisend: eine Klemmvorrichtung, welche zwischen das erste Referenzpotenzial und das zweite Referenzpotenzial gekoppelt ist.
  4. Schreib-Treiberschaltkreis gemäß Anspruch 3, wobei die Klemmvorrichtung als ein Geerdetes-Gate-NMOS-Feldeffekttransistor eingerichtet ist, wobei ein erster Source/Drain-Anschluss des Geerdetes-Gate-NMOS-Feldeffekttransistors mit dem ersten Referenzpotenzial gekoppelt ist und ein zweiter Source/Drain-Anschluss des Geerdetes-Gate-NMOS-Feldeffekttransistors mit dem zweiten Referenzpotenzial gekoppelt ist.
  5. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 2 bis 4, ferner aufweisend: mindestens eine Klemmvorrichtung, welche zwischen das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des ersten Feldeffekttransistors und/oder das zweite Referenzpotenzial und den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist.
  6. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 2 bis 5, ferner aufweisend: einen Passier-Schaltkreis, welcher zwischen das zweite Referenzpotenzial und die erste Lastvorrichtung und zweite Lastvorrichtung gekoppelt ist, wobei der Passier-Schaltkreis eingerichtet ist, an dem ersten Ausgang und dem zweiten Ausgang eine Gleichtaktspannung bereitzustellen, die nicht mit einem differenziellen Ausgangshub des Schreib-Treiberschaltkreises in Zusammenhang steht.
  7. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 1 bis 6, wobei der Gatespannungsgenerator einen Steuerschaltkreis aufweist, welcher mit den ersten Source/Drain-Anschlüssen und mit den Gate-Anschlüssen des ersten Feldeffekttransistors und zweiten Feldeffekttransistors gekoppelt ist, wobei der Steuerschaltkreis eine Rückkopplungsschleife aufweist, welche eingerichtet ist, an dem ersten Ausgang und dem zweiten Ausgang eine vorbestimmte Gleichtaktspannung bereitzustellen, die mit einem differenziellen Ausgangshub des Schreib-Treiberschaltkreises in Zusammenhang steht.
  8. Schreib-Treiberschaltkreis gemäß Anspruch 7, wobei der Steuerschaltkreis aufweist: • einen ersten Inverter; • einen zweiten Inverter; und • einen Operationsverstärker, • wobei ein erster Eingang des ersten Inverters mit einem Dateneingang gekoppelt ist und ein Ausgang des ersten Inverters mit dem Gate-Anschluss des ersten Feldeffekttransistors gekoppelt ist, • wobei ein erster Eingang des zweiten Inverters mit dem Ausgang des ersten Inverters gekoppelt ist und ein Ausgang des zweiten Inverters mit dem Gate-Anschluss des zweiten Feldeffekttransistors gekoppelt ist, • wobei ein nicht-invertierender Eingang des Operationsverstärkers zwischen dem ersten Source/Drain-Anschluss des ersten Feldeffekttransistors und den ersten Source/Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist, • wobei eine vorbestimmte Spannung an einem invertierenden Eingang des Operationsverstärkers bereitgestellt wird, und • wobei ein Ausgang des Operationsverstärkers mit einem zweiten Eingang des ersten Inverters und mit einem zweiten Eingang des zweiten Inverters gekoppelt ist.
  9. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 1 bis 8, wobei der erste Feldeffekttransistor und/oder der zweite Feldeffekttransistor eine Vielzahl von elektrisch zueinander parallel geschalteten Feldeffekttransistoren aufweisen/aufweist.
  10. Schreib-Treiberschaltkreis gemäß Anspruch 9, wobei der Gatespannungsgenerator eine Steuerlogik aufweist, welche eingerichtet ist, einen oder mehrere der Vielzahl von parallelen Feldeffekttransistoren selektiv zu aktivieren.
  11. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 2 bis 10, wobei die erste Lastvorrichtung und/oder die zweite Lastvorrichtung eine Vielzahl von elektrisch zueinander parallel geschalteten Widerständen aufweisen/aufweist.
  12. Schreib-Treiberschaltkreis gemäß einem der Ansprüche 1 bis 11, wobei der Gatespannungsgenerator mindestens eine Vorrichtung aufweist, welche eingerichtet ist als eine Minimale-Merkmals-Größe-Vorrichtung mit der kleinsten Strukturgröße, welche auf einem Chip, auf dem der Schreib-Treiberschaltkreis ausgebildet ist, verwendet wird.
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