JPH10333923A - マイクロコンピュータの割込み制御回路 - Google Patents
マイクロコンピュータの割込み制御回路Info
- Publication number
- JPH10333923A JPH10333923A JP9160519A JP16051997A JPH10333923A JP H10333923 A JPH10333923 A JP H10333923A JP 9160519 A JP9160519 A JP 9160519A JP 16051997 A JP16051997 A JP 16051997A JP H10333923 A JPH10333923 A JP H10333923A
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- JP
- Japan
- Prior art keywords
- signal
- microcomputer
- interrupt
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- normal
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- Pending
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Abstract
(57)【要約】
【課題】マイクロコンピュータをスタンバイ状態から通
常状態に復帰させる信号を発生させる信号源の信号をマ
イクロコンピュータの通常状態で優先度の低い割込み信
号として利用することができるようにする。 【解決手段】ノンマスカブルインタラプト入力端子ＮＭ
Ｉと、通常のインタラプト入力端子ＩＮＴと、スタンバ
イ状態を示す信号の出力端子Ｂとを有するマイクロコン
ピュータ１に対し、信号発生源２からの信号を切替えス
イッチ４により切替えてマイクロコンピュータがスタン
バイ状態のときはＮＭＩ端子に入力し、マイクロコンピ
ュータ１が通常動作状態のときはＩＮＴに入力するよう
に構成した。
常状態に復帰させる信号を発生させる信号源の信号をマ
イクロコンピュータの通常状態で優先度の低い割込み信
号として利用することができるようにする。 【解決手段】ノンマスカブルインタラプト入力端子ＮＭ
Ｉと、通常のインタラプト入力端子ＩＮＴと、スタンバ
イ状態を示す信号の出力端子Ｂとを有するマイクロコン
ピュータ１に対し、信号発生源２からの信号を切替えス
イッチ４により切替えてマイクロコンピュータがスタン
バイ状態のときはＮＭＩ端子に入力し、マイクロコンピ
ュータ１が通常動作状態のときはＩＮＴに入力するよう
に構成した。
Description
【０００１】
【発明の属する技術分野】この発明はマイクロコンピュ
ータの割込み制御回路に係わり、特に、マイクロコンピ
ュータのスタンバイ状態から通常動作状態とする割込み
信号を出力する信号発生源からの信号をマイクロコンピ
ュータの通常動作状態にも割込み信号として使用可能と
する割込み制御回路に関する。
ータの割込み制御回路に係わり、特に、マイクロコンピ
ュータのスタンバイ状態から通常動作状態とする割込み
信号を出力する信号発生源からの信号をマイクロコンピ
ュータの通常動作状態にも割込み信号として使用可能と
する割込み制御回路に関する。
【０００２】
【従来の技術】マイクロコンピュータの動作モードには
一般に省電力モードのスリーブ状態またはスタンバイ状
態および完全に機能している通常状態がある。スリーブ
状態はＣＰＵのレジスタの内容を保持したうえでＣＰＵ
が停止している状態であるが、内部発信回路は停止して
いない。スリーブ状態は、指定してある優先レベル以上
の割込み、パワーオンリセット、マニュアルリセットに
より解除される。
一般に省電力モードのスリーブ状態またはスタンバイ状
態および完全に機能している通常状態がある。スリーブ
状態はＣＰＵのレジスタの内容を保持したうえでＣＰＵ
が停止している状態であるが、内部発信回路は停止して
いない。スリーブ状態は、指定してある優先レベル以上
の割込み、パワーオンリセット、マニュアルリセットに
より解除される。
【０００３】スタンバイ状態はＣＰＵのレジスタの内容
を保持したうえでＣＰＵが停止している状態であり、内
部発信回路も停止している。スタンバイ状態は、ノンマ
スカブルインタラプト（ＮＭＩ）、パワーオンリセッ
ト、マニュアルリセットにより解除される。
を保持したうえでＣＰＵが停止している状態であり、内
部発信回路も停止している。スタンバイ状態は、ノンマ
スカブルインタラプト（ＮＭＩ）、パワーオンリセッ
ト、マニュアルリセットにより解除される。
【０００４】スタンバイ状態のマイクロコンピュータ
（以下、ＣＰＵと称する）を外部割込みにより通常の動
作状態（以下、通常状態と称する）に復帰させる場合、
復帰に使用する割込み信号はノンマスカブルインタラプ
ト（以下、ＮＭＩと称する）入力端子に入力しなければ
ならない。しかし、ＣＰＵが通常状態に復帰した後もそ
の割込み信号はＮＭＩ端子に入力されたままなので、Ｃ
ＰＵに対して不必要なＮＭＩが入力される可能性があ
る。例えば、その割込みがＣＰＵの通常状態において優
先度の低い割込みである場合に、自分より優先度の高い
割込みの処理を遅らせてしまうことになる。
（以下、ＣＰＵと称する）を外部割込みにより通常の動
作状態（以下、通常状態と称する）に復帰させる場合、
復帰に使用する割込み信号はノンマスカブルインタラプ
ト（以下、ＮＭＩと称する）入力端子に入力しなければ
ならない。しかし、ＣＰＵが通常状態に復帰した後もそ
の割込み信号はＮＭＩ端子に入力されたままなので、Ｃ
ＰＵに対して不必要なＮＭＩが入力される可能性があ
る。例えば、その割込みがＣＰＵの通常状態において優
先度の低い割込みである場合に、自分より優先度の高い
割込みの処理を遅らせてしまうことになる。
【０００５】これを避けるため、従来、図２に示す回路
が用いられていた。図に示すＣＰＵ１のＮＭＩ端子には
信号発生源１からの割込み信号ａが入力される。ＣＰＵ
の端子ＢからはＣＰＵが通常状態であることを知らせる
信号ｂが信号発生源１に出力される。信号発生源１はＣ
ＰＵが通常状態である場合には信号ａの発生を禁止す
る。
が用いられていた。図に示すＣＰＵ１のＮＭＩ端子には
信号発生源１からの割込み信号ａが入力される。ＣＰＵ
の端子ＢからはＣＰＵが通常状態であることを知らせる
信号ｂが信号発生源１に出力される。信号発生源１はＣ
ＰＵが通常状態である場合には信号ａの発生を禁止す
る。
【０００６】
【発明が解決しようとする課題】上記した従来の回路に
よると、ＣＰＵが通常状態に復帰した後、ＣＰＵのＮＭ
Ｉ端子に入力されている割込みａは、信号ｂにより信号
発生源１において発生が禁止されているので、ＣＰＵに
不必要なＮＭＩが入力されることはない。しかし、ＣＰ
ＵのＮＭＩ端子は使用されたままであり、携帯機器のバ
ッテリー電圧監視信号のような重要な信号をＮＭＩとし
て使用することはできない。また、信号ａは信号発生源
１において発生が禁止されるので、ＣＰＵの通常状態に
おいて、信号ａをＮＭＩ以外の割込みに使用できないと
いう不便さがあった。
よると、ＣＰＵが通常状態に復帰した後、ＣＰＵのＮＭ
Ｉ端子に入力されている割込みａは、信号ｂにより信号
発生源１において発生が禁止されているので、ＣＰＵに
不必要なＮＭＩが入力されることはない。しかし、ＣＰ
ＵのＮＭＩ端子は使用されたままであり、携帯機器のバ
ッテリー電圧監視信号のような重要な信号をＮＭＩとし
て使用することはできない。また、信号ａは信号発生源
１において発生が禁止されるので、ＣＰＵの通常状態に
おいて、信号ａをＮＭＩ以外の割込みに使用できないと
いう不便さがあった。
【０００７】この発明は上記した点に鑑みてなされたも
のであって、その目的とするところは、ＣＰＵをスタン
バイ状態から通常状態に復帰させる信号を発生させる信
号源の信号をＣＰＵの通常状態で優先度の低い割込み信
号として利用することができるＣＰＵの割込み制御回路
を提供することにある。
のであって、その目的とするところは、ＣＰＵをスタン
バイ状態から通常状態に復帰させる信号を発生させる信
号源の信号をＣＰＵの通常状態で優先度の低い割込み信
号として利用することができるＣＰＵの割込み制御回路
を提供することにある。
【０００８】この発明の他の目的は、ＣＰＵの通常状態
で、スタンバイ状態から通常状態に復帰させる信号を発
生させる信号源以外の信号源からの信号をＮＭＩに利用
できるＣＰＵの割込み制御回路を提供することである。
で、スタンバイ状態から通常状態に復帰させる信号を発
生させる信号源以外の信号源からの信号をＮＭＩに利用
できるＣＰＵの割込み制御回路を提供することである。
【０００９】
【課題を解決するための手段】この発明のマイクロコン
ピュータの割込み制御回路は、ノンマスカブルインタラ
プト入力端子と、通常のインタラプト入力端子と、スタ
ンバイ状態を示す信号の出力端子とを有するマイクロコ
ンピュータに対し、信号発生源からの信号をスイッチに
より切替えてマイクロコンピュータがスタンバイ状態の
ときはノンマスカブルインタラプト入力端子に入力し、
マイクロコンピュータが通常動作状態のときは通常のイ
ンタラプト入力端子に入力するように構成したものであ
る。
ピュータの割込み制御回路は、ノンマスカブルインタラ
プト入力端子と、通常のインタラプト入力端子と、スタ
ンバイ状態を示す信号の出力端子とを有するマイクロコ
ンピュータに対し、信号発生源からの信号をスイッチに
より切替えてマイクロコンピュータがスタンバイ状態の
ときはノンマスカブルインタラプト入力端子に入力し、
マイクロコンピュータが通常動作状態のときは通常のイ
ンタラプト入力端子に入力するように構成したものであ
る。
【００１０】さらに、この発明のマイクロコンピュータ
の割込み制御回路は、ノンマスカブルインタラプト入力
端子と、通常のインタラプト入力端子と、スタンバイ状
態を示す信号の出力端子とを有するマイクロコンピュー
タに対し、第１の信号発生源からの信号をスイッチによ
り切替えてマイクロコンピュータがスタンバイ状態のと
きはノンマスカブルインタラプト入力端子に入力し、マ
イクロコンピュータが通常動作状態のときは通常のイン
タラプト入力端子に入力し、第２の信号発生源からの信
号をオンオフスイッチによりマイクロコンピュータが通
常動作状態のときのみノンマスカブルインタラプト入力
端子に入力するように構成したものである。
の割込み制御回路は、ノンマスカブルインタラプト入力
端子と、通常のインタラプト入力端子と、スタンバイ状
態を示す信号の出力端子とを有するマイクロコンピュー
タに対し、第１の信号発生源からの信号をスイッチによ
り切替えてマイクロコンピュータがスタンバイ状態のと
きはノンマスカブルインタラプト入力端子に入力し、マ
イクロコンピュータが通常動作状態のときは通常のイン
タラプト入力端子に入力し、第２の信号発生源からの信
号をオンオフスイッチによりマイクロコンピュータが通
常動作状態のときのみノンマスカブルインタラプト入力
端子に入力するように構成したものである。
【００１１】
【発明の実施の形態】この発明の実施例を図面に基づい
て説明する。図１は実施例のマイクロコンピュータの割
込み制御回路を示す回路図である。図に示すＣＰＵ１の
ＮＭＩ端子は夫々切替えスイッチ４およびオンオフスイ
ッチ５を介して第１の信号発生源２および第２の信号発
生源３に接続されている。ＣＰＵ１の通常の割込み入力
端子ＩＮＴは切替えスイッチ４を介して第１の信号発生
源２に接続されている。
て説明する。図１は実施例のマイクロコンピュータの割
込み制御回路を示す回路図である。図に示すＣＰＵ１の
ＮＭＩ端子は夫々切替えスイッチ４およびオンオフスイ
ッチ５を介して第１の信号発生源２および第２の信号発
生源３に接続されている。ＣＰＵ１の通常の割込み入力
端子ＩＮＴは切替えスイッチ４を介して第１の信号発生
源２に接続されている。
【００１２】ＣＰＵの端子ＢからのＣＰＵが通常状態で
あることを知らせる信号ｂは切替えスイッチ４およびオ
ンオフスイッチ５を作動させる。ＣＰＵのスタンバイ状
態では切替えスイッチ４はＮＭＩ端子側に接続され、オ
ンオフスイッチ５はオフ状態となる。ＣＰＵの通常状態
では切替えスイッチ４はＩＮＴ端子側に接続され、オン
オフスイッチ５はオン状態となる。
あることを知らせる信号ｂは切替えスイッチ４およびオ
ンオフスイッチ５を作動させる。ＣＰＵのスタンバイ状
態では切替えスイッチ４はＮＭＩ端子側に接続され、オ
ンオフスイッチ５はオフ状態となる。ＣＰＵの通常状態
では切替えスイッチ４はＩＮＴ端子側に接続され、オン
オフスイッチ５はオン状態となる。
【００１３】上記構成において、ＣＰＵのスタンバイ状
態では第１の信号発生源からの信号ａはＮＭＩ端子に入
力され、ＣＰＵを通常の状態に復帰させる。ＣＰＵの通
常状態では第１の信号発生源からの信号ａはＮＭＩ端子
と切り離されるため、第２の信号発生源３からの信号ｃ
をＮＭＩとしてＣＰＵに入力することができる。また、
第１の信号発生源の信号ａは通常の割込みとしてＣＰＵ
に入力されるので適切な割込みレベルに設定することが
できる。
態では第１の信号発生源からの信号ａはＮＭＩ端子に入
力され、ＣＰＵを通常の状態に復帰させる。ＣＰＵの通
常状態では第１の信号発生源からの信号ａはＮＭＩ端子
と切り離されるため、第２の信号発生源３からの信号ｃ
をＮＭＩとしてＣＰＵに入力することができる。また、
第１の信号発生源の信号ａは通常の割込みとしてＣＰＵ
に入力されるので適切な割込みレベルに設定することが
できる。
【００１４】実施例は以上のように構成されているが発
明はこれに限られず、例えば、実施例における第２の信
号源３およびオンオフスイッチ５を除いてもこの発明の
効果を得ることができる。
明はこれに限られず、例えば、実施例における第２の信
号源３およびオンオフスイッチ５を除いてもこの発明の
効果を得ることができる。
【００１５】
【発明の効果】この発明のマイクロコンピュータの割込
み制御回路によれば、ＮＭＩ端子に入力してＣＰＵをス
タンバイ状態から通常状態に復帰させる信号を発生させ
る信号源の信号を通常状態の優先度の低い割込み信号と
して利用することができる。
み制御回路によれば、ＮＭＩ端子に入力してＣＰＵをス
タンバイ状態から通常状態に復帰させる信号を発生させ
る信号源の信号を通常状態の優先度の低い割込み信号と
して利用することができる。
【００１６】また、ＣＰＵの通常状態で、スタンバイ状
態から通常状態に復帰させる信号を発生させる信号源以
外の信号源からの信号をＮＭＩに利用できる。
態から通常状態に復帰させる信号を発生させる信号源以
外の信号源からの信号をＮＭＩに利用できる。
【図１】この発明の実施例であるマイクロコンピュータ
の割込み制御回路を示す回路図である。
の割込み制御回路を示す回路図である。
【図２】従来のマイクロコンピュータの割込み回路の例
を示す回路図である。
を示す回路図である。
１ マイクロコンピュータ ２ 第１の信号発生源 ３ 第２の信号発生源 ４ 切替えスイッチ ５ オンオフスイッチ ＮＭＩ ノンマスカブルインタラプト入力端子 ＩＮＴ 通常のインタラプト入力端子
Claims (2)
- 【請求項１】 ノンマスカブルインタラプト入力端子
と、通常のインタラプト入力端子と、スタンバイ状態を
示す信号の出力端子とを有するマイクロコンピュータに
対し、信号発生源からの信号をスイッチにより切替えて
マイクロコンピュータがスタンバイ状態のときはノンマ
スカブルインタラプト入力端子に入力し、マイクロコン
ピュータが通常動作状態のときは通常のインタラプト入
力端子に入力するように構成したマイクロコンピュータ
の割込み制御回路。 - 【請求項２】 ノンマスカブルインタラプト入力端子
と、通常のインタラプト入力端子と、スタンバイ状態を
示す信号の出力端子とを有するマイクロコンピュータに
対し、第１の信号発生源からの信号をスイッチにより切
替えてマイクロコンピュータがスタンバイ状態のときは
ノンマスカブルインタラプト入力端子に入力し、マイク
ロコンピュータが通常動作状態のときは通常のインタラ
プト入力端子に入力し、第２の信号発生源からの信号を
オンオフスイッチによりマイクロコンピュータが通常動
作状態のときのみノンマスカブルインタラプト入力端子
に入力するように構成したマイクロコンピュータの割込
み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160519A JPH10333923A (ja) | 1997-06-03 | 1997-06-03 | マイクロコンピュータの割込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160519A JPH10333923A (ja) | 1997-06-03 | 1997-06-03 | マイクロコンピュータの割込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10333923A true JPH10333923A (ja) | 1998-12-18 |
Family
ID=15716720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160519A Pending JPH10333923A (ja) | 1997-06-03 | 1997-06-03 | マイクロコンピュータの割込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10333923A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
-
1997
- 1997-06-03 JP JP9160519A patent/JPH10333923A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002055830A (ja) * | 2000-05-29 | 2002-02-20 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
| JP2010033590A (ja) * | 2000-05-29 | 2010-02-12 | Seiko Epson Corp | 割込信号生成装置及び割込信号の生成方法 |
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