JPH0573176A - リセツト回路 - Google Patents
リセツト回路Info
- Publication number
- JPH0573176A JPH0573176A JP3257263A JP25726391A JPH0573176A JP H0573176 A JPH0573176 A JP H0573176A JP 3257263 A JP3257263 A JP 3257263A JP 25726391 A JP25726391 A JP 25726391A JP H0573176 A JPH0573176 A JP H0573176A
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- JP
- Japan
- Prior art keywords
- circuit
- microcomputer
- reset
- signal
- external
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 マイクロコンピュータがクロック発振停止状
態からクロック発振状態に移行する時、リセット信号を
マイクロコンピュータに送出してしまう誤動作を防止で
きるリセット回路を提供すること。 【構成】 マイクロコンピュータ１への外部割込み信号
にてトリガーする単安定フリップ・フロップ回路５と、
この単安定フリップ・フロップ回路５の出力信号と外部
リセット回路３の出力信号との論理積をとるアンド回路
６とを備え、外部割込み信号にてクロック発振停止状態
からクロック発振状態の移行時に、アンド回路６を通じ
て外部リセット回路３からマイクロコンピュータ１への
リセット信号の送出を禁止するものである。
態からクロック発振状態に移行する時、リセット信号を
マイクロコンピュータに送出してしまう誤動作を防止で
きるリセット回路を提供すること。 【構成】 マイクロコンピュータ１への外部割込み信号
にてトリガーする単安定フリップ・フロップ回路５と、
この単安定フリップ・フロップ回路５の出力信号と外部
リセット回路３の出力信号との論理積をとるアンド回路
６とを備え、外部割込み信号にてクロック発振停止状態
からクロック発振状態の移行時に、アンド回路６を通じ
て外部リセット回路３からマイクロコンピュータ１への
リセット信号の送出を禁止するものである。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータ
（以下、マイコンと略称する。）およびその周辺機器を
含むリセット回路に関する。
（以下、マイコンと略称する。）およびその周辺機器を
含むリセット回路に関する。
【０００２】
【従来の技術】従来、この種の回路は図３に示すような
ものがある。すなわち、図３のリセット回路はマイコン
１、このマイコン１に直流電圧を印加するＤＣ電源２、
マイコン１にリセット信号を送出する外部リセット回路
３、およびスイッチ４を備え、マイコン１はＣＰＵ１
１、クリスタル１２を発振する発振回路１３、およびシ
ステムリセット回路１４を有している。
ものがある。すなわち、図３のリセット回路はマイコン
１、このマイコン１に直流電圧を印加するＤＣ電源２、
マイコン１にリセット信号を送出する外部リセット回路
３、およびスイッチ４を備え、マイコン１はＣＰＵ１
１、クリスタル１２を発振する発振回路１３、およびシ
ステムリセット回路１４を有している。
【０００３】上記の構成における動作説明を図４に基づ
いて行う。まず、スイッチ４をオンすることにより、同
図（Ａ）に示すように外部割込み信号をマイコン１に送
出してマイコン１が待機状態（クロック発振停止状態）
からノーマル動作状態（クロック発振状態）に移行する
（同図（Ｂ）に示す）。この移行時、同図（Ｃ）に示す
ように瞬時にマイコン１の消費電流ｉが増加し、ＤＣ電
源２の負荷変動率が大きい場合は同図（Ｄ）に示すよう
に出力電圧Ｖout が一瞬大幅に低下し、外部リセット回
路３からマイコン１に同図（Ｅ）に示すようなリセット
信号を送出してしまうことがある。したがって、リセッ
ト信号の送出により、スイッチ４のオン操作が無効にな
ってしまう。
いて行う。まず、スイッチ４をオンすることにより、同
図（Ａ）に示すように外部割込み信号をマイコン１に送
出してマイコン１が待機状態（クロック発振停止状態）
からノーマル動作状態（クロック発振状態）に移行する
（同図（Ｂ）に示す）。この移行時、同図（Ｃ）に示す
ように瞬時にマイコン１の消費電流ｉが増加し、ＤＣ電
源２の負荷変動率が大きい場合は同図（Ｄ）に示すよう
に出力電圧Ｖout が一瞬大幅に低下し、外部リセット回
路３からマイコン１に同図（Ｅ）に示すようなリセット
信号を送出してしまうことがある。したがって、リセッ
ト信号の送出により、スイッチ４のオン操作が無効にな
ってしまう。
【０００４】
【発明が解決しようとする課題】上記のように、マイコ
ン１がクロック発振停止状態からクロック発振状態に移
行する時、マイコン１の消費電流ｉが急激に増加するた
め、電源電圧が一瞬低下し、マイコン１にリセット信号
を送出してしまう誤動作が生じ、信頼性に欠ける問題点
があった。そこで、本発明は上記事情を考慮してなされ
たもので、その目的とするところは、マイクロコンピュ
ータがクロック発振停止状態からクロック発振状態に移
行する時、リセット信号をマイクロコンピュータに送出
してしまう誤動作を防止できるリセット回路を提供する
ことにある。
ン１がクロック発振停止状態からクロック発振状態に移
行する時、マイコン１の消費電流ｉが急激に増加するた
め、電源電圧が一瞬低下し、マイコン１にリセット信号
を送出してしまう誤動作が生じ、信頼性に欠ける問題点
があった。そこで、本発明は上記事情を考慮してなされ
たもので、その目的とするところは、マイクロコンピュ
ータがクロック発振停止状態からクロック発振状態に移
行する時、リセット信号をマイクロコンピュータに送出
してしまう誤動作を防止できるリセット回路を提供する
ことにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るリセット回路にあっては、マイクロ
コンピュータへの外部割込み信号にてトリガーする単安
定フリップ・フロップ回路と、この単安定フリップ・フ
ロップ回路の出力信号と外部リセット回路の出力信号と
の論理積をとるアンド回路とを備え、上記外部割込み信
号にてクロック発振停止状態からクロック発振状態の移
行時に、上記アンド回路を通じて外部リセット回路から
マイクロコンピュータへのリセット信号の送出を禁止す
るものである。
めに、本発明に係るリセット回路にあっては、マイクロ
コンピュータへの外部割込み信号にてトリガーする単安
定フリップ・フロップ回路と、この単安定フリップ・フ
ロップ回路の出力信号と外部リセット回路の出力信号と
の論理積をとるアンド回路とを備え、上記外部割込み信
号にてクロック発振停止状態からクロック発振状態の移
行時に、上記アンド回路を通じて外部リセット回路から
マイクロコンピュータへのリセット信号の送出を禁止す
るものである。
【０００６】
【作用】上記の構成を有する本発明においては、マイク
ロコンピュータが外部割込み信号によってクロック発振
停止状態からクロック発振状態に移行する時、消費電流
が急激に増加し、電源電圧が一瞬低下し、外部リセット
回路からマイクロコンピュータにリセット信号を送出し
てしまうことがあるが、このリセット信号と単安定フリ
ップ・フロップ回路の出力信号との論理積をとることに
より、一時的にマイクロコンピュータにリセット信号が
送出されることを禁止するようにしている。
ロコンピュータが外部割込み信号によってクロック発振
停止状態からクロック発振状態に移行する時、消費電流
が急激に増加し、電源電圧が一瞬低下し、外部リセット
回路からマイクロコンピュータにリセット信号を送出し
てしまうことがあるが、このリセット信号と単安定フリ
ップ・フロップ回路の出力信号との論理積をとることに
より、一時的にマイクロコンピュータにリセット信号が
送出されることを禁止するようにしている。
【０００７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係るリセット回路の一実施例を示
し、従来の構成と同一または対応する部分には同一の符
号を用いて説明する。図１のリセット回路はマイコン
１、このマイコン１に直流電圧を印加するＤＣ電源２、
マイコン１にリセット信号を印加する外部リセット回路
３、スイッチ４、このスイッチ４をオンすることで発生
するマイコン１への外部割込み信号でトリガーする単安
定フリップ・フロップ回路５、およびこの単安定フリッ
プ・フロップ回路５の出力信号と外部リセット回路３の
出力信号との論理積をとるアンド回路６を備え、マイコ
ン１はＣＰＵ１１、クリスタル１２を発振する発振回路
１３、およびシステムリセット回路１４を有している。
する。図１は本発明に係るリセット回路の一実施例を示
し、従来の構成と同一または対応する部分には同一の符
号を用いて説明する。図１のリセット回路はマイコン
１、このマイコン１に直流電圧を印加するＤＣ電源２、
マイコン１にリセット信号を印加する外部リセット回路
３、スイッチ４、このスイッチ４をオンすることで発生
するマイコン１への外部割込み信号でトリガーする単安
定フリップ・フロップ回路５、およびこの単安定フリッ
プ・フロップ回路５の出力信号と外部リセット回路３の
出力信号との論理積をとるアンド回路６を備え、マイコ
ン１はＣＰＵ１１、クリスタル１２を発振する発振回路
１３、およびシステムリセット回路１４を有している。
【０００８】次に、上記の構成において本実施例の動作
を図４に基づいて説明する。図４（Ａ）はスイッチ４を
オンすることにより発生する外部割込み信号、図４
（Ｂ）はクリスタル１２の発振信号、図４（Ｃ）はマイ
コン１の消費電流、図４（Ｄ）は単安定フリップ・フロ
ップ回路５のフリップ・フロップ動作を有効とする信
号、図４（Ｅ）は単安定フリップ・フロップ回路５の出
力、図４（Ｆ）はＤＣ電源２の出力電圧、図４（Ｇ）は
外部リセット回路３からのリセット信号、図４（Ｈ）は
マイコン１に送出されるリセット信号である。先ず、ス
イッチ４をオンすることにより、同図（Ａ）に示すよう
に外部割込み信号をマイコン１に送出し、マイコン１を
クロック発振停止状態からクロック発振状態（ノーマル
状態）に移行させる（同図（Ｂ）に示す）。この時、同
図（Ｃ）に示すようにマイコン１の消費電流ｉが急激に
増大する。そのため、同図（Ｆ）に示すようにＤＣ電源
２の出力電圧Ｖout が一瞬低下し、外部リセット回路３
からの信号ラインに同図（Ｇ）に示すリセットパルスが
出力されることがある。
を図４に基づいて説明する。図４（Ａ）はスイッチ４を
オンすることにより発生する外部割込み信号、図４
（Ｂ）はクリスタル１２の発振信号、図４（Ｃ）はマイ
コン１の消費電流、図４（Ｄ）は単安定フリップ・フロ
ップ回路５のフリップ・フロップ動作を有効とする信
号、図４（Ｅ）は単安定フリップ・フロップ回路５の出
力、図４（Ｆ）はＤＣ電源２の出力電圧、図４（Ｇ）は
外部リセット回路３からのリセット信号、図４（Ｈ）は
マイコン１に送出されるリセット信号である。先ず、ス
イッチ４をオンすることにより、同図（Ａ）に示すよう
に外部割込み信号をマイコン１に送出し、マイコン１を
クロック発振停止状態からクロック発振状態（ノーマル
状態）に移行させる（同図（Ｂ）に示す）。この時、同
図（Ｃ）に示すようにマイコン１の消費電流ｉが急激に
増大する。そのため、同図（Ｆ）に示すようにＤＣ電源
２の出力電圧Ｖout が一瞬低下し、外部リセット回路３
からの信号ラインに同図（Ｇ）に示すリセットパルスが
出力されることがある。
【０００９】そこで、上記外部割込み信号によってトリ
ガーされる単安定フリップ・フロップ回路５が同図
（Ｅ）に示す負極性のパルス（約２０msec）を出力し、
次のアンド回路６によって外部リセット回路３からの信
号ラインのパルスを約２０msec間無効とすることによ
り、マイコン１にリセットパルスが送出されなくするこ
とができる（同図（Ｈ）に示す）。なお、同図（Ｄ）に
示す信号は外部割込み信号の送出時、リセット信号を禁
止するのを常に防止し、選択時にリセット信号を禁止す
る目的で、予めマイコン１より出力し、単安定フリップ
・フロップ回路５のフリップ・フロップ動作を有効とす
る信号である。
ガーされる単安定フリップ・フロップ回路５が同図
（Ｅ）に示す負極性のパルス（約２０msec）を出力し、
次のアンド回路６によって外部リセット回路３からの信
号ラインのパルスを約２０msec間無効とすることによ
り、マイコン１にリセットパルスが送出されなくするこ
とができる（同図（Ｈ）に示す）。なお、同図（Ｄ）に
示す信号は外部割込み信号の送出時、リセット信号を禁
止するのを常に防止し、選択時にリセット信号を禁止す
る目的で、予めマイコン１より出力し、単安定フリップ
・フロップ回路５のフリップ・フロップ動作を有効とす
る信号である。
【００１０】
【発明の効果】以上説明したように、本発明に係るリセ
ット回路によれば、マイクロコンピュータのクロック発
振停止状態からクロック発振状態に移行する時、消費電
流の急激な増加によって電源電圧が一瞬低下し、これに
よりリセット信号をマイクロコンピュータに送出してし
まうような誤動作を防止することができ、この結果リセ
ット回路としての信頼性を大幅に向上させることができ
る。
ット回路によれば、マイクロコンピュータのクロック発
振停止状態からクロック発振状態に移行する時、消費電
流の急激な増加によって電源電圧が一瞬低下し、これに
よりリセット信号をマイクロコンピュータに送出してし
まうような誤動作を防止することができ、この結果リセ
ット回路としての信頼性を大幅に向上させることができ
る。
【図１】本発明に係るリセット回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１の動作説明に供するタイミングチャートで
ある。
ある。
【図３】従来のリセット回路を示すブロック図である。
【図４】図３の動作説明に供するタイミングチャートで
ある。
ある。
１ マイクロコンピュータ ２ ＤＣ電源 ３ 外部リセット回路 ４ スイッチ ５ 単安定フリップ・フロップ回路 ６ アンド回路
Claims (1)
- 【請求項１】 マイクロコンピュータへの外部割込み信
号にてトリガーする単安定フリップ・フロップ回路と、
この単安定フリップ・フロップ回路の出力信号と外部リ
セット回路の出力信号との論理積をとるアンド回路とを
備え、上記外部割込み信号にてクロック発振停止状態か
らクロック発振状態の移行時に、上記アンド回路を通じ
て外部リセット回路からマイクロコンピュータへのリセ
ット信号の送出を禁止することを特徴とするリセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257263A JPH0573176A (ja) | 1991-09-10 | 1991-09-10 | リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257263A JPH0573176A (ja) | 1991-09-10 | 1991-09-10 | リセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573176A true JPH0573176A (ja) | 1993-03-26 |
Family
ID=17303958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257263A Pending JPH0573176A (ja) | 1991-09-10 | 1991-09-10 | リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481842B1 (ko) * | 1997-12-10 | 2005-07-07 | 삼성전자주식회사 | 리셋제어회로 |
| JP2013222416A (ja) * | 2012-04-19 | 2013-10-28 | Nec Infrontia Corp | リセット装置およびリセット動作制御方法 |
-
1991
- 1991-09-10 JP JP3257263A patent/JPH0573176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481842B1 (ko) * | 1997-12-10 | 2005-07-07 | 삼성전자주식회사 | 리셋제어회로 |
| JP2013222416A (ja) * | 2012-04-19 | 2013-10-28 | Nec Infrontia Corp | リセット装置およびリセット動作制御方法 |
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