KR100481842B1 - 리셋제어회로 - Google Patents

Abstract

본 발명은 내부 회로를 리셋 시키기 위한 리셋 신호를 출력하는 리셋 신호 발생부로부터 정상적인 리셋 신호가 출력되지 않는 경우 발진부로부터 출력되는 동기 클럭 신호가 내부 회로로 입력되는 것을 차단하여 오동작을 방지한다.

Description

리셋 제어 회로{RESET CONTROL CIRCUIT}

본 발명은 리셋 제어 회로(Reset Control Circuit)에 관한 것으로서, 마이크로 컨트롤러 등의 집적화된 회로에 내장되는 리셋 회로의 오동작을 방지하도록 제어하기 위한 리셋 제어 회로에 관한 것이다.

종래의 마이크로 컨트롤러(Micro Controller) 등의 집적 회로에 내장되는 발진부(Oscillator Block)와 리셋 신호 발생부(Reset Block)는 상호 독립적으로 동작하였다. 이러한 경우 정상적인 동작은 보통 파워 온(Power On)시에 리셋 핀(Resetb Pin)에 로우 레벨 신호(Low Level Signal)가 인가되어 내부 회로가 리셋 된다. 이런 경우는 정상적인 동작에 아무런 이상이 없게 된다. 그러나 만일 리셋 핀에 정상적으로 리셋 신호가 인가되지 않게 되면 내부 회로의 초기화가 되지 못한체 발진부로부터 동기 클럭 신호가 발생되므로 오동작을 일으킬 수도 있는 문제점이 있다.

첨부 도면 도 1에 종래의 마이크로 컨트롤러에 내장되는 발진부와 리셋 신호 발생부를 보여주고 있다.

도 1에 도시된 바와 같이, 발진부(11)는 크리스탈(Crystal)(미도시됨)로부터 발진된 신호를 입력하여 발진 신호 출력단(FOSC)으로 발진 신호를 출력하고, 이는 버퍼(Buffer)(12)를 통하여 내부로 동기 클럭 신호(SYCLK)가 출력된다. 그리고 이와 독립적으로 리셋 신호 발생부(13)는 외부 리셋 핀(미도시됨)으로부터 리셋 신호(RESETB)가 입력되면 이에 응답하여 내부 회로를 리셋하기 위한 리셋 신호(RSTPDB)를 출력한다.

이와 같이, 발진부(11)와, 리셋 신호 발생부(13)는 상호 독립적인 동작을 하게 되므로 정상적으로 리셋 핀에 로우 레벨의 리셋 신호(RESETB)가 입력되지 않게 되면 리셋 되지 않은 상태에서 내부 회로로 상기 발진부(11)에 의해 동기 클럭 신호(SYCLK)가 입력되므로 오동작이 발생될 수 있다.

따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 정상적으로 리셋 신호가 입력되지 않아 내부 회로가 오동작하는 것을 방지하는 리셋 제어 회로를 제공하는데 있다.

내부 회로를 리셋시키기 위한 리셋신호를 발생하는 리셋신호 발생부와, 동기 클럭 신호를 발생하는 발진부를 포함하는 마이크로 컨트롤러에 있어서, 본 발명의 목적을 달성하기 위한 본 발명에 따르는 리셋 제어 회로는, 상기 리셋신호의 천이가 발생되지 않는 경우에는 로우 레벨의 감지신호를 발생하고, 상기 리셋신호의 천이가 발생되는 경우에는 상기 리셋신호의 천이에 동기되어 하이 레벨의 감지신호를 발생하는 리셋신호 감지회로; 및 상기 감지신호에 응답하여, 상기 동기 클럭 신호가 상기 내부 회로에 입력되도록 하는 논리회로를 포함한다.

이 실시예에 있어서, 상기 리셋신호 감지회로는, 파워 온 시 리셋전압을 입력받는 리셋단자와, 상기 리셋신호를 입력받는 클락 단자와, 전원전압을 입력받는 입력단자를 갖는 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 논리회로는, 상기 동기 클럭 신호와 상기 감지신호를 입력받는 AND 게이트인 것을 특징으로 한다.

(실시예)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 바람직한 실시예에 따른 리셋 제어 회로의 상세 회로도이다.

도 2에 도시된 바와 같이, 본 발명의 신규한 리셋 제어 회로는 파워 온 시에 리셋 핀(미도시됨)에 정상적으로 로우레벨의 리셋 신호(RESETB)가 입력될 경우는 정상적으로 동작을 하고, 만일 리셋 핀에 하이레벨의 신호가 입력되면 발진부(11)에 의해 발생되는 동기 클럭 신호(SYCLK)의 출력을 차단하여 내부 회로의 오동작을 방지하게 된다.

상기 리셋 제어 회로(20)는 리셋 신호 발생부(13)로부터 출력되는 리셋 신호(RSTPDB)를 동기 신호로 입력하는 플립플롭(21)과, 상기 플립플롭(21)의 출력과 발진부(11)로부터 출력되는 발진 신호를 버퍼(12)를 통하여 입력하다 AND 연산하여 출력은 논리회로(24)를 포함하여 구성된다. 상기 플립플롭(21)의 리셋 단자(RN)에는 캐패시터(22)가 접지와 연결되고, 이 리셋 단자(RN)에 저항(23)이 풀업 되어 연결된다. 상기 플립플롭(21)은 T 타입(T Type)의 플립플롭으로 구성한다. 이상과 같은 리셋 제어 회로는 발진부(11)와 리셋 신호 발생부(13)를 구비하는 집적 회로에 내장 될 수 있다.

예를 들어, 마이크로 컨트롤러의 경우 시스템 리셋(System Reset)을 위한 리셋 핀이 구비된다. 마이크로 컨트롤러가 장착되는 시스템에서는 전형적으로 초기 동작 시에 리셋 핀을 이용하여 반드시 시스템을 리셋 시키게 된다.

도 2를 참조하여, 파워 온 시에 상기 저항(23)과, 캐패시터(22)에 의해 상기 플립플롭(21)은 리셋 되므로 로우레벨의 신호를 출력하게 된다. 그러므로 상기 발진부(11)로부터 출력되는 발진신호는 내부 회로로 출력되지 않게 된다. 그리고 정상적으로 리셋 신호 발생부(13)로부터 출력되는 리셋신호(RSTPDB)가 로우레벨에서 하이레벨로 변화될 때 상기 플립플롭(21)의 출력이 하이레벨로 되므로 내부로 동기 클럭 신호(SYCLK)가 출력된다.

그러나, 어떠한 원인에 의하여 정상적으로 리셋 신호가 발생되지 않는 경우나 리셋신호 펄스 폭이 짧은 경우에는 상기 플립플롭(21)의 출력은 계속적으로 로우레벨을 유지하게 되어 내부로 동기 클럭 신호(SYCLK)가 입력되지 못한다.

이상과 같은 본 발명에 의하면, 리셋 신호가 정상적으로 입력되지 않는 경우 즉, 리셋 신호의 입력 타이밍이 너무 짧거나 전혀 입력되지 않는 경우 내부의 회로의 오동작을 방지하게 된다. 그러므로 발진부와 리셋 신호 발생부를 구비하는 집적 회로에서 리셋 신호가 정상적으로 입력되지 않는 경우 발생될 수 있는 오동작을 방지할 수 있다.

도 1은 종래의 마이크로 컨트롤러에 내장되는 발진부와 리셋 신호 발생부를 보여주는 회로적인 블록도; 그리고

도 2는 본 발명의 바람직한 실시예에 따른 리셋 제어 회로의 상세 회로도이다.

*도면의 주요 부분에 대한 부호의 설명*

11 : 발진부 12 : 버퍼

13 : 리셋 신호 발생부 20 : 리셋 제어 회로

Claims (3)

1. 내부 회로를 리셋시키기 위한 리셋신호를 발생하는 리셋신호 발생부와, 동기 클럭 신호를 발생하는 발진부를 포함하는 마이크로 컨트롤러에 있어서:

   상기 리셋신호의 천이가 발생되지 않는 경우에는 로우 레벨의 감지신호를 발생하고, 상기 리셋신호의 천이가 발생되는 경우에는 상기 리셋신호의 천이에 동기되어 하이 레벨의 감지신호를 발생하는 리셋신호 감지회로; 및

   상기 감지신호에 응답하여, 상기 동기 클럭 신호가 상기 내부 회로에 입력되도록 하는 논리회로를 포함하는 리셋 제어 회로.
2. 제 1 항에 있어서,

   상기 리셋신호 감지회로는, 파워 온 시 리셋전압을 입력받는 리셋단자와, 상기 리셋신호를 입력받는 클락 단자와, 전원전압을 입력받는 입력단자를 갖는 플립플롭을 포함하는 것을 특징으로 하는 리셋 제어 회로
3. 제 1 항에 있어서,

   상기 논리회로는, 상기 동기 클럭 신호와 상기 감지신호를 입력받는 AND 게이트인 것을 특징으로 하는 리셋 제어 회로.

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