KR100370960B1

KR100370960B1 - Ｍｃｕ의 파워 노이즈 방지회로

Info

Publication number: KR100370960B1
Application number: KR10-2000-0087285A
Authority: KR
Inventors: 전현규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2003-02-06
Also published as: US6621311B2; KR20020057049A; US20020084813A1

Abstract

본 발명은 MCU의 파워노이즈 방지회로에 관한 것으로서, 파워의 감지레벨을 각각 정지레벨과 리세트레벨로 설정한 후 파워레벨이 정지레벨이하로 떨어지면 MCU의 내부상태를 일시적으로 정지시키고, 파워레벨이 더욱 떨어져 리세트 레벨에 도달하면 MCU르 리세트시킨다.

Description

ＭＣＵ의 파워 노이즈 방지회로{POWER NOISE PROTECTION CIRCUIT FOR MICROCONTROLLER UNIT}

본 발명은 MCU(Microcontroller Unit)에 관한 것으로서, 특히 MCU의 파워 노이즈 방지회로에 관한 것이다.

도 1은 미합중국 특허(USP. No. 6,097,226)에 기술된 종래의 MCU의 파워 노이즈 방지회로의 제1실시예이다.

도 1에 도시된 바와같이, MCU에 파워 노이즈가 입력되어 MCU가 정상적인 동작을 할 수 없을 정도로 파워가 떨어지면, 파워훼일 감지회로(10)는 파워 훼일신호(Power Fail)를 인에이블시키고, 인에이블된 파워 훼일신호(Power Fail)에 따라 리세트 회로(11)는 MCU를 리세트 시켜 MCU가 파워 노이즈에 의해 오동작되는 것을 방지한다.

도 2는 미합중국 특허(USP. No. 6,097,226)에 기술된 종래 MCU의 파워 노이즈 방지회로의 제2실시예이다.

도 2에 도시된 바와같이, 파워가 정상상태일 때 시스템클럭 발생회로(20)는 오실레이터로부터 기본 클럭신호(ICLK)를 입력받아 시스템클럭신호(SCLK1)를 생성하고, 클럭정지 및 동기화회로(21)는 시스템클럭신호(SCLK1)에 동기되고 시스템클럭신호(SCLK1)와 동일한 시스템클럭신호(SCLK2)를 내부회로로 출력한다.

이후, MCU에 파워 노이즈가 입력면 파워훼일 감지회로(22)는 파워 훼일신호(Power Fail)를 인에이블시키고, 인에이블된 파워 훼일신호(Power Fail)에 따라 클럭정지 및 동기회로(21)는 내부회로로 출력되는 시스템 클럭신호(SCLK2)를 파워훼일되는순간의 시스템 클럭신호(SCLK1)의 상태로 고정 출력한다. 즉, 파워훼일동안 MCU의 내부상태를 일시적으로 정시킨다.

파워가 정상상태로 복구되어 다시 파워 훼일신호(Power Fail)가 디스에이블되면 클럭정지 및 동기화회로(21)는 다시 시스템 클럭신호(SCLK1)에 동기되고 시스템클럭신호(SCLK1)와 동일한 시스템 클럭신호(SCLK2)를 내부회로로 출력함으로써 MCU는 정상적으로 다음동작을 수행할 수 있게 된다.

상술한 바와같이, 종래의 MCU의 파워 노이즈 방지회로의 제1실시예에서는 파워노이즈가 입력되면 무조건 MCU를 리세트시킨다. 그런데, 파워 노이즈 입력시 무조건 MCU를 리세트시키면 MCU를 채용하고 있는 시스템도 초기상태가 되는 문제점이 있었다. 즉, 켜져있던 TV가 꺼진다든지 동작중이던 세탁기가 동작을 중단하도 처음 상태로 돌아간다든지 또는 동작중이던 의료기기가 동작을 중단하는등 사용자가 원치않는 사태가 발생될 수 있는 문제점이 있었다.

또한, 종래 MCU의 파워 노이즈 방지회로의 제2실시예는 파워노이즈가 입력되면 시스템 클럭신호를 일시적으로 정지시켜 MCU의 내부상태를 일시적으로 정지시킨 후 파워가 복구되면 정지된 내부상태를 풀어 다음동작을 수행할 수 있도록 한다.

그런데, 파워가 더욱 떨어져 CMOS의 정상적인 동작이 불가능한 레벨까지 떨어지면 정지된 MCU는 사용자가 원하지 않거나 또는 예측할 수 없는 상태로 진압할 수 있다. 따라서, 통상 MCU에는 내부적으로 리세트회로가 구비되어 있어, 파워가 CMOS동작이 불가능한 레벨까지 떨어지면 MCU를 리세트시키게 된다. 그러나, CMOS의 정상적인 동작이 불가능한 레벨은 각 제품마다 다를 수 있으며 이는 사용자가 인식하기란 대단히 어려운 상황이다.

따라서, 본 발명의 목적은 파워 노이즈에 의한 MCU의 오동작을 방지할 수 있는 MCU의 파워 노이즈 방지회로를 제공하는 데 있다.

본 발명의 다른 목적은 사용하는 어플리케이션(Application)에 따라 사용자가 파워훼일 감지방법을 적절히 조절할 수 있는 MCU의 파워 노이즈 방지회로를 재공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 MCU의 파워 노이즈 방지회로는 클럭신호를 입력받아 시스템 클럭신호를 발생하는 시스템클럭 발생회로와;

파워훼일동안 시스템클럭 발생회로에서 출력된 시스템클럭신호를 고정시켜 출력하는 클럭정지 및 동기화부와; 파워훼일동안 MCU를 리세트시키는 리세트회로와; 파워레벨을 정지레벨과 리세트레벨로 분리감지하며, 파워레벨이 정지레벨까지 떨어지면 클럭정지 및 동기화부를 동작시키고, 파워레벨이 리세트레벨까지 떨어지면 리세트회로를 동작시키는 파워훼일 감지회로와; 파워훼일 감지회로의 감지동작을 결정하는 파워훼일 감지 레비스터로 구성된다.

도 1은 종래 MCU의 파워 노이즈 방지회로의 제1실시예.

도 2는 종래 MCU의 파워 노이즈 방지회로의 제2실시예.

도 3은 본 발명에 따른 MCU의 파워 노이즈 방지회로의 블럭도.

도 4는 도 3에 있어서, 파워훼일 감지 레지스터의 상세 구성도.

도 5는 도 3에 있어서, 파워훼일 감지회로의 상세 구성도.

도 6은 도 5에 있어서, NMOS트랜지스터(MN1,MN4)의 저항 특성을 나타낸 도면.

도 7은 도 3에 있어서, 파워가 정지레벨이하로 떨어졌을 때 파워훼일 감지회로와 클럭정지 및 동기회로의 동작 타이밍도.

도 8은 도 3에 있어서, 파워가 리세트레벨이하로 떨어졌을 때 파워훼일 감지회로, 클럭정지 및 동기회로 그리고 리세트회로의 동작 타이밍도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

20 : 시스템클럭 발생회로 21 : 클럭정지 및 동기화회로

30 : 파워훼일 감지 레지스터 31 : 파워훼일 감지회로

32 : 리세트회로

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 설명하면 다음과 같다.

본 발명에 따른 MCU의 파워 노이즈 방지회로는 도 3에 도시된 바와같이, 시스템클럭 발생회로(20), 클럭정지 및 동기화회로(21), 파워훼일 감지레지스터(30), 파워훼일 감지회로(PFD)(31) 및 리세트회로(32)로 구성된다.

시스템클럭 발생회로(20)와 클럭정지 및 동기화회로(21)는 종래와 동일하고, 파워훼일 감지레지스터(30)는 파워훼일 감지회로(31)의 파워훼일 감지동작을 관리하는 역할을 수행한다.

도 4는 파워훼일 감지레지스터(30)의 내부 비트구성도 이다.

도 4에 도시된 바와같이, 파워훼일 감지 레지스터(30)의 첫 번째 비트(bit 0)에는 정상상태 또는 파워훼일상태를 나타내는 상태신호(PFVS)가 설정되며, 두 번째 비트(bit 1)에는 파워훼일 감지회로(31)의 동작모드(정지모드,리세트모드)를 설정하기 위한 모드신호(PFDM)가 설정된다. 또한, 세 번째 비트(bit 2)에는 파워훼일 감지회로(31)를 동작시키기 위한 인에이블신호(PFDEN)가 설정되며, 나머지 비트들(bit 4-bit 7)은 "0"에는 아무런 정보도 설정되지 않는다.

파워훼일 감지회로(31)는 파워 노이즈 입력시 파워레벨을 정지(Freeze)레벨과 리세트(Reset)레벨로 나누어 감지한다.

도 4에 도시된 바와같이, 파워훼일 감지(PFD)회로(31)는 파워훼일 감지레지스터(30)로부터 출력된 PFDM, PFVS 및 PFDEN신호에 따라 정지레벨과 리세트레벨을 각각 감지하는 정지레벨 감지부(100)와 리세트레벨 감지부(200)로 구성된다.

이때, 정지레벨 감지부(100)와 리세트레벨 감지부(200)는 거의 동일한 구조를 갖으며, 정지레벨과 리세트레벨은 각각 저항(R1)과 저항(Rmn1)(Rmn1 : MN1의 저항)의 비 또는 저항(R4)과 저항(Rmn4)(Rmn4 : MN4의 저항)의 비에 의해 결정된다. 또한, NMOS트랜지스터(MN1),(MN4)들의 저항(Rmn1,Rmn4)은 도6에 도시된 바와같이 동작전압의 변화에 거의 영향을 받지 않으며, NMOS트랜지스터(MN1)의 문턱전압(Vt1)은 NMOS트랜지스터(MN4)의 문턱전압(Vt4)보다 크게 설정된다.

리세트회로(32)는 파워훼일 감지회로(31)에서 출력된 리세트레벨 감지신호에 따라 리세트신호를 발생시켜 MCU를 리세트시키는 역할을 수행한다.

이와같이 구성된 본 발명에 따른 MCU의 파워 노이즈 방지회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

파워훼일 감지회로(31)는 파워 노이즈 입력시 감지하는 파워레벨을 두 단계 즉 정지(Freeze)레벨과 리세트(Reset)레벨로 나누어 감지한다.

파워레벨이 정지레벨이하로 떨어지면 파워훼일 감지회로(31)는 클럭정지 및 동기회로(21)를 동작시켜 도 7에 도시된 바와같이 MCU의 내부상태를 일시적으로 정지시킨 후 파워가 복구되면 정지된 내부상태를 풀어 다음 동작을 정상적으로 수행할 수 있도록 한다.

이후, 파워레벨이 리세트레벨까지 떨어지면 파워훼일 감지회로(31)는 리세트회로(32)를 동작시켜 도 8과 같이 MCU로 내부 리세트신호를 출력하여 MCU를 리세트시킴으로써 CMOS의 비정상적인 동작에 의한 MCU의 오동작을 방지한다.

이때, 파워훼일 감지회로(31)의 파워훼일 감지동작 및 감지모드는 파워훼일 감지레지스터(30)에 의해 관리된다. 즉, 사용자는 소프트웨어를 이용하여 도4에 도시된 파워훼일 감지 레지스터(30)의 모드신호(PFDM), 상태신호(PFVS) 및 인에이블신호(PFDEN)를 설정하여 파워훼일 감지회로(31)의 동작과 감지모드를 결정한다.

사용자가 PFDEN을 "1"로 설정하면 도 5에 도시된 바와같이, 파워훼일 감지회로(31)는 인에이블상태가 된다. 이 상태에서, 사용자가 PFDM을 "0"로 설정하면 피모스트랜지스터(MP1)가 턴온되기 때문에 정지레벨 감지부(100)와 리세트레벨 감지부(200)는 파워훼일 감지동작을 개시한다.

파워노이즈에 의해 파워레벨이 떨어지면 도 5에 도시된 바와같이 정지레벨 감지부(100)와 리세트레벨 감지부(200)의 출력단자를 통하여 로우레벨의 정지신호와 리세트신호가 출력된다. 즉, 현재 NMOS트랜지스터(MN1),(MN4)들은 턴온상태에 있다.

파워레벨이 더욱 떨어져 정지레벨에 도달하면 NMOS트랜지스터(MN1)은 턴오프되고, NMOS트랜지스터(MN4)는 여전히 턴온상태를 유지하기 때문에 도7에 도시된 바와같이, 정지레벨 감지부(100)로부터는 하이레벨의 정지신호가 출력되고, 리세트레벨 감지부(200)로부터는 로우레벨의 리세트신호가 출력된다. 이때, NMOS트랜지스터(MN1)의 문턱전압(Vt1)은 NMOS트랜지스터(MN4)의 문턱전압(Vt4)보다 크게 설정된다.

따라서, 클럭정지 및 동기화회로(21)는 하이레벨의 정지신호에 따라 종래와 같이 시스템 클럭신호(SCLK2)를 파워훼일되는 순간의 시스템 클럭신호(SCLK1)의 상태로 고정 출력하여 MCU의 내부상태를 일시적으로 정시킨다.

이후, 파워레벨이 리세트레벨까지 떨어지면면 NMOS트랜지스터(MN1),(MN4)들이 모두 턴오프된다. 그 결과, 도 8에 도시된 바와같이, 정지레벨 감지부(100)와 리세트레벨 감지부(200)로부터는 하이레벨의 정지신호와 리세트신호가 출력된다.

따라서, 리세트회로(32)는 리세트레벨 감지부(200)로부터 하이레벨의 리세트신호를 입력받아 도 8과 같은 내부 리세트신호를 생성한 후 MCU로 출력한다. 즉, 파워가 리세트레벨까지 떨어지면 현재 정지상태임에도 불구하고 MCU를 리세트시켜 CMOS동작이 깨지는 상황을 방지하게 된다.

한편, 사용자가 PFDM을 "1"로 설정하면 정지레벨 감지부(100)의 피모스트랜지스터(MP1)이 턴오프되어 정지레벨 감지부(100)의 동작은 정지되고, 리세트회로 감지부(200)만 동작된다. 따라서, 파워훼일시 리세트회로(32)는 리세트레벨 감지부(200)에서 출력된 리세트신호에 따라 MCU로 내부 리세트신호를 출력함으로써 파워훼일시 MCU는 무조건 리세트된다.

또한, 사용자는 PFDEN을 "1"로 설정하여 정지레벨과 리세트레젤을 조정할 수 있다. 즉, PFDEN이 "1"로 설정되면 도5에서 NMOS트랜지스터(MN3),(MN6)들이 턴온되기 때문에, 병렬 연결된 저항(Rmn1∥R3) 및 저항(Rmn4∥R6)에 걸리는 전압이 낮아지게 되어 정지레벨과 리세트레벨을 낮출 수 있게 된다.

그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.

상술한 바와같이, 본 발명에 따른 MCU의 파워 노이즈 방지회로는 파워레벨을 정지레벨과 리세트레벨로 분리하여, 파워레벨이 정지레벨이하로 떨어지면 MCU의 내부상태를 일시적으로 정지시키고, 파워레벨이 리세트레벨이하로 떨어지면 MCU르 리세트시킨다. 따라서, 본 발명은 MCU의 오동작을 효과과적으로 방지할 수 있는 효과가 있다.

또한, 본 발명은 파워훼일 감지동작을 사용자가 소프트웨어를 사용하여 제어할 수 있도록 함으로써 사용하는 어플리케이션(Application)에 따라 적절한 감지방법을 사용하여 파워노이즈로 인한 MCU의 오동작 가능성을 방지할 수 있는 효과가 있다.

Claims

클럭신호를 입력받아 시스템 클럭신호를 발생하는 시스템클럭 발생회로와;

파워훼일동안 시스템클럭 발생회로에서 출력된 시스템클럭신호를 고정 출력하는 클럭정지 및 동기화부와;

파워훼일동안 MCU를 리세트시키는 리세트회로와;

파워의 감지레벨을 정지레벨과 리세트레벨로 분리하여, 파워레벨이 정지레에 도달하면 클럭정지 및 동기화부를 동작시키고, 파워레벨이 리세트레벨에 도달하면 리세트회로를 동작시키는 파워훼일 감지회로와;

파워훼일 감지회로의 감지동작 및 감지모드를 제어하는 파워훼일 감지 레지스터로 구성된 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제1항에 있어서, 상기 정지레벨은

리세트레벨보다 큰 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제1항에 있어서, 상기 파워훼일 감지 레지스터는 8비트 레지스터인 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제1항에 있어서, 상기 파워훼일 감지 레지스터는

정상상태 또는 파워훼일 상태를 설정하기 위한 제1신호비트와;

파워훼일 감지회로의 동작모드를 설정하기 위한 제2신호비트와;

파워훼일 감지회로를 인에이블상태를 설정하기 위한 제3신호비트를 포함하고 있는 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제4항에 있어서, 상기 신호비트들은

소프트웨어에 의해 사용자가 임의로 설정 가능한 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제4항에 있어서, 상기 제2신호비트의 값이 1이면 파워훼일 감지회로는 파워의 리세트레벨만을 감지하고, 0이면 정지레벨과 리세트레벨을 동시에 감지하는 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제1항에 있어서, 상기 파워훼일 감지회로는

파워가 정지레벨이하로 떨어질 때 클럭정지 및 동기화부로 정지신호를 출력하는 정지레벨 감지부와;

파워가 리세트레벨이하로 떨어질 때 리세트회로로 리세트신호를 출력하는 정지레벨 감지부로 구성된 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제7항에 있어서, 상기 정지레벨 감지부는

감지 모드신호와 감지 인에이블신호을 오아링하는 오아게이트와;

소스는 전원전압단자에 접속되고 게이트는 오아게이트의 출력단자에 접속된 제1PMOS트랜지스터와;

제1PMOS트랜지스터의 드레인에 접속된 제1저항과;

제1저항과 접지사이에 접속된 다이오드형 제1NMOS트랜지스터와;

다이오드형 NMOS트랜지스터와 병렬 접속되고 게이트는 오아게이트의 출력단자에 접속된 제1NMOS트랜지스터와;

다이오드형 제1NMOS트랜지스터와 병렬 접속되고 게이트로 파워훼일 상태신호가 입력되는 제2NMOS트랜지스터와;

제2NMOS트랜지스터와 접지사이에 접속된 제2저항으로 구성된 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.
제7항에 있어서, 상기 리세트레벨 감지부는

소스는 전원전압단자에 접속되고, 게이트로 인에이블신호가 입력되는 제2PMOS트랜지스터와;

제2PMOS트랜지스터의 드레인에 접속된 제3저항과;

제3저항과 접지사이에 접속된 다이오드형 제2NMOS트랜지스터와;

다이오드형 제2NMOS트랜지스터와 병렬 접속되고 게이트로 인에이블신호가 입력되는 제3NMOS트랜지스터와;

다이오드형 제2NMOS트랜지스터와 병렬 접속되고, 게이트로 파워훼일 상태신호가 입력되는 제4NMOS트랜지스터와;

제4NMOS트랜지스터와 접지사이에 접속된 제4저항으로 구성된 것을 특징으로 하는 MCU의 파워 노이즈 방지회로.